JPH03129767A - 相補型電界効果トランジスタ - Google Patents
相補型電界効果トランジスタInfo
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- JPH03129767A JPH03129767A JP2169562A JP16956290A JPH03129767A JP H03129767 A JPH03129767 A JP H03129767A JP 2169562 A JP2169562 A JP 2169562A JP 16956290 A JP16956290 A JP 16956290A JP H03129767 A JPH03129767 A JP H03129767A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高電力用集積回路（以下、パワーＩＣという。
）に利用され、特に、ＤＣモーターのドライバーのよう
に高耐圧、高電流を必要とするパワーＩＣを構成するた
めの出力用の相補型電界効果トランジスタに関する。
に高耐圧、高電流を必要とするパワーＩＣを構成するた
めの出力用の相補型電界効果トランジスタに関する。
本発明は、同一基板上に形成されたＰチャネルおよびＮ
チャネル電界効果トランジスタを含む相補型電界効果ト
ランジスタにおいて、 前記Ｐチャネル電界効果トランジスタとして、Ｐチャネ
ル二重拡散型電界効果トランジスタを用い、前記Ｎチャ
ネル電界効果トランジスタとして、Ｎチャネル二重拡散
型電界効果トランジスタを用いるようにすることにより
、 高耐圧、低オン抵抗の出力用の相補型電界効果トランジ
スタを実現したものである。
チャネル電界効果トランジスタを含む相補型電界効果ト
ランジスタにおいて、 前記Ｐチャネル電界効果トランジスタとして、Ｐチャネ
ル二重拡散型電界効果トランジスタを用い、前記Ｎチャ
ネル電界効果トランジスタとして、Ｎチャネル二重拡散
型電界効果トランジスタを用いるようにすることにより
、 高耐圧、低オン抵抗の出力用の相補型電界効果トランジ
スタを実現したものである。
第３図は従来の出力用の相補型電界効果トランジスタの
一例を示す模式的縦断面図である。
一例を示す模式的縦断面図である。
第３図において、ｌはウェルベース領域、２はフィール
ド酸化膜、３はチャネルストッパー領域、４は高濃度ベ
ース領域、５はベース領域、６はソース領域、７は高濃
度ドレイン領域、８はドレイン領域、９はＮｃｈソース
電極、ｌＯはＮｃｈドレイン電極、１１はＮｃｈゲート
ポリシリ電極、１２ａはオフセットゲート領域、１３は
ソース領域、１５はドレイン領域、１６は高濃度ドレイ
ン領域、１７はＰｃｈソース電極、１８はＰｃｈドレイ
ン電極、１９はＰｃｈゲートポリシリ電極、２０は半導
体基板、および２１は層間絶縁膜である。参照数字４〜
１１の領域でＮチャネル二重拡散型電界効果トランジス
タ（以下、ＮｃｈＤＭＯ３という。）３１がｍ１ｆｆｌ
され、参照数字１３〜１９の領域でＰチャネルオフセッ
トゲート電界効果トランジスタ （以下Ｐｃｈオフセッ
トゲートＭＯ３という。）３２が構成される。
ド酸化膜、３はチャネルストッパー領域、４は高濃度ベ
ース領域、５はベース領域、６はソース領域、７は高濃
度ドレイン領域、８はドレイン領域、９はＮｃｈソース
電極、ｌＯはＮｃｈドレイン電極、１１はＮｃｈゲート
ポリシリ電極、１２ａはオフセットゲート領域、１３は
ソース領域、１５はドレイン領域、１６は高濃度ドレイ
ン領域、１７はＰｃｈソース電極、１８はＰｃｈドレイ
ン電極、１９はＰｃｈゲートポリシリ電極、２０は半導
体基板、および２１は層間絶縁膜である。参照数字４〜
１１の領域でＮチャネル二重拡散型電界効果トランジス
タ（以下、ＮｃｈＤＭＯ３という。）３１がｍ１ｆｆｌ
され、参照数字１３〜１９の領域でＰチャネルオフセッ
トゲート電界効果トランジスタ （以下Ｐｃｈオフセッ
トゲートＭＯ３という。）３２が構成される。
これは高耐圧のＰチャネルトランジスタをＮチャネルト
ランジスタと同時に形成するためには、現在の技術では
、オフセットゲート構造を採用する以外方法がないため
である。オフセットゲート構造では、オフセットゲート
領域１２ａで高耐圧を可能にしている反面、この領域で
の抵抗成分がドレイン−ソース間のオン抵抗に寄与する
ため、低オン抵抗のＰチャネルトランジスタを構成する
のは一定の限界があり゛、また、短チヤネル化は不可能
であった。
ランジスタと同時に形成するためには、現在の技術では
、オフセットゲート構造を採用する以外方法がないため
である。オフセットゲート構造では、オフセットゲート
領域１２ａで高耐圧を可能にしている反面、この領域で
の抵抗成分がドレイン−ソース間のオン抵抗に寄与する
ため、低オン抵抗のＰチャネルトランジスタを構成する
のは一定の限界があり゛、また、短チヤネル化は不可能
であった。
前述した従来の相補型電界効果トランジスタは、高耐圧
でかつ低オン抵抗のＰチャネルトランジスタを構成でき
ないため、ＤＣモーターのドライバーＩＣを実現するた
めには出力トランジスタをＮｃｈＤ Ｍ ＯＳ ３１の
みで構成するか、ＮｃｈＤＭＯ３３１とＰｃｈオフセッ
トゲー）ＭＯ３３２，の組み合わせで構成する必要があ
る。これにより前者ではドライブ回路が複雑になるし、
スイッチングスピードも一定以上早くすることができな
い欠点がある。また、後者ではＮｃｈＤＭＯ３３１に対
しＰｃｈオフセットゲートＭＯ３３２の素子面積が非常
に大きくなりコストが高くなる欠点がある。
でかつ低オン抵抗のＰチャネルトランジスタを構成でき
ないため、ＤＣモーターのドライバーＩＣを実現するた
めには出力トランジスタをＮｃｈＤ Ｍ ＯＳ ３１の
みで構成するか、ＮｃｈＤＭＯ３３１とＰｃｈオフセッ
トゲー）ＭＯ３３２，の組み合わせで構成する必要があ
る。これにより前者ではドライブ回路が複雑になるし、
スイッチングスピードも一定以上早くすることができな
い欠点がある。また、後者ではＮｃｈＤＭＯ３３１に対
しＰｃｈオフセットゲートＭＯ３３２の素子面積が非常
に大きくなりコストが高くなる欠点がある。
本発明の目的は、前記の欠点を除去することにより、高
耐圧でかつ低オン抵抗の相補型電界効果トランジスタを
提供することにある。
耐圧でかつ低オン抵抗の相補型電界効果トランジスタを
提供することにある。
本発明は、一導電型の半導体基板の一主面に所定の間隔
をおいて形成された二つの反対導電型のウェルベース領
域と、この二つのウェルベース領域内にそれぞれ形成さ
れた、Ｐチャネル電界効果トランジスタおよびＮチャネ
ル電界効果トランジスタとを含む相補型電界効果トラン
ジスタにおいて、前記Ｎチャネル電界効果トランジスタ
は、Ｐ型の第一のベース領域と、この第一のベース領域
内に形成されたＮ型の第一のソース領域と、Ｈ−ｇの第
一のドレイン領域と、この第一のドレイン領域内に形成
されたＮ型の第一の高濃度ドレイン領域と、この第一の
高濃度ドレイン領域と前記第一のソース領域との間の基
板上にゲート絶縁膜を介して形成された第一のゲート電
極とを含むＮチャネル二重拡散型電界効果トランジスタ
であり、前記Ｐチャネル電界効果トランジスタは、Ｐ型
の第二のドレイン領域と、この第二のドレイン領域内に
この第二のドレイン領域より深さが深く形成されたＮ型
の第二のベース領域と、この第二のベース領域内に形成
されたＰ型の第二のソース領域と、前記第二のドレイン
領域内に形成されたＰ型の第二の高濃度ドレイン領域と
、この第二のドレイン領域と前記第二のソース領域との
間の基板上にゲート絶縁膜を介して形成された第二のゲ
ート電極とを含むＰチャネル二重拡散型電界効果トラン
ジスタであることを特徴とする。
をおいて形成された二つの反対導電型のウェルベース領
域と、この二つのウェルベース領域内にそれぞれ形成さ
れた、Ｐチャネル電界効果トランジスタおよびＮチャネ
ル電界効果トランジスタとを含む相補型電界効果トラン
ジスタにおいて、前記Ｎチャネル電界効果トランジスタ
は、Ｐ型の第一のベース領域と、この第一のベース領域
内に形成されたＮ型の第一のソース領域と、Ｈ−ｇの第
一のドレイン領域と、この第一のドレイン領域内に形成
されたＮ型の第一の高濃度ドレイン領域と、この第一の
高濃度ドレイン領域と前記第一のソース領域との間の基
板上にゲート絶縁膜を介して形成された第一のゲート電
極とを含むＮチャネル二重拡散型電界効果トランジスタ
であり、前記Ｐチャネル電界効果トランジスタは、Ｐ型
の第二のドレイン領域と、この第二のドレイン領域内に
この第二のドレイン領域より深さが深く形成されたＮ型
の第二のベース領域と、この第二のベース領域内に形成
されたＰ型の第二のソース領域と、前記第二のドレイン
領域内に形成されたＰ型の第二の高濃度ドレイン領域と
、この第二のドレイン領域と前記第二のソース領域との
間の基板上にゲート絶縁膜を介して形成された第二のゲ
ート電極とを含むＰチャネル二重拡散型電界効果トラン
ジスタであることを特徴とする。
また本発明は、前記ウェルベース領域が、拡散によって
形成されたものであることが好ましい。
形成されたものであることが好ましい。
また本発明は、前記ウェルベース領域が、前記半導体基
板上に形成された反対導電型のエピタキシャル領域と、
拡散によって形成された一導電型の高濃度分離拡販領域
とにより構成されたものであることが好ましい。
板上に形成された反対導電型のエピタキシャル領域と、
拡散によって形成された一導電型の高濃度分離拡販領域
とにより構成されたものであることが好ましい。
また本発明は、前記ゲート絶縁膜が、前記ドレイン領域
および前記高濃度ドレイン領域上では他の部分よりも厚
さが厚く形成されたものであることが好ましい。
および前記高濃度ドレイン領域上では他の部分よりも厚
さが厚く形成されたものであることが好ましい。
ＰｃｈＤＭＯ３は、Ｐ型のドレイン領域と、このドレイ
ン領域内にこのドレイン領域より深さが深く形成された
Ｎ型のベース領域と、このベース領域内に形成されたＰ
型のソース領域と、前記ドレイン領域内に形成されたＰ
型の高濃度ドレイン領域と、この高濃度ドレイン領域と
前記ソース領域との基板上にゲート絶縁膜を介して形成
されたゲート電極とを含んでいる。
ン領域内にこのドレイン領域より深さが深く形成された
Ｎ型のベース領域と、このベース領域内に形成されたＰ
型のソース領域と、前記ドレイン領域内に形成されたＰ
型の高濃度ドレイン領域と、この高濃度ドレイン領域と
前記ソース領域との基板上にゲート絶縁膜を介して形成
されたゲート電極とを含んでいる。
これにより、前記ソース領域と前記ベース領域との二重
拡散により短チャネルが形成されるとともに、前記ドレ
イン領域および前記高濃度ドレイン領域の存在により高
耐圧と低オン抵抗が実現される。
拡散により短チャネルが形成されるとともに、前記ドレ
イン領域および前記高濃度ドレイン領域の存在により高
耐圧と低オン抵抗が実現される。
本発明では、ドレイン領域よりベース領域が深いことを
特徴としており、例えば、Ｎ型のウェルベース領域中に
Ｐ型ドレイン領域を形成しさらにその中にＮ型のベース
領域を作りそのベース領域でチャネルを形成する場合、
つまりドレイン領域よりベース領域が浅い場合は、前記
ベース領域と前記ドレイン領域間で決定される耐圧が前
記ベース領域の底部の曲率の大きい箇所で決定されるの
に対し、本発明では、前記ベース領域が前記ドレイン領
域より深いため、従来とは逆の曲率になり、さらにドレ
イン領域の完全空乏層化も可能なので、ソース領域とド
レイン領域間の耐圧を従来１２Ｖ程度であったのを５０
Ｖ以上まで上げることが可能になる。
特徴としており、例えば、Ｎ型のウェルベース領域中に
Ｐ型ドレイン領域を形成しさらにその中にＮ型のベース
領域を作りそのベース領域でチャネルを形成する場合、
つまりドレイン領域よりベース領域が浅い場合は、前記
ベース領域と前記ドレイン領域間で決定される耐圧が前
記ベース領域の底部の曲率の大きい箇所で決定されるの
に対し、本発明では、前記ベース領域が前記ドレイン領
域より深いため、従来とは逆の曲率になり、さらにドレ
イン領域の完全空乏層化も可能なので、ソース領域とド
レイン領域間の耐圧を従来１２Ｖ程度であったのを５０
Ｖ以上まで上げることが可能になる。
さらに、ベース領域の下にドレイン領域がある場合は、
この部分の抵抗が高いため、簡単に規制トランジスタが
オンしてしまい破壊に至りやすいのに対し、本発明の構
造は、ベース領域下にドレイン領域がなく高抵抗部が存
在しないため、寄生トランジスタが形成しにくくなり十
分な破壊耐量を実現できる。
この部分の抵抗が高いため、簡単に規制トランジスタが
オンしてしまい破壊に至りやすいのに対し、本発明の構
造は、ベース領域下にドレイン領域がなく高抵抗部が存
在しないため、寄生トランジスタが形成しにくくなり十
分な破壊耐量を実現できる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す模式的縦断面図であ
る。
る。
本第一実施例は、Ｐ型の半導体基板２０の一生面に所定
の間隔をおいて形成された二つのＮ型のウェルベース領
域１と、この二つのウェルベース領域１内にそれぞれ形
成されたＰチャネル電界効果トランジスタおよびＮチャ
ネル電界効果トランジスタとを含む相補型電界効果トラ
ンジスタにおいて、 本発明の特徴とするところの、 前記Ｎチャネル電界効果トランジスタは、Ｐ型の第一の
ベース領域５と、このベース領域５内に形成されたＮ型
の第一のソース領域６と、Ｎ型の第一のドレイン領域８
と、このドレイン領域８内に形成されたＮ型の第一の高
濃度ドレイン領域７と、この高濃度ドレイン領域７とソ
ース領域６との間の基板上にゲート絶縁膜を介して形成
された第一のゲート電極としてのＮｃｈゲートポリシリ
電極１１とを含むＮＣｈＤＭｏＳ３１であり、前記Ｐチ
ャネル電界効果トランジスタは、Ｐ型の第二のドレイン
領域１５と、このドレイン領域１５内にこのドレイン領
域１５より深さが深く形成されたＮ型の第二のベース領
域１４と、このベース領域１４内に形成されたＮ型の第
二のソース領域１３と、ドレイン領域１５内に形成され
たＰ型の第二の高濃度ドレイン領域１６と、この高濃度
ドレイン領域１６とソース領域１３との間の基板上にゲ
ート絶縁膜を介して形成された第二のゲート電極として
のＰｃｈゲートポリシリ電極１９とを含むＰｃｈＤＭＯ
３３３である。
の間隔をおいて形成された二つのＮ型のウェルベース領
域１と、この二つのウェルベース領域１内にそれぞれ形
成されたＰチャネル電界効果トランジスタおよびＮチャ
ネル電界効果トランジスタとを含む相補型電界効果トラ
ンジスタにおいて、 本発明の特徴とするところの、 前記Ｎチャネル電界効果トランジスタは、Ｐ型の第一の
ベース領域５と、このベース領域５内に形成されたＮ型
の第一のソース領域６と、Ｎ型の第一のドレイン領域８
と、このドレイン領域８内に形成されたＮ型の第一の高
濃度ドレイン領域７と、この高濃度ドレイン領域７とソ
ース領域６との間の基板上にゲート絶縁膜を介して形成
された第一のゲート電極としてのＮｃｈゲートポリシリ
電極１１とを含むＮＣｈＤＭｏＳ３１であり、前記Ｐチ
ャネル電界効果トランジスタは、Ｐ型の第二のドレイン
領域１５と、このドレイン領域１５内にこのドレイン領
域１５より深さが深く形成されたＮ型の第二のベース領
域１４と、このベース領域１４内に形成されたＮ型の第
二のソース領域１３と、ドレイン領域１５内に形成され
たＰ型の第二の高濃度ドレイン領域１６と、この高濃度
ドレイン領域１６とソース領域１３との間の基板上にゲ
ート絶縁膜を介して形成された第二のゲート電極として
のＰｃｈゲートポリシリ電極１９とを含むＰｃｈＤＭＯ
３３３である。
なお、第１図において、２はフィールド酸化膜、３はチ
ャネルストッパー領域、４はＰ型の高濃度ベース領域、
９はＮＣｈソース電極、１０はＮｃｈドレイン電極、１
２はＮ型の高濃度ベース領域、１７はＰｃｈソース電極
、１８はＰｃｈドレイン電極、および２１は層間絶縁膜
である。
ャネルストッパー領域、４はＰ型の高濃度ベース領域、
９はＮＣｈソース電極、１０はＮｃｈドレイン電極、１
２はＮ型の高濃度ベース領域、１７はＰｃｈソース電極
、１８はＰｃｈドレイン電極、および２１は層間絶縁膜
である。
ＮｃｈＤＭＯ３３１は、例えば、ソース−ドレイン間耐
圧２５Ｖの素子の場合、Ｎｃｈゲートポリシリ電極１１
は２．５μｍ程度の長さであり、ウェルベース領域１の
深さ６．０μｍ程度であり、表面濃度（６〜７）ｘｌＱ
１５ａｔｍ／ｃｍ”である。またベース領域４は深さ２
μｍ程度であり、表面濃度はく５〜６） ＸＩＯＩ７ａ
ｔｍ／ｃｍ”である。さらに高濃度ベース領域４および
ソース領域６はそれぞれ深さ０．５μｍ程度であり、表
面濃度Ｉ Ｘ １０”ａｔｍ／ｃｍ”程度である。ドレ
イン領域８はＰｃｈＤＭＯ３３３のベース領域１４と同
時に形成され、高濃度ドレイン領域７は、ソース領域６
と同時に形成される。
圧２５Ｖの素子の場合、Ｎｃｈゲートポリシリ電極１１
は２．５μｍ程度の長さであり、ウェルベース領域１の
深さ６．０μｍ程度であり、表面濃度（６〜７）ｘｌＱ
１５ａｔｍ／ｃｍ”である。またベース領域４は深さ２
μｍ程度であり、表面濃度はく５〜６） ＸＩＯＩ７ａ
ｔｍ／ｃｍ”である。さらに高濃度ベース領域４および
ソース領域６はそれぞれ深さ０．５μｍ程度であり、表
面濃度Ｉ Ｘ １０”ａｔｍ／ｃｍ”程度である。ドレ
イン領域８はＰｃｈＤＭＯ３３３のベース領域１４と同
時に形成され、高濃度ドレイン領域７は、ソース領域６
と同時に形成される。
ＮｃｈＤＭＯ３３１と相補的なＰｃｈＤＭＯ３３３を実
現するためにウェルベース領域１はＮｃｈＤＭＯ３３１
と同時に形成され、Ｐｃｈゲートポリシリ電極１９はＮ
ｃｈゲートポリシリ電極１１と同様に２．５μｍ程度の
長さであり、ベース領域１４は深さ２．０μｍ程度であ
り、表面濃度は（７〜８） ｘｌＱ”ａｔｍ／ｃｍ２程
度である。この表面積は、ＤＭＯ３のスレッシュホール
ド電圧によって変るが、スレッシュホールド電圧が−０
，８Ｖ程度の場合は、表面濃度は７．５×ｌＱ１７ａｔ
ｍ／ｃｍ”であり、これはイオン注入条件がエネルギー
７０ｋｅｖでドーズｆｆ１２．５ ＸＩＯ１３ａｔｍ／
ｃｍ”であり、押込み時間が１１４０℃で５０分で形成
される。
現するためにウェルベース領域１はＮｃｈＤＭＯ３３１
と同時に形成され、Ｐｃｈゲートポリシリ電極１９はＮ
ｃｈゲートポリシリ電極１１と同様に２．５μｍ程度の
長さであり、ベース領域１４は深さ２．０μｍ程度であ
り、表面濃度は（７〜８） ｘｌＱ”ａｔｍ／ｃｍ２程
度である。この表面積は、ＤＭＯ３のスレッシュホール
ド電圧によって変るが、スレッシュホールド電圧が−０
，８Ｖ程度の場合は、表面濃度は７．５×ｌＱ１７ａｔ
ｍ／ｃｍ”であり、これはイオン注入条件がエネルギー
７０ｋｅｖでドーズｆｆ１２．５ ＸＩＯ１３ａｔｍ／
ｃｍ”であり、押込み時間が１１４０℃で５０分で形成
される。
ソース領域１３と高濃度ベース領域１２とはそれぞれＮ
ｃｈＤＭＯ３３１の高濃度ベース領域４とソース領域６
と同時に形成される。
ｃｈＤＭＯ３３１の高濃度ベース領域４とソース領域６
と同時に形成される。
またドレイン領域１５が本発明の特徴となすもので、深
さは１．５μｍ程度であり、表面濃度はく４〜３） ｘ
ｌＱＩ６ａｔｍ／ｃｍ”程度である。具体的には、ソー
スとドレイン間の耐圧が２５Ｖの場合は、ドレイン領域
１５の表面濃度は６ Ｘ １０ ” ａｔｍ／ｃｍ２程
度であり、これはイオン注入エネルギーが７Ｑｅｖでド
ーズ量が５ ｘ１０１２ａｔｍ／ｃｍ’であり、押込み
時間が１１４０℃で３０分で形成される。
さは１．５μｍ程度であり、表面濃度はく４〜３） ｘ
ｌＱＩ６ａｔｍ／ｃｍ”程度である。具体的には、ソー
スとドレイン間の耐圧が２５Ｖの場合は、ドレイン領域
１５の表面濃度は６ Ｘ １０ ” ａｔｍ／ｃｍ２程
度であり、これはイオン注入エネルギーが７Ｑｅｖでド
ーズ量が５ ｘ１０１２ａｔｍ／ｃｍ’であり、押込み
時間が１１４０℃で３０分で形成される。
このドレイン領域１５はベース領域１４を囲むように形
成されるが、ベース領域１４より浅いので、ベース領＃
２１４がウェルベース領域１につき抜けた形になってい
る。高濃度ドレイン領域１６はソース領域１３と同時に
形成される。
成されるが、ベース領域１４より浅いので、ベース領＃
２１４がウェルベース領域１につき抜けた形になってい
る。高濃度ドレイン領域１６はソース領域１３と同時に
形成される。
この構造により、高抵抗ドレイン領域がベース領域下に
ないため、寄生トランジスタの発生を押さえるとかでき
、Ｎｃｈ Ｄ Ｍ ＯＳ ３１と同様な破壊耐量を有す
ることができる。またさらに、ベース領域１４のコーナ
一部に電界集中することによる耐圧劣化を防止できるの
で、ドレイン領域１５の濃度を耐圧を気にせず制御でき
るため、ＮｃｈＤＭＯ３３１と同様な短チヤネル化が可
能になり、高耐圧でかつ低オン抵抗のトランジスタを実
現できる。
ないため、寄生トランジスタの発生を押さえるとかでき
、Ｎｃｈ Ｄ Ｍ ＯＳ ３１と同様な破壊耐量を有す
ることができる。またさらに、ベース領域１４のコーナ
一部に電界集中することによる耐圧劣化を防止できるの
で、ドレイン領域１５の濃度を耐圧を気にせず制御でき
るため、ＮｃｈＤＭＯ３３１と同様な短チヤネル化が可
能になり、高耐圧でかつ低オン抵抗のトランジスタを実
現できる。
また、ソースとドレイン間の耐圧が８０Ｖ以上必要な場
合は、前記ゲート電極端の電界集中による耐圧劣化を防
止するため、ゲート酸化膜の厚さを、ドレイン領域８お
よび１５、ならびに高濃度ドレイン領域７および１６上
では他の部分よりも厚くする必要がある。これにより、
耐圧向上以外にトランジスタのｇｍを低下させることな
く、ゲート−ドレイン間容量を低減し、特性の向上を図
ることができる。
合は、前記ゲート電極端の電界集中による耐圧劣化を防
止するため、ゲート酸化膜の厚さを、ドレイン領域８お
よび１５、ならびに高濃度ドレイン領域７および１６上
では他の部分よりも厚くする必要がある。これにより、
耐圧向上以外にトランジスタのｇｍを低下させることな
く、ゲート−ドレイン間容量を低減し、特性の向上を図
ることができる。
第２図は本発明の第二実施例を示す模式的縦断面図であ
る。
る。
本第二実施例は、ＤＭＯ３素子構造は第１図の第一実施
例の場合と同様であるが、素子の分離方式が異なってい
る。本第二実施例は接合分離方式であり、低濃度エピタ
キシャル領域１ａと高濃度分離拡散領域３ａとにより、
第１図のウェルベース領域１を懲戒している。
例の場合と同様であるが、素子の分離方式が異なってい
る。本第二実施例は接合分離方式であり、低濃度エピタ
キシャル領域１ａと高濃度分離拡散領域３ａとにより、
第１図のウェルベース領域１を懲戒している。
このように、本発明の構造は、他のどんな分離方式にも
適用することが可能である。
適用することが可能である。
第４図は、ＰｃｈＤＭＯ３のスレッシュホールド電圧と
ベース領域を形成するためのイオン注入のドーズ量との
関係を示したもので、ゲート絶縁膜は３００人の酸化膜
の場合である。第４図の関係に従い前述のベース領域１
４の形成を−行うことができる。
ベース領域を形成するためのイオン注入のドーズ量との
関係を示したもので、ゲート絶縁膜は３００人の酸化膜
の場合である。第４図の関係に従い前述のベース領域１
４の形成を−行うことができる。
以上説明したように、本発明によれば、高耐圧、低オン
抵抗のＮｃｈ Ｄ Ｍ ＯＳと同時に、高耐圧、低オン
抵抗のＰｃｈＤＭＯ５を構成できるため、高耐圧、低オ
ン抵抗の出力用の相補型電界効果トランジスタを得るこ
とができ、高性能のモータードライブ用のパワーＩＣを
実現でき、その効果は大である。
抵抗のＮｃｈ Ｄ Ｍ ＯＳと同時に、高耐圧、低オン
抵抗のＰｃｈＤＭＯ５を構成できるため、高耐圧、低オ
ン抵抗の出力用の相補型電界効果トランジスタを得るこ
とができ、高性能のモータードライブ用のパワーＩＣを
実現でき、その効果は大である。
第１図は本発明の第一実施例を示す模式的縦断面図。
第２図は本発明の第二実施例を示す、模式的縦断面図。
第３図は従来例を示す模式的縦断面図。
第４図はＰｃｈＤＭＯ３のスレッシュホルド電圧とベー
ス領域のイオン注入のドーズ量との関係を示す特性図。
ス領域のイオン注入のドーズ量との関係を示す特性図。
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板の一主面に所定の間隔をおい
て形成された二つの反対導電型のウェルベース領域と、
この二つのウェルベース領域内にそれぞれ形成された、
Ｐチャネル電界効果トランジスタおよびＮチャネル電界
効果トランジスタとを含む相補型電界効果トランジスタ
において、前記Ｎチャネル電界効果トランジスタは、Ｐ
型の第一のベース領域と、この第一のベース領域内に形
成されたＮ型の第一のソース領域と、Ｎ型の第一のドレ
イン領域と、この第一のドレイン領域内に形成されたＮ
型の第一の高濃度ドレイン領域と、この第一の高濃度ド
レイン領域と前記第一のソース領域との間の基板上にゲ
ート絶縁膜を介して形成された第一のゲート電極とを含
むＮチャネル二重拡散型電界効果トランジスタであり、
前記Ｐチャネル電界効果トランジスタは、Ｐ型の第二の
ドレイン領域と、この第二のドレイン領域内にこの第二
のドレイン領域より深さが深く形成されたＮ型の第二の
ベース領域と、この第二のベース領域内に形成されたＰ
型の第二のソース領域と、前記第二のドレイン領域内に
形成されたＰ型の第二の高濃度ドレイン領域と、この第
二のドレイン領域と前記第二のソース領域との間の基板
上にゲート絶縁膜を介して形成された第二のゲート電極
とを含むＰチャネル二重拡散型電界効果トランジスタで
ある ことを特徴とする相補型電界効果トランジスタ。 ２、前記ウェルベース領域が、拡散によって形成された
請求項１記載の相補型電界効果トランジスタ。 ３、前記ウェルベース領域が、前記半導体基板上に形成
された反対導電型のエピタキシャル領域と、拡散によっ
て形成された一導電型の高濃度分離拡散領域とにより構
成された請求項１記載の相補型電界効果トランジスタ。 ４、前記ゲート絶縁膜が、前記ドレイン領域および前記
高濃度ドレイン領域上では他の部分よりも厚さが厚く形
成された請求項１、請求項２または請求項３のいずれか
に記載の相補型電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-167920 | 1989-06-28 | ||
| JP16792089 | 1989-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129767A true JPH03129767A (ja) | 1991-06-03 |
| JP2663682B2 JP2663682B2 (ja) | 1997-10-15 |
Family
ID=15858508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2169562A Expired - Lifetime JP2663682B2 (ja) | 1989-06-28 | 1990-06-27 | 相補型電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5072267A (ja) |
| JP (1) | JP2663682B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013247300A (ja) * | 2012-05-28 | 2013-12-09 | Canon Inc | 半導体装置、半導体装置の製造方法及び液体吐出装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3000739B2 (ja) * | 1991-08-22 | 2000-01-17 | 日本電気株式会社 | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 |
| US5286995A (en) * | 1992-07-14 | 1994-02-15 | Texas Instruments Incorporated | Isolated resurf LDMOS devices for multiple outputs on one die |
| JP2503900B2 (ja) * | 1993-07-30 | 1996-06-05 | 日本電気株式会社 | 半導体装置及びそれを用いたモ―タドライバ回路 |
| JPH07176640A (ja) * | 1993-10-26 | 1995-07-14 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US5517046A (en) * | 1993-11-19 | 1996-05-14 | Micrel, Incorporated | High voltage lateral DMOS device with enhanced drift region |
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| US6455903B1 (en) | 2000-01-26 | 2002-09-24 | Advanced Micro Devices, Inc. | Dual threshold voltage MOSFET by local confinement of channel depletion layer using inert ion implantation |
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| JP5828568B1 (ja) * | 2014-08-29 | 2015-12-09 | 株式会社タムラ製作所 | 半導体素子及びその製造方法 |
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| JPS61150378A (ja) * | 1984-12-25 | 1986-07-09 | Toshiba Corp | 電界効果トランジスタ |
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| US4823173A (en) * | 1986-01-07 | 1989-04-18 | Harris Corporation | High voltage lateral MOS structure with depleted top gate region |
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-
1990
- 1990-06-26 US US07/544,206 patent/US5072267A/en not_active Expired - Fee Related
- 1990-06-27 JP JP2169562A patent/JP2663682B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2663682B2 (ja) | 1997-10-15 |
| US5072267A (en) | 1991-12-10 |
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