JP3061023B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に高耐圧仕様の半導体装置の構造に関する。
【０００２】
【従来の技術】図６は、従来の高耐圧ＰＭＯＳＦＥＴの
断面構造である。同図において、シリコンからなるＰ型
半導体基板７上の低濃度Ｎ- 型ウェル拡散層６には、Ｐ
+ 型ドレイン拡散層１，ＬＯＣＯＳ酸化膜２，低濃度の
Ｐ--型電界緩和層３，ポリシリコンからなるゲート電極
４，Ｐ+ 型ソース拡散層５，低濃度のＮ- 型ウェル拡散
層６，及びゲート酸化膜９等が形成され、半導体装置が
構成されている。
【０００３】この構造において、低濃度Ｎ- 型ウェル拡
散層濃度６，低濃度Ｐ--型電界緩和層３の濃度および距
離を決定することにより容易に高耐圧化を実現すること
が可能である。最大定格１５０Ｖのトランジスタについ
て低濃度Ｐ--型電界緩和層３の距離、つまりＰ+ 型ドレ
イン拡散層１の右端からＰ--型電界緩和層３の右端まで
の距離は、約１６μｍである。
【０００４】一般的にＰＤＰドライバーＩＣやＥＬドラ
イバーＩＣなどのような容量性負荷をスイッチングする
ために、オフ耐圧は、もちろん必要であるが、それに付
け加えてオン耐圧つまりゲート電極に使用電圧が印加さ
れた状態で定格以上の耐圧を確保しなければならない。
【０００５】しかしながら、従来構造のトランジスタで
オフ状態の耐圧は、２２０Ｖと目標耐圧１８０Ｖに対し
てオーバーマージンの設計になっている。その理由は、
オン状態での耐圧が１６０Ｖと低いことであり、低濃度
Ｐ--型電界緩和層距離３が１６μｍでは、オン状態の耐
圧は１６０Ｖである。ＭＯＳトランジスタのオン状態時
にＰ型ドレイン拡散層１，３、低濃度Ｎ- 型ウェル拡散
層６の濃度およびＰ+型ソース拡散層５で形成される寄
生の横型ＰＮＰバイポーラトランジスタがオンし電流が
流れる。この対策として低濃度Ｐ--型電界緩和層３の距
離を長くして寄生のバイポーラトランジスタがオンしに
くい構造にしていた。
【０００６】
【発明が解決しようとする課題】しかし、低濃度Ｐ--型
電界緩和層３の距離を長くしたことにより、オン抵抗が
高くなり要求のオン電流を満足するためには、トランジ
スタの寸法が大きくなる等の性能悪化を引き起こした。
【０００７】本発明は、上述の問題点を解決するため、
オン状態でバイポーラアクションを抑制し、トランジス
タの性能を向上させることを目的としている。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体基板と、該基板上にゲート酸化膜を介
し形成されたゲート電極と、該ゲート電極の両側の前記
基板上に形成された第２導電型のソース拡散層とドレイ
ン拡散層と、前記ドレイン拡散層の底面部から前記ゲー
ト酸化膜下に達する電界緩和用の第２導電型低濃度拡散
層とからなる半導体素子を有する半導体装置において、
前記電界緩和用の第２導電型低濃度拡散層内でかつ、前
記ドレイン拡散層の底面部を覆う電界緩和用の第２導電
型中濃度拡散層を形成したことを特徴とするものであ
る。
【０００９】
【発明の実施の形態】次に本発明について図面を用いて
説明する。図１は本発明の実施の形態を説明する為の半
導体チップの断面図である。
【００１０】図１を参照すると、本発明の高耐圧仕様の
半導体装置は、Ｐ型半導体基板７上のＮ- ウェル拡散層
６に形成されたＰ+ 型ドレイン拡散層１，ＬＯＣＯＳ酸
化膜２，低濃度のＰ--型ソース拡散層３，ゲート電極
４，Ｐ+ 型ソース拡散層５，Ｐ--型電界緩和層３内に形
成された中濃度Ｐ- 型拡散層８およびゲート酸化膜９と
から主に構成される。
【００１１】上述した構造によれば、最大定格１５０Ｖ
のトランジスタで低濃度Ｐ--型電界緩和層３の距離は、
図６に示した従来例の構造と同じく１６μｍであるが、
低濃度Ｐ--型電界緩和層３より約１桁濃度の高い中濃度
拡散層８があるため、オフ状態での耐圧は、従来例の２
２０Ｖよりオーバーマージン分を低下させ、１８０Ｖで
ある。また、低濃度Ｐ--型電界緩和層３にＰ+ 型ドレイ
ン拡散層１の端から２μｍまで形成された中濃度Ｐ- 型
拡散層８は、オン状態で耐圧を従来例の１６０Ｖから２
００Ｖまで約４０Ｖ向上させることが可能である。
【００１２】実施例１ 次に本発明について実施例をもとに説明する。図１は、
Ｐ+ 型ドレイン拡散層１，ＬＯＣＯＳ酸化膜２，低濃度
Ｐ--型電界緩和拡散層ポリシリコンからなるゲート電極
４，Ｐ+ 型ソース拡散層５，Ｎ- 型ウェル拡散層６，Ｐ
型半導体基板７，低濃度Ｐ--型電界緩和層３内に形成さ
れた中濃度のＰ−型拡散層８およびゲート酸化膜９とか
ら主に構成された半導体装置を示す。低濃度のＰ--型電
界緩和層３は、従来例と同じ役割を果たす。つまり、Ｐ
+ 型ドレイン拡散層１とソース拡散層５間に印加された
電圧は、Ｎ- 型ウェル拡散層６部分と低濃度Ｐ--型電界
緩和層６部分と低濃度Ｐ--型電界緩和層３部分に拡がっ
た空乏層で分担される。また、本発明の特徴とする点
は、中濃度Ｐ- 型拡散層８を設けたことである。
【００１３】中濃度のＰ- 型拡散層８は、オン状態のバ
イポーラアクションを抑制させるために形成し、従来例
のオン状態での耐圧を１６０Ｖから２００Ｖに向上させ
ることが可能である。また、中濃度Ｐ- 型拡散層８を設
けたために、オン抵抗が低くなりトランジスタの性能が
向上する。尚、本発明は、上述のＰ型半導体基板の場合
に限らず、これと逆導電型のＮ型半導体基板にも適用可
能であることは言うまでもない。また、Ｐ型半導体基板
７上にＮ- 型ウェル拡散層６を形成する代わりにＮ型エ
ピタキシャル層を形成した場合も同じである。
【００１４】実施例２ 図２は、Ｎ+ 型ドレイン拡散層１０，ＬＯＣＯＳ酸化膜
２，低濃度Ｎ--型電界緩和拡散層１１，ゲート電極３，
Ｎ+ 型ソース拡散層１２，Ｐ型半導体基板７，低濃度の
Ｎ--型電界緩和層１１内に形成された中濃度のＮ- 型拡
散層１３およびゲート酸化膜９とから主に構成された半
導体装置を示す。低濃度のＮ--型電界緩和層１１は、従
来例と同じ役割を果たす。つまり、Ｎ+ 型ドレイン拡散
層１０とソース拡散層１２間に印加された電圧は、Ｐ型
半導体基板７部分と低濃度のＮ--型電界緩和層１１部分
に拡がった空乏層で分担される。また、本発明の特徴と
する点は、中濃度のＮ- 型拡散層を設けたことである。
【００１５】中濃度のＮ- 型拡散層１３は、オン状態の
バイポーラアクションを抑制させるため形成し、従来例
のオン状態での耐圧１６０Ｖから２００Ｖに向上させる
ことが可能である。また、中濃度のＮ- 型拡散層１３を
設けたためにオン抵抗が低くなりトランジスタの性能が
向上する。尚、本発明は、上述のＰ型半導体基板の場合
に限らず、これと逆導電型のＮ型半導体基板にも適用可
能であることはいうまでもない。
【００１６】実施例３ 図３は、Ｐ+ 型ドレイン拡散層１，ＬＯＣＯＳ酸化膜
２，低濃度Ｐ--型電界緩和拡散層３，ゲート電極４，Ｐ
- 型ソース拡散層５，Ｎ- 型ウェル拡散層６，埋込酸化
膜２１，Ｐ型支持基板２０，低濃度のＰ--型電界緩和層
３中に形成された中濃度のＰ- 型拡散層８およびゲート
酸化膜９とから主に構成された半導体装置を示す。
【００１７】低濃度のＰ--型電界緩和層３は、従来例と
同じ役割を果たす。ここに示した実施例３は、図１に示
した実施例１の半導体基板をＰ型半導体基板から埋込酸
化膜２１を備えた誘電体分離基板に変更されている。作
用は、実施例１と同じである。また、上記実施例３にお
いてＮ- 型ウェル拡散層６の代わりにＮ型エピタキシャ
ル層を形成した場合も同様に作用する。
【００１８】実施例４ 図４は、Ｎ+ 型ドレイン拡散層１０，ＬＯＣＯＳ酸化膜
２，低濃度のＮ--型電界緩和拡散層１１，ゲート電極
４，Ｎ+ 型ソース拡散層１２，Ｐ型半導体基板７Ａ、埋
込酸化膜２１，Ｐ型支持基板２０，低濃度のＮ--型電界
緩和層１１内に形成された中濃度Ｎ- 型拡散層１３およ
びゲート酸化膜９とから主に構成された半導体装置を示
す。
【００１９】低濃度のＮ--型電界緩和層１１は、従来例
と同じ役割を果たす。ここに示した実施例４は、図２に
示した実施例２の半導体基板をＰ型半導体基板から埋込
酸化膜２１を備えた誘電体分離基板に変更されている。
作用は、実施例２と同じである。
【００２０】実施例５ 図５は、Ｐ+ 型ドレイン拡散層１，ＬＯＣＯＳ酸化膜
２，低濃度のＰ--型電界緩和拡散層５，Ｎ- 型ウェル拡
散層６，埋込酸化膜２１，Ｐ型支持基板２０，低濃度の
Ｐ--型電界緩和層３内に形成された中濃度のＰ- 型拡散
層８，ゲート酸化膜９およびＰ型半導体基板７Ａとから
なる誘電体分離基板上に作成した半導体装置を示す。
【００２１】低濃度のＰ--型電界緩和層３は、従来例と
同じ役割を果たす。つまり、Ｐ+ 型ドレイン拡散層１と
ソース拡散層５間に印加された電圧は、Ｎ- 型ウェル拡
散層６の部分と低濃度のＰ--型電界緩和層３部分および
Ｐ型半導体基板７Ａに拡がった空乏層で分担される。ま
た、本発明の特徴とする点は、中濃度のＰ- 型拡散層８
を設けたことである。中濃度のＰ- 型拡散層８は、オン
状態のバイポーラアクションを抑制させるため形成し、
従来例のオン状態での耐圧１６０Ｖから２００Ｖに向上
させることが可能である。また、中濃度のＰ- 型拡散層
８を設けたためにオン抵抗が低くなりトランジスタの性
能が向上する。
【００２２】尚、本発明は、上述のＰ型支持基板の場合
に限らず、これと逆導電型のＮ型支持基板にも適用可能
であることは言うまでもない。
【００２３】
【発明の効果】以上説明したように、本発明は、低濃度
高耐圧用電界緩和層中に中濃度拡散層を形成し、トラン
ジスタのオフ状態でのオーバーマージンを減らすことに
より、オン状態でのバイポーラアクションを抑制するこ
とができる為、トランジスタ耐圧を向上させることがで
きる。
【００２４】また、低濃度高耐圧用電界緩和層中に中濃
度拡散層を形成することによってオン抵抗を低減するこ
とができ、トランジスタの性能を向上させることができ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態（実施例１）に係わるトラ
ンジスタの断面図である（Ｐチャネル型半導体装置）。
【図２】本発明の実施例２に係わるトランジスタの断面
図である（Ｎチャネル型半導体装置）。
【図３】本発明の実施例３に係わるトランジスタの断面
図である（誘電体分離基板上に作製したＰチャネル型半
導体装置）。
【図４】本発明の実施例４に係わるトランジスタの断面
図である（誘電体分離基板上に作製したＮチャネル型半
導体装置）。
【図５】本発明の実施例５に係わるトランジスタの断面
図である（誘電体分離基板上に作製したＰチャネル型半
導体装置）。
【図６】従来例に係わるトランジスタの断面図である
（Ｐチャネル型半導体装置）。
【符号の説明】
１ Ｐ+ 型ドレイン拡散層 ２ ＬＯＣＯＳ酸化膜 ３ Ｐ--型電界緩和拡散層 ４ ゲート電極 ５ Ｐ+ 型ソース拡散層 ６ Ｎ- 型ウェル拡散層 ７，７Ａ Ｐ型半導体支持基板 ８ Ｐ- 型拡散層 ９ ゲート酸化膜 １０ Ｎ+ 型ドレイン拡散層 １１ Ｎ--型電界緩和層 １２ Ｎ+ 型ソース拡散層 １３ Ｎ-型拡散層 ２０ Ｐ型支持基板 ２１ 埋込酸化膜

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体基板と、該基板上にゲ
    ート酸化膜を介し形成されたゲート電極と、該ゲート電
    極の両側の前記基板上に形成された第２導電型のソース
    拡散層とドレイン拡散層と、前記ドレイン拡散層の底面
    部から前記ゲート酸化膜下に達する電界緩和用の第２導
    電型低濃度拡散層とからなる半導体素子を有する半導体
    装置において、前記電界緩和用の第２導電型低濃度拡散
    層内でかつ、前記ドレイン拡散層の底面部を覆う電界緩
    和用の第２導電型中濃度拡散層を形成したことを特徴と
    する半導体装置。
  2. 【請求項２】 半導体素子を誘電体分離支持基板上に作
    成したことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 半導体素子をエピタキシャル基板上に作
    成したことを特徴とする請求項１記載の半導体装置。
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