KR100320894B1

KR100320894B1 - 반도체장치

Info

Publication number: KR100320894B1
Application number: KR1019980051391A
Authority: KR
Inventors: 가즈히사 모리
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-11-28
Filing date: 1998-11-27
Publication date: 2002-05-09
Also published as: KR19990045666A; TW430991B; JPH11163336A; CN1134070C; CN1222768A; JP3061023B2

Abstract

본 발명의 반도체 장치는 제1 도전형의 반도체 기판, 게이트 산화물막을 통해 기판 상에 형성된 게이트 전극, 기판 상에 게이트 전극의 각 측 상에 위치되도록 형성된 제2 도전형의 소스 및 드레인 확산층, 및 제2 도전형의 저 농도 확산층을 포함한다. 저 농도 확산층은 드레인 확산층 아래에 형성되어, 게이트 산화물막 아래의 한 지점까지 연장하여 전계 완화층으로서 기능하도록 형성된다. 본 발명의 반도체 장치에서는, 전계 완화층으로서 기능하는 제2 도전형의 중간 농도 확산층이 저 농도 확산층에 더 형성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 고전압 반도체 장치의 구조에 관한 것이다.

도 6은 종래의 고전압 PMOS FET의 단면도를 도시한다. 도 6에서 도시된 바와 같이, 저 농도 N^-형 웰 확산층(6)은 실리콘으로 형성된 P형 반도체 기판(7) 상에 형성되고, 저 농도 N^-형 웰 확산층(6) 상에는 P⁺형 드레인 확산층(1), LOCOS 산화물층(2), 저 농도 P^--형 전계 완화층(3), 폴리실리콘으로 형성된 게이트 전극(4), P⁺형 소스 확산층(5), 게이트 산화물막(9) 등이 형성된다. 이와 같이, 반도체 장치가 형성된다.

이러한 구조는 저 농도 N^-형 웰 확산층(6) 및 저 농도 P^--형 전계 완화층(3)의 농도 및 치수를 적절히 결정함으로써 정격 전압을 용이하게 증가시킬 수 있다. 예를 들어, 최대 정격 전압 150V를 갖는 트랜지스터에서는 저 농도 P^--형 전계 완화층(3)의 실효폭, 즉 P⁺형 드레인 확산층(1)의 우측단과 저 농도 P^--형 전계 완화층(3)의 우측단 간의 거리는 약 16㎛이다.

일반적으로, 용량성 부하에 대해 스위칭 동작을 행하는 PDP 구동기 IC 또는 EL 구동기 IC 등의 IC는 고정격 오프 상태 전압뿐 아니라 고정격 온 상태 전압을 가져야 하는 데, 즉 사용해야 할 전압을 게이트 전극에 인가하는 상태에서 소정 레벨 이상의 정격 전압을 가질 필요가 있다.

종래 구조의 MOS 트랜지스터는 목표 정격 전압 180V보다 높은 220V의 오버-디자인된(over-designed) 정격 오프 상태 전압을 갖는다. 이러한 이유는 MOS 트랜지스터의 정격 온 상태 전압이 낮기 때문이다. 예를 들어, 저 농도 P^--형 전계 완화층(3)의 실효폭이 16㎛이면, 정격 온 상태 전압은 160V이다. MOS 트랜지스터가 턴온되면, P⁺형 드레인 확산층(1), 종래 저 농도 N^-형 웰 확산층(6) 및 P⁺형 소스 확산층(5)으로 형성된 기생 래터럴 트랜지스터가 턴온되어, 결과적으로 이를 통해 전류가 흐르게 된다. 이러한 단점을 극복하기 위해, 기생 트랜지스터가 거의 턴온되지 않도록 저 농도 P^--형 전계 완화층(3)의 실효폭이 증가된 구조를 사용해 왔다.

그러나, 저 농도 P^--형 전계 완화층(3)의 실효폭이 증가되어지기 때문에, 트랜지스터는 증가된 온 상태 저항을 갖는다. 따라서, 온 상태 전류에 관련되는 요건을 충족시키기 위해서는 트랜지스터의 사이즈를 증가시켜야 하므로 성능이 떨어지게 된다.

따라서, 본 발명은 상술한 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은 온 상태에서 발생할 수도 있는 바이폴라 동작을 억제시킴으로써 트랜지스터의 성능을 향상시키는 것에 있다.

상기 목적을 달성하기 위해, 본 발명은 제1 도전형의 반도체 기판과, 기판 상에 게이트 산화물막을 통해 형성된 게이트 전극, 기판 상에 게이트 전극의 각 측 상에 위치하도록 형성된 제2 도전형의 소스 및 드레인 확산층, 및 제2 도전형의 저 농도 확산층을 포함하는 반도체 장치를 제공한다. 저 농도 확산층은 드레인 확산층 아래에 형성되어지되 게이트 산화물막 아래의 한 지점까지 연장하여 전계 완화층으로서 기능하도록 형성된다. 본 발명의 반도체 장치에서는, 저 농도 확산층에 전계 완화층으로서 기능하는 제2 도전형의 중간 농도 확산층이 더 형성된다.

바람직하게는, 반도체 기판은 N^-형이고, 소스 및 드레인 확산층은 각각 P⁺형이며, 저 농도 확산층은 P^--형이고, 중간 농도 확산층은 P^-형이다. 이 경우, 반도체 기판은 N^-형웰 확산층과 P형 반도체 기판으로 형성되거나, N^-형웰 확산층, 매립된산화물층 및 P형 지지 기판으로 형성되거나, 또는 N^-형웰 확산층, P형 반도체 기판, 매립된 산화물층 및 P형 지지 기판으로 형성될 수 있다.

이와는 다르게, 반도체 기판은 P형이고, 소스 및 드레인 확산층은 각각 N⁺형이고, 저 농도 확산층은 N^--형이고, 중간 농도 확산층은 N^-형이다. 이 경우, 반도체 기판은 P형 반도체 기판으로 형성되거나, 또는 P^-형웰 확산층, 매립된 산화물층 및 P형 지지 기판으로 형성될 수 있다.

본 발명에서, 중간 농도 확산층은 전계 완화층으로서 기능하는 저 농도 확산층에 형성되어 트랜지스터의 오프 상태에서 오버-디자인의 마진(margin)을 감소시킨다. 따라서, 온 상태의 트랜지스터의 바이폴라 동작을 억제시킬 수 있으므로, 트랜지스터의 정격 전압을 증가시킬 수 있다.

또한, 전계 완화층으로서 기능하는 저 농도 확산층에 중간 농도 확산층이 형성됨으로써, 온 상태 저항을 억제시킬 수 있어 트랜지스터의 성능이 향상된다.

도 1은 본 발명의 실시예(실시예 1)에 따른 트랜지스터(P 채널 반도체 장치)의 단면도.

도 2는 본 발명의 실시예 2에 따른 트랜지스터(N 채널 반도체 장치)의 단면도.

도 3은 본 발명의 실시예 3에 따른 트랜지스터(유전체 분리 기판 상에 제조된 P 채널 반도체 장치)의 단면도.

도 4는 본 발명의 실시예 4에 따른 트랜지스터(유전체 분리 기판 상에 제조된 N 채널 반도체 장치)의 단면도.

도 5는 본 발명의 실시예 5에 따른 트랜지스터(유전체 분리 기판 상에 제조된 P 채널 반도체 장치)의 단면도.

도 6은 종래 트랜지스터(P 채널 반도체 장치)의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : P⁺형 드레인 확산층

2 : LOCOS 산화물층

3 : 저 농도 P^--형 전계 완화층

4 : 게이트 전극

5 : P⁺형 소스 확산층

6 : N^-형 웰 확산층

7 : P형 반도체 기판

8 : 중간 농도 P^-형 확산층

9 : 게이트 산화물막

이하에서는 도면을 참조하여 본 발명의 실시예에 대해 설명하기로 한다. 도 1은 본 발명의 실시예를 기술하기 위한 반도체 칩의 단면도이다.

도 1에서 도시된 바와 같이, 본 발명에 따른 고전압 반도체 장치는 주로 P⁺형 드레인 확산층(1), LOCOS 산화물층(2), 저 농도 P^--형 전계 완화층(3), 게이트전극(4), P⁺형 소스 확산층(5), 저 농도 P^--형 전계 완화층(3)에 형성된 중간 농도 P^-형 확산층(8) 및 게이트 산화물막(9)으로 형성되고, 이들 소자 모두는 N^-형 웰 확산층(6) 상에 형성되고, 차례로 P형 반도체 기판(7) 상에 형성된다.

상기 구조와 최대 정격 전압 150V를 갖는 트랜지스터에서는 비록 저 농도 P^--형 전계 완화층(3)의 실효폭이 도 6에서 도시된 종래 트랜지스터의 것과 동일한 16㎛이지만, 상기 구조의 트랜지스터는 종래 트랜지스터의 정격 오프 상태 전압 220V보다 오버-디자인의 마진에 대응하는 크기만큼 낮은 정격 오프 상태 전압 180V를 갖는데, 이것은 농도가 저 농도 P^--형 전계 완화층(3)의 농도의 약 10배인 중간 농도 확산층(8)이 형성되기 때문이다. 게다가, 저 농도 P^--형 전계 완화층(3)에 P⁺형 드레인 확산층(1)의 단으로부터 게이트 전극(4)쪽으로 약 2㎛ 거리만큼 연장하여 형성된 중간 농도 확산층(8)은 정격 온 상태 전압을 200V까지 증가시킬 수 있는 데, 이것은 종래 트랜지스터의 정격 온 상태 전압 160V보다 약 40V 높은 것이다.

실시예 1:

이하에서는 본 발명을 일례를 들어 설명하기로 한다. 도 1은 주로 P⁺형 드레인 확산층(1), LOCOS 산화물층(2), 저 농도 P^--형 전계 완화층(3), 폴리실리콘으로 형성된 게이트 전극(4), P⁺형 소스 확산층(5), N^-형 웰 확산층(6), P형 반도체기판(7), 저 농도 P^--형 전계 완화층(3)에 형성된 중간 농도 P^-형 확산층(8), 및 게이트 산화물막(9)으로 형성되는 반도체 장치를 도시한다. 저 농도 P^--형 전계 완화층(3)은 종래 트랜지스터와 동일한 기능을 제공한다. 즉, P⁺형 드레인 확산층(1)과 소스 확산층(5) 간에 인가되는 전압은 N^-형 웰 확산층(6)과 저 농도 P^--형 전계 완화층(3) 사이에 연장되는 공핍층에 의해 제공된다. 본 발명의 특징은 중간 농도 P^-형 확산층(8)의 제공에 있다.

온 상태에서의 바이폴라 동작을 억제시키도록 형성된 중간 농도 P^-형 확산층(8)은 정격 온 상태 전압을 160V(종래 레벨)에서 200V로 증가시킨다. 또한, 중간 농도 P^-형 확산층(8)의 제공에 의해, 온 상태 저항이 감소되어 트랜지스터의 성능이 향상된다. 본 발명은 P형 반도체 기판을 사용하는 상기 반도체 장치에만 한정되지 않고, 도전형인 면에서 상기 P형 반도체 기판과 반대인 N형 반도체 기판을 사용하는 반도체 장치에도 적용될 수 있다. 게다가, 본 발명은 N^-형 웰 확산층(6) 대신에 P형 반도체 기판(7) 상에 N형 에피택셜층을 형성시킨 경우에도 적용될 수 있다.

실시예 2:

도 2는 주로 N⁺형 드레인 확산층(10), LOCOS 산화물층(2), 저 농도 N^--형 전계 완화층(11), 게이트 전극(3), N⁺형 소스 확산층(12), P형 반도체 기판(7), 저 농도 N^--형 전계 완화층(11)에 형성된 중간 농도 N^-형 확산층(13), 및 게이트 산화물막(9)으로 형성되는 반도체 장치를 도시한다. 저 농도 N^--형 전계 완화층(11)은 종래 트랜지스터와 동일한 기능을 제공한다. 즉, N⁺형 드레인 확산층(10)과 소스 확산층(12) 간에 인가되는 전압은 P형 반도체 기판(7)과 저 농도 N^--형 전계 완화층(11) 사이에 연장되는 공핍층에 의해 제공된다. 본 발명의 특징은 중간 농도 N^-형 확산층(13)의 제공에 있다.

온 상태에서의 바이폴라 동작을 억제시키도록 형성된 중간 농도 N^-형 확산층(13)은 정격 온 상태 전압을 160V(종래 레벨)에서 200V로 증가시킨다. 또한, 중간 농도 N^-형 확산층(13)의 제공에 의해, 온 상태 저항이 감소되어 트랜지스터의 성능이 향상된다. 본 발명은 P형 반도체 기판을 사용하는 상기 반도체 장치에만 한정되지 않고 도전형인 면에서 상기 P형 반도체 기판과 반대인 N형 반도체 기판을 사용하는 반도체 장치에도 적용될 수 있다.

실시예 3:

도 3은 주로 P⁺형 드레인 확산층(1), LOCOS 산화물층(2), 저 농도 P^--형 전계 완화층(3), 게이트 전극(4), P⁺형 소스 확산층(5), N^-형 웰 확산층(6), 매립된 산화물층(21), P형 지지 기판(20), P^--형 전계 완화층(3)에 형성된 중간 농도 P^-형 확산층(8), 및 게이트 산화물막(9)으로 형성되는 반도체 장치를 도시한다.

저 농도 P^--형 전계 완화층(3)은 종래 트랜지스터와 동일한 기능을 제공한다. 여기서 기술된 실시예 3에서는, 도 1에서 도시된 실시예 1에서 사용한 P형 반도체 기판 대신에, 매립된 산화물층(21)을 갖는 유전체 분리 기판을 P형 반도체 기판으로서 사용한다. 실시예 3에서는, N^-형 웰 확산층(6) 대신에, N형 에피택셜층을 형성한 경우에도 동일한 동작을 달성할 수 있다.

실시예 4:

도 4는 주로 N⁺형 드레인 확산층(10), LOCOS 산화물층(2), 저 농도 N^--형 전계 완화층(11), 게이트 전극(4), N⁺형 소스 확산층(12), P^-형 반도체 기판(7A), 매립된 산화물층(21), P형 지지 기판(20), 저 농도 N^--형 전계 완화층(11)에 형성된 중간 농도 N^-형 확산층(13), 및 게이트 산화물막(9)으로 구성되는 반도체 장치를 도시한다.

저 농도 N^--형 전계 완화층(11)은 종래 트랜지스터와 동일한 기능을 제공한다. 여기서 기술된 실시예 4에서는, 도 2에서 도시된 실시예 2에서 사용한 P형 반도체 기판 대신에, 매립된 산화물층(21)을 갖는 유전체 분리 기판을 P형 반도체 기판으로서 사용한다. 동작은 실시예 2의 동작과 동일하다.

실시예 5:

도 5는 주로 P⁺형 드레인 확산층(1), LOCOS 산화물층(2), 저 농도 P^--형 전계 완화층(3), 게이트 전극(4), P⁺형 소스 확산층(5), N^-형 웰 확산층(6), 매립된 산화물층(21), P형 지지 기판(20), 저 농도 P^--형 전계 완화층(3)에 형성된 중간 농도 P^-형 확산층(8), 게이트 산화물막(9) 및 P형 반도체 기판(7A)으로 형성되는 반도체 장치를 도시한다.

저 농도 P^--형 전계 완화층(3)은 종래 트랜지스터와 동일한 기능을 제공한다. 즉, P⁺형 드레인 확산층(1)과 소스 확산층(5) 간에 인가되는 전압은 N^-형 웰 확산층(6), 저 농도 P^--형 전계 완화층(3) 및 P형 반도체 기판(7A) 중에 연장되는 공핍층에 의해 제공된다. 본 발명의 특징은 중간 농도 P^-형 확산층(8)의 제공에 있다. 온 상태에서의 바이폴라 동작을 억제시키도록 형성되는 중간 농도 P^-형 확산층(8)은 정격 온 상태 전압을 160V(종래 레벨)에서 200V로 증가시킨다. 또한, 중간 농도 P^-형 확산층(8)의 제공에 의해, 온 상태 저항이 감소되어 트랜지스터의 성능이 향상된다.

본 발명은 P형 반도체 기판을 사용하는 상기 반도체 장치에만 한정되지 않고, 도전형인 면에서 상기 P형 반도체 기판과 반대인 N형 반도체 기판을 사용하는반도체 장치에도 적용될 수 있다.

본 발명은 전계 완화층으로서 기능하는 저 농도 확산층에 중간 농도 확산층을 형성함으로써 온 상태 저항을 억제시킬 수 있어 트랜지스터의 성능을 향상시킬 수 있다.

Claims

반도체 장치에 있어서,

제1 도전형의 반도체 기판,

상기 기판 상에 게이트 산화물막을 통해 형성된 게이트 전극,

상기 기판 상에 상기 게이트 전극의 각 측 상에 위치되도록 형성된 제2 도전형의 소스 및 드레인 확산층,

상기 드레인 확산층 아래에 형성되어, 상기 게이트 산화물막 아래의 한 지점까지 연장하여 전계 완화층으로서 기능하도록 형성된 제2 도전형의 저 농도 확산층을 포함하고,

전계 완화층으로서 기능하는 제2 도전형의 중간 농도 확산층이 상기 저 농도 확산층에 더 형성되는

것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 반도체 기판은 P형이고,

상기 소스 및 드레인 확산층은 각각 P⁺형이고,

상기 저 농도 확산층은 P^--형이고,

상기 중간 농도 확산층은 P^-형인

것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 반도체 기판은 N^-형 웰 확산층 및 P형 반도체 기판으로 구성되는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 반도체 기판은 N^-형 웰 확산층, 매립된 산화물층 및 P형 지지 기판으로 구성되는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 반도체 기판은 N^-형 웰 확산층, P형 반도체 기판, 매립된 산화물층 및 P형 지지 기판으로 구성되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 반도체 기판은 P형이고,

상기 소스 및 드레인 확산층은 각각 N⁺형이며,

상기 저 농도 확산층은 N^--형이고,

상기 중간 농도 확산층은 N^-형인

것을 특징으로 하는 반도체 장치.
제6항에 있어서,

상기 반도체 기판은 P^-형 반도체 기판, 매립된 산화물층 및 P형 지지 기판으로 구성되는

것을 특징으로 하는 반도체 장치.