CN116093135A - 一种易于集成的耗尽型mosfet器件结构 - Google Patents
一种易于集成的耗尽型mosfet器件结构 Download PDFInfo
- Publication number
- CN116093135A CN116093135A CN202310167097.4A CN202310167097A CN116093135A CN 116093135 A CN116093135 A CN 116093135A CN 202310167097 A CN202310167097 A CN 202310167097A CN 116093135 A CN116093135 A CN 116093135A
- Authority
- CN
- China
- Prior art keywords
- region
- conductive
- depletion
- channel region
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000010354 integration Effects 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims description 2
- 238000009877 rendering Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 108091006146 Channels Proteins 0.000 description 43
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开一种易于集成的耗尽型MOSFET器件结构，属于MOSFET集成电路制造领域，第一导电型阱区形成于半导体衬底上，第二导电型沟道区形成于第一导电型阱区上；第二导电型沟道区上形成有栅极绝缘膜；在栅极绝缘膜上形成有栅电极；栅电极的两侧分别形成有第二导电型源极区和第二导电型漏极区；第二导电型源极区和第二导电型漏极区的宽度要分别大于第二导电型沟道区，第二导电型沟道区宽度方向上的两侧第一导电型阱区也被栅极绝缘膜覆盖，通过调整栅极绝缘膜所覆盖的第二导电型沟道区的宽度与所覆盖的第一导电型阱区的宽度比，调整耗尽型MOSFET的开态饱和特性和关态漏电特性。本发明与常规增强型MOSFET兼容、工艺流程简单，能够提高耗尽型MOSFET器件的可集成性。
Description
技术领域
本发明涉及MOSFET集成电路制造技术领域，特别涉及一种易于集成的耗尽型MOSFET器件结构。
背景技术
MOS集成电路技术中，MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，场效应晶体管)是主要元器件。根据导电方式的不同，MOSFET可以分为增强型和耗尽型。耗尽型是指，当栅源电压为零伏时，沟道已经存在，只要加上源漏电压，就有电流流通。尽管增强型MOSFET用于当今绝大多数集成电路中，耗尽型MOSFET也可作为电阻元件或者电流源元件等应用于一些特定电路中，具有简化电路设计的优势。
阈值电压可以作为区分增强型和耗尽型MOSFET的一个指标。阈值电压的调整可以通过栅电极功函数、栅介质厚度以及栅电极下方沟道区掺杂分布等几方面调整。要实现耗尽型MOSFET的阈值电压，一般可以通过调整栅电极功函数、栅介质厚度以及栅电极下方沟道区掺杂分布等几方面，但是这些调整方式通常与增强型MOSFET集成工艺不兼容，需要针对耗尽型MOSFET要求额外增加一步或多步工艺步骤，增加了以增强型MOSFET为主的集成电路成本。
沟道注入是调整MOSFET阈值的常用方式。现代MOSFET工艺技术中，沟道的形成是通过离子注入形成的，通过离子注入形成所需的沟道杂质分布，可以降低对热过程的需求，并形成浅的沟道区域。耗尽型MOSFET可以通过在栅极下方布置一层浅的“耗尽型”沟道区域连接源极和漏极。这种耗尽型沟道区域的扩散深度(距离硅表面的深度)不能太深，否则，沟道区域不容易受栅极控制，影响晶体管的特性，因此后续工艺步骤不能采用过高的热过程。因此这种增加一步耗尽型沟道注入的常规耗尽型MOSFET可集成性也是有限制的，特别是对于热过程比较多的功率MOSFET集成电路。
发明内容
本发明的目的在于提供一种易于集成的耗尽型MOSFET器件结构，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种易于集成的耗尽型MOSFET器件结构，包括半导体衬底，还包括第一导电型阱区和第二导电型沟道区；
所述第一导电型阱区形成于所述半导体衬底上，所述第二导电型沟道区形成于所述第一导电型阱区上；
所述第二导电型沟道区上形成有栅极绝缘膜；在所述栅极绝缘膜上形成有栅电极；所述栅电极的两侧分别形成有第二导电型源极区和第二导电型漏极区；
所述第二导电型源极区和所述第二导电型漏极区的宽度要分别大于所述第二导电型沟道区的宽度，所述第二导电型沟道区宽度方向上的两侧第一导电型阱区也被所述栅极绝缘膜覆盖，通过调整所述栅极绝缘膜所覆盖的第二导电型沟道区的宽度与所述栅极绝缘膜所覆盖的第一导电型阱区的宽度比，调整耗尽型MOSFET的开态饱和特性和关态漏电特性。
在一种实施方式中，根据器件电流要求，所述栅极绝缘膜的下方能够按照该宽度比布置多条第二导电型沟道区。
在一种实施方式中，对于高压耗尽型MOSFET，所述易于集成的耗尽型MOSFET器件结构还包括第二导电型连接区，与所述第二导电型沟道区相邻接；其作用类比于高压器件的漂移区。
在一种实施方式中，所述第二导电型沟道区的导电类型与所述第一导电型阱区的导电类型相反。
在一种实施方式中，所述第二导电型沟道区采用集成工艺中高压增强型MOSFET的漂移区掺杂结构，无需单独增加耗尽型沟道注入工序；所述第二导电型沟道区用于使耗尽型MOSFET导通操作，且于耗尽状态下使耗尽型MOSFET不导通操作。
在一种实施方式中，所述第二导电型连接区的掺杂结构与所述第二导电型沟道区相同，采用同一步工序完成，所述第二导电型连接区邻接于所述第二导电型沟道区和所述第二导电型漏极区。
在一种实施方式中，所述栅极绝缘膜和栅电极采用集成工艺中增强型MOSFET的常规结构和工艺，提高耗尽型MOSFET的可集成性。
本发明提供的一种易于集成的耗尽型MOSFET器件结构，具有以下有益效果：
(1)耗尽型MOSFET的沟道区工艺限制较少，可以采用集成工艺中其他中高压增强型MOSFET的漂移区掺杂结构，不需要单独增加耗尽型沟道注入工序，简化了工艺步骤，提高了可集成性，特别适用于集成器件种类较多的BCD功率集成工艺；
(2)耗尽型MOSFET的沟道区宽度小于源漏区宽度，沟道区被栅电极覆盖，沟道区宽度方向上的两侧阱区也被栅电极覆盖，沟道区的导电类型与阱区的导电类型是相反的，通过版图调整栅电极所覆盖的沟道区宽度与栅电极所覆盖的阱区宽度之比，可以调整耗尽型MOSFET的开态饱和特性和关态漏电特性，不需要额外的工艺步骤；另外，根据器件电流要求，栅电极下方可以按照该宽度比布置多条沟道区；
(3)耗尽型MOSFET不需要针对耗尽MOSFET的栅极绝缘膜及栅电极做特殊结构和工艺调整，可以采用集成工艺中增强型MOSFET的常规结构和工艺，提高了耗尽型MOSFET的可集成性。
附图说明
图1是本发明实施例提供的高压耗尽型N-MOSFET器件结构剖面图。
图2是本发明实施例提供的高压耗尽型N-MOSFET器件结构平面图。
图3是本发明实施例提供的对输出电流有较多要求的高压耗尽型N-MOSFET器件结构平面图。
图4是本发明实施例提供的低压耗尽型N-MOSFET器件结构剖面图。
图5是本发明实施例提供的低压耗尽型N-MOSFET器件结构平面图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种易于集成的耗尽型MOSFET器件结构作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供一种易于集成的耗尽型MOSFET器件结构，包括半导体衬底，还包括第一导电型阱区和第二导电型沟道区；所述第一导电型阱区形成于所述半导体衬底上，所述第二导电型沟道区形成于所述第一导电型阱区上；所述第二导电型沟道区上形成有栅极绝缘膜；在所述栅极绝缘膜上形成有栅电极；所述栅电极的两侧分别形成有第二导电型源极区和第二导电型漏极区；所述第二导电型源极区和所述第二导电型漏极区的宽度要分别大于所述第二导电型沟道区的宽度，所述第二导电型沟道区宽度方向上的两侧第一导电型阱区也被所述栅极绝缘膜覆盖，通过调整所述栅极绝缘膜所覆盖的第二导电型沟道区的宽度与所述栅极绝缘膜所覆盖的第一导电型阱区的宽度比，调整耗尽型MOSFET的开态饱和特性和关态漏电特性。根据器件电流要求，所述栅极绝缘膜的下方能够按照该宽度比布置多条第二导电型沟道区。
对于高压耗尽型MOSFET，所述易于集成的耗尽型MOSFET器件结构还包括第二导电型连接区，与所述第二导电型沟道区相邻接；其作用类比于高压器件的漂移区。
一个高压耗尽型N-MOSFET器件结构的剖面(有源区宽度方向中间位置)如图1所示，平面(平面版图示意图)如图2所示；简要工艺实施步骤如下：
步骤101，常规地，在半导体衬底11上通过离子注入和扩散热过程制作P型阱区12，阱浓度记为P阱。
步骤102，在硅表面制作场氧13，再在硅表面没有覆盖场氧13的区域光刻出有源区；
步骤103，在P型阱区12内制作n型沟道区14，n型沟道区14的掺杂结构可以与常规增强型高压N-MOSFET的漂移区低掺杂结构相同，与常规漂移区在同一步工序完成，不需要单独针对耗尽型MOSFET做沟调注入工序。如图2所示，n型沟道区14位于有源区宽度方向的中间，n型沟道区14的宽度(W沟道)根据该区域浓度(N沟道)设定，可以按照RESURF原理，即N沟道×W沟道≈1×1012cm-2；W沟道与有源区内阱的宽度(2×W阱)设计成一定比例，W沟道/(2×W阱)的比例近似等于浓度比(P阱/N沟道)，通过版图调整W沟道/(2×W阱)比例，可以调整耗尽型MOSFET的开态饱和特性和关态漏电特性。如图2所示，N型连接区15是针对高压要求布置的，其结构与常规高压增强型N-MOSFET的漂移区相同，通常是与有源区宽度相近的。另外，根据器件电流要求，对输出电流要求较高的，可以在栅电极下方可以按照该宽度比布置多条n型沟道区14，如图3所示。
步骤104，继续在硅表面制作栅绝缘层16和栅电极17，此步工序中，不需要针对耗尽MOSFET的栅绝缘膜及栅电极做特殊结构和工艺调整，可以采用集成工艺中增强型MOSFET的常规结构和工艺。
步骤105，继续制作n型源极18和n型漏极19注入；
步骤106，常规地，在器件表面制作栅电极、n型源极、n型漏极和P型阱区的接触电极。
上述实施例是高压耗尽型N-MOSFET，对于低压耗尽型N-MOSFET，只需要将N型连接区15去掉即可，剖面图和平面图如图4和图5所示。
上述实施例是耗尽型N-MOSFET，对于耗尽型P-MOSFET，将阱的掺杂类型换成N型、源漏极、沟道区和连接区的掺杂类型换成P型即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (7)
1.一种易于集成的耗尽型MOSFET器件结构，包括半导体衬底，其特征在于，还包括第一导电型阱区和第二导电型沟道区；
所述第一导电型阱区形成于所述半导体衬底上，所述第二导电型沟道区形成于所述第一导电型阱区上；
所述第二导电型沟道区上形成有栅极绝缘膜；在所述栅极绝缘膜上形成有栅电极；所述栅电极的两侧分别形成有第二导电型源极区和第二导电型漏极区；
所述第二导电型源极区和所述第二导电型漏极区的宽度要分别大于所述第二导电型沟道区的宽度，所述第二导电型沟道区宽度方向上的两侧第一导电型阱区也被所述栅极绝缘膜覆盖，通过调整所述栅极绝缘膜所覆盖的第二导电型沟道区的宽度与所述栅极绝缘膜所覆盖的第一导电型阱区的宽度比，调整耗尽型MOSFET的开态饱和特性和关态漏电特性。
2.如权利要求1所述的易于集成的耗尽型MOSFET器件结构，其特征在于，根据器件电流要求，所述栅极绝缘膜的下方能够按照该宽度比布置多条第二导电型沟道区。
3.如权利要求2所述的易于集成的耗尽型MOSFET器件结构，其特征在于，对于高压耗尽型MOSFET，所述易于集成的耗尽型MOSFET器件结构还包括第二导电型连接区，与所述第二导电型沟道区相邻接；其作用类比于高压器件的漂移区。
4.如权利要求3所述的易于集成的耗尽型MOSFET器件结构，其特征在于，所述第二导电型沟道区的导电类型与所述第一导电型阱区的导电类型相反。
5.如权利要求3所述的易于集成的耗尽型MOSFET器件结构，其特征在于，所述第二导电型沟道区采用集成工艺中高压增强型MOSFET的漂移区掺杂结构，无需单独增加耗尽型沟道注入工序；所述第二导电型沟道区用于使耗尽型MOSFET导通操作，且于耗尽状态下使耗尽型MOSFET不导通操作。
6.如权利要求3所述的易于集成的耗尽型MOSFET器件结构，其特征在于，所述第二导电型连接区的掺杂结构与所述第二导电型沟道区相同，采用同一步工序完成，所述第二导电型连接区邻接于所述第二导电型沟道区和所述第二导电型漏极区。
7.如权利要求3所述的易于集成的耗尽型MOSFET器件结构，其特征在于，所述栅极绝缘膜和栅电极采用集成工艺中增强型MOSFET的常规结构和工艺，提高耗尽型MOSFET的可集成性。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310167097.4A CN116093135A (zh) | 2023-02-27 | 2023-02-27 | 一种易于集成的耗尽型mosfet器件结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310167097.4A CN116093135A (zh) | 2023-02-27 | 2023-02-27 | 一种易于集成的耗尽型mosfet器件结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116093135A true CN116093135A (zh) | 2023-05-09 |
Family
ID=86202614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310167097.4A Pending CN116093135A (zh) | 2023-02-27 | 2023-02-27 | 一种易于集成的耗尽型mosfet器件结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116093135A (zh) |
-
2023
- 2023-02-27 CN CN202310167097.4A patent/CN116093135A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0167273B1 (ko) | 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법 | |
| US6258674B1 (en) | High voltage field effect transistor and method of fabricating the same | |
| KR100292567B1 (ko) | 측면2중확산절연게이트전계효과트랜지스터및그제조방법 | |
| US5744372A (en) | Fabrication of complementary field-effect transistors each having multi-part channel | |
| JP3158738B2 (ja) | 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 | |
| US4819043A (en) | MOSFET with reduced short channel effect | |
| US5981343A (en) | Single feature size mos technology power device | |
| EP0718892B1 (en) | Semiconductor device including insulated gate bipolar transistor and method of fabricating the same | |
| US6946705B2 (en) | Lateral short-channel DMOS, method of manufacturing the same, and semiconductor device | |
| US20090253234A1 (en) | Methods of fabricating lateral dmos transistors including retrograde regions therein | |
| KR20100064263A (ko) | 반도체 소자 및 이의 제조 방법 | |
| US6426258B1 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| KR20100067834A (ko) | 반도체 소자 및 그 제조 방법 | |
| US9608057B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| US6030870A (en) | High density MOS technology power device | |
| US7173308B2 (en) | Lateral short-channel DMOS, method for manufacturing same and semiconductor device | |
| KR20100064264A (ko) | 반도체 소자 및 이의 제조 방법 | |
| CN108305903B (zh) | Jfet及其制造方法 | |
| US8841724B2 (en) | Semiconductor device and its manufacturing method | |
| CN107785367B (zh) | 集成有耗尽型结型场效应晶体管的器件及其制造方法 | |
| CN111785774B (zh) | Bcd工艺中cmos器件及其制造方法 | |
| US5750416A (en) | Method of forming a lateral field effect transistor having reduced drain-to-source on-resistance | |
| CN111554579B (zh) | 开关ldmos器件及其制造方法 | |
| CN116093135A (zh) | 一种易于集成的耗尽型mosfet器件结构 | |
| CN111354792B (zh) | Ldmos器件及其形成方法、半导体器件的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |