JP2663682B2 - 相補型電界効果トランジスタ - Google Patents

相補型電界効果トランジスタ

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高電力用集積回路（以下、パワーICとい
う。）に利用され、特に、DCモーターのドライバーのよ
うに高耐圧、高電流を必要とするパワーICを構成するた
めの出力用の相補型電界効果トランジスタに関する。
〔概要〕
本発明は、同一基板上に形成されたＰチャネルおよび
Ｎチャネル電界効果トランジスタを含む相補型電界効果
トランジスタにおいて、 前記Ｐチャネル電界効果トランジスタとして、Ｐチャ
ネル二重拡散型電界効果トランジスタを用い、前記Ｎチ
ャネル電界効果トランジスタとして、Ｎチャネル二重拡
散型電界効果トランジスタを用いるようにすることによ
り、 高耐圧、低オン抵抗の出力用の相補型電界効果トラン
ジスタを実現したものである。
〔従来の技術〕
第３図は従来の出力用の相補型電界効果トランジスタ
の一例を示す模式的縦断面図である。
第３図において、１はウェルベース領域、２はフィー
ルド酸化膜、３はチャネルストッパー領域、４は高濃度
ベース領域、５はベース領域、６はソース領域、７は高
濃度ドレイン領域、８はドレイン領域、９はNchソース
電極、10はNchドレイン電極、11はNchゲートポリシリ電
極、12aはオフセットゲート領域、13はソース領域、15
はドレイン領域、16は高濃度ドレイン領域、17はPchソ
ース電極、18はPchドレイン電極、19はPchゲートポリシ
リ電極、20は半導体基板、および21は層間絶縁膜であ
る。参照数字４〜11の領域でＮチャネル二重拡散型電界
効果トランジスタ（以下、Nch DMOSという。）31が構成
され、参照数字13〜19の領域でＰチャネルオフセットゲ
ート電界効果トランジスタ（以下PchオフセットゲートM
OSという。）32が構成される。
これは高耐圧のＰチャネルトランジスタをＮチャネル
トランジスタと同時に形成するためには、現在の技術で
は、オフセットゲート構造を採用する以外方法がないた
めである。オフセットゲート構造では、オフセットゲー
ト領域12aで高耐圧を可能にしている反面、この領域で
の抵抗成分がドレイン−ソース間のオン抵抗に寄与する
ため、低オン抵抗のＰチャネルトランジスタを構成する
のは一定の限界があり、また、短チャネル化は不可能で
あった。
〔発明が解決しようとする課題〕 前述した従来の相補型電界効果トランジスタは、高耐
圧でかつ低オン抵抗のＰチャネルトランジスタを構成で
きないため、DCモーターのドライバーICを実現するため
には出力トランジスタをNch DMOS31のみで構成するか、
Nch DMOS31とPchオフセットゲートMOS32の組み合わせで
構成する必要がある。これにより前者ではドライブ回路
が複雑になるし、スイッチングスピードも一定以上早く
することができない欠点がある。また、後者ではNch DM
OS31に対しPchオフセットゲートMOS32の素子面積が非常
に大きくなりコストが高くなる欠点がある。
本発明の目的は、前記の欠点を除去することにより、
高耐圧でかつ低オン抵抗の相補型電界効果トランジスタ
を提供することにある。
〔課題を解決するための手段〕
本発明は、一導電型の半導体基板の一主面に所定の間
隔をおいて形成された二つの反対導電型のウェルベース
領域と、この二つのウェルベース領域内にそれぞれ形成
された、Ｐチャネル電界効果トランジスタおよびＮチャ
ネル電界効果トランジスタとを含む相補型電界効果トラ
ンジスタにおいて、前記Ｎチャネル電界効果トランジス
タは、Ｐ型の第一のベース領域と、この第一のベース領
域内に形成されたＮ型の第一のソース領域と、Ｎ型の第
一のドレイン領域と、この第一のドレイン領域内に形成
されたＮ型の第一の高濃度ドレイン領域と、この第一の
高濃度ドレイン領域と前記第一のソース領域との間の基
板上にゲート絶縁膜を介して形成された第一のゲート電
極とを含むＮチャネル二重拡散型電界効果トランジスタ
であり、前記Ｐチャネル電界効果トランジスタは、Ｐ型
の第二のドレイン領域と、この第二のドレイン領域内に
この第二のドレイン領域より深さが深く形成されたＮ型
の第二のベース領域と、この第二のベース領域内に形成
されたＰ型の第二のソース領域と、前記第二のドレイン
領域内に形成されたＰ型の第二の高濃度ドレイン領域
と、この第二のドレイン領域と前記第二のソース領域と
の間の基板上にゲート絶縁膜を介して形成された第二の
ゲート電極とを含むＰチャネル二重拡散型電界効果トラ
ンジスタであることを特徴とする。
また本発明は、前記ウェルベース領域が、拡散によっ
て形成されたものであることが好ましい。
また本発明は、前記ウェルベース領域が、前記半導体
基板上に形成された反対導電型のエピタキシャル領域
と、拡散によって形成された一導電型の高濃度分離拡散
領域とにより構成されたものであることが好ましい。
また本発明は、前記ゲート絶縁膜が、前記ドレイン領
域および前記高濃度ドレイン領域上では他の部分よりも
厚さが厚く形成されたものであることが好ましい。
〔作用〕
Pch DMOSは、Ｐ型のドレイン領域と、このドレイン領
域内にこのドレイン領域より深さが深く形成されたＮ型
のベース領域と、このベース領域内に形成されたＰ型の
ソース領域と、前記ドレイン領域内に形成されたＰ型の
高濃度ドレイン領域と、この高濃度ドレイン領域と前記
ソース領域との基板上にゲート絶縁膜を介して形成され
たゲート電極とを含んでいる。
これにより、前記ソース領域と前記ベース領域との二
重拡散により短チャネルが形成されるとともに、前記ド
レイン領域および前記高濃度ドレイン領域の存在により
高耐圧と低オン抵抗が実現される。
本発明では、ドレイン領域よりベース領域が深いこと
を特徴としており、例えば、Ｎ型のウェルベース領域中
にＰ型ドレイン領域を形成しさらにその中にＮ型のベー
ス領域を作りそのベース領域でチャネルを形成する場
合、つまりドレイン領域よりベース領域が浅い場合は、
前記ベース領域と前記ドレイン領域間で決定される耐圧
が前記ベース領域の底部の曲率の大きい箇所で決定され
るのに対し、本発明では、前記ベース領域が前記ドレイ
ン領域より深いため、従来とは逆の曲率になり、さらに
ドレイン領域の完全空乏層化も可能なので、ソース領域
とドレイン領域間の耐圧を従来12V程度であったのを50V
以上まで上げることが可能になる。
さらに、ベース領域の下にドレイン領域がある場合
は、この部分の抵抗が高いため、簡単に寄生トランジス
タがオンしてしまい破壊に至りやすいのに対し、本発明
の構造は、ベース領域下にドレイン領域がなく高抵抗部
が存在しないため、寄生トランジスタが形成しにくくな
り十分な破壊耐量を実現できる。
〔実施例〕
以下、本発明の実施例について図面を参照して説明す
る。
第１図は本発明の第一実施例を示す模式的縦断面図で
ある。
本第一実施例は、Ｐ型の半導体基板20の一主面に所定
の間隔をおいて形成された二つのＮ型のウェルベース領
域１と、この二つのウェルベース領域１内にそれぞれ形
成されたＰチャネル電界効果トランジスタおよびＮチャ
ネル電界効果トランジスタとを含む相補型電界効果トラ
ンジスタにおいて、 本発明の特徴とするところの、 前記Ｎチャネル電界効果トランジスタは、Ｐ型の第一
のベース領域５と、このベース領域５内に形成されたＮ
型の第一のソース領域６と、Ｎ型の第一のドレイン領域
８と、このドレイン領域８内に形成されたＮ型の第一の
高濃度ドレイン領域７と、この高濃度ドレイン領域７と
ソース領域６との間の基板上にゲート絶縁膜を介して形
成された第一のゲート電極としてのNchゲートポリシリ
電極11とを含むNch DMOS31であり、 前記Ｐチャネル電界効果トランジスタは、Ｐ型の第二
のドレイン領域15と、このドレイン領域15内にこのドレ
イン領域15より深さが深く形成されたＮ型の第二のベー
ス領域14と、このベース領域14内に形成されたＮ型の第
二のソース領域13と、ドレイン領域15内に形成されたＰ
型の第二の高濃度ドレイン領域16と、この高濃度ドレイ
ン領域16とソース領域13との間の基板上にゲート絶縁膜
を介して形成された第二のゲート電極としてのPchゲー
トポリシリ電極19とを含むPch DMOS33である。
なお、第１図において、２はフィールド酸化膜、３は
チャネルストッパー領域、４はＰ型の高濃度ベース領
域、９はNchソース電極、10はNchドレイン電極、12はＮ
型の高濃度ベース領域、17はPchソース電極、18はPchド
レイン電極、および21は層間絶縁膜である。
Nch DMOS31は、例えば、ソース−ドレイン間耐圧25V
の素子の場合、Nchゲートポリシリ電極11は2.5μｍ程度
の長さであり、ウェルベース領域１の深さ6.0μｍ程度
であり、表面濃度（６〜７）×1015atm/cm2である。ま
たベース領域４は深さ２μｍ程度であり、表面濃度は
（５〜６）×1017atm/cm2である。さらに高濃度ベース
領域４およびソース領域６はそれぞれ深さ0.5μｍ程度
であり、表面濃度１×1020atm/cm2程度である。ドレイ
ン領域８はPch DMOS33のベース領域14と同時に形成さ
れ、高濃度ドレイン領域７は、ソース領域６と同時に形
成される。
Nch DMOS31と相補的なPch DMOS33を実現するためにウ
ェルベース領域１はNch DMOS31と同時に形成され、Pch
ゲートポリシル電極19はNchゲートポリシリ電極11と同
様に2.5μｍ程度の長さであり、ベース領域14は深さ2.0
μｍ程度であり、表面濃度は（７〜８）×1017atm/cm2
程度である。この表面積は、DMOSのスレッシュホールド
電圧によって変るが、スレッシュホールド電圧が−0.8V
程度の場合は、表面濃度は7.5×1017atm/cm2であり、こ
れはイオン注入条件がエネルギー70kevでドーズ量2.5×
1013atm/cm2であり、押込み時間が1140℃で50分で形成
される。ソース領域13と高濃度ベース領域12とはそれぞ
れNch DMOS31の高濃度ベース領域４とソース領域６と同
時に形成される。
またドレイン領域15が本発明の特徴となすもので、深
さは1.5μｍ程度であり、表面濃度は（４〜８）×1016a
tm/cm2程度である。具体的には、ソースとドレイン間の
耐圧が25Vの場合は、ドレイン領域15の表面濃度は６×1
016atm/cm2程度であり、これはイオン注入エネルギーが
70evでドーズ量が５×1012atm/cm2であり、押込み時間
が1140℃で30分で形成される。
このドレイン領域15はベース領域14を囲むように形成
されるが、ベース領域14より浅いので、ベース領域14が
ウェルベース領域１につき抜けた形になっている。高濃
度ドレイン領域16はソース領域13と同時に形成される。
この構造により、高抵抗ドレイン領域がベース領域下
にないため、寄生トランジスタの発生を押さえるとがで
き、Nch DMOS31と同様な破壊耐量を有することができ
る。またさらに、ベース領域14のコーナー部に電界集中
することによる耐圧劣化を防止できるので、ドレイン領
域15の濃度を耐圧を気にせず制御できるため、Nch DMOS
31と同様な短チャネル化が可能になり、高耐圧でかつ低
オン抵抗のトランジスタを実現できる。
また、ソースとドレイン間の耐圧が80V以上必要な場
合は、前記ゲート電極端の電界集中による耐圧劣化を防
止するため、ゲート酸化膜の厚さを、ドレイン領域８お
よび15、ならびに高濃度ドレイン領域７および16上では
他の部分よりも厚くする必要がある。これにより、耐圧
向上以外にトランジスタのgmを低下させることなく、ゲ
ート−ドレイン間容量を低減し、特性の向上を図ること
ができる。
第２図は本発明の第二実施例を示す模式的縦断面図で
ある。
本第二実施例は、DMOS素子構造は第１図の第一実施例
の場合と同様であるが、素子の分離方式が異なってい
る。本第二実施例は接合分離方式であり、低濃度エピタ
キシャル領域1aと高濃度分離拡散領域3aとにより、第１
図のウェルベース領域１を形成している。
このように、本発明の構造は、他のどんな分離方式に
も適用することが可能である。
第４図は、Pch DMOSのスレッシュホールド電圧とベー
ス領域を形成するためのイオン注入のドーズ量との関係
を示したもので、ゲート絶縁膜は300Åの酸化膜の場合
である。第４図の関係に従い前述のベース領域14の形成
を行うことができる。
〔発明の効果〕
以上説明したように、本発明によれば、高耐圧、低オ
ン抵抗のNch DMOSと同時に、高耐圧、低オン抵抗のPch
DMOSを構成できるため、高耐圧、低オン抵抗の出力用の
相補型電界効果トランジスタを得ることができ、高性能
のモータードライブ用のパワーICを実現でき、その効果
は大である。
【図面の簡単な説明】
第１図は本発明の第一実施例を示す模式的縦断面図。 第２図は本発明の第二実施例を示す模式的縦断面図。 第３図は従来例を示す模式的縦断面図。 第４図はPch DMOSのスレッシュホルド電圧とベース領域
のイオン注入のドーズ量との関係を示す特性図。 １……ウェルベース領域、1a……低濃度エピタキシャル
領域、２……フィールド酸化膜、3a……高濃度分離拡散
領域、３……チャネルストッパー領域、４、12……高濃
度ベース領域、５、14……ベース領域、６、13……ソー
ス領域、７、16……高濃度ドレイン領域、８、15……ド
レイン領域、９……Ｎチャネルソース電極、10……Nch
ドレイン電極、11……Nchゲートポリシリ電極、12a……
オフセットゲート領域、17……Pchソース電極、18……P
chドレイン電極、19……Pchゲートポリシリ電極、20…
…半導体基板、21……層間絶縁膜、31……Nch DMOS、32
……PchオフセットゲートMOS、33……Pch DMOS。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】一導電型の半導体基板の一主面に所定の間
    隔をおいて形成された二つの反対導電型のウェルベース
    領域と、この二つのウェルベース領域内にそれぞれ形成
    された、Ｐチャネル電界効果トランジスタおよびＮチャ
    ネル電界効果トランジスタとを含み、 前記Ｎチャネル電界効果トランジスタは、Ｐ型の第一の
    ベース領域と、この第一のベース領域内に形成されたＮ
    型の第一のソース領域と、Ｎ型の第一のドレイン領域
    と、この第一のドレイン領域内に形成されたＮ型の第一
    の高濃度ドレイン領域と、この第一の高濃度ドレイン領
    域と前記第一のソース領域との間の基板上にゲート絶縁
    膜を介して形成された第一のゲート電極とを含むＮチャ
    ネル二重拡散型電界効果トランジスタであり、 前記Ｐチャネル電界効果トランジスタは、Ｎ型の第二の
    ベース領域と、この第二のベース領域内に形成されたＰ
    型の第二のソース領域と、Ｐ型の第二のドレイン領域
    と、この第二のドレイン領域内に形成されたＰ型の第二
    の高濃度ドレイン領域と、この第二の高濃度ドレイン領
    域と前記第二のソース領域との間の基板上にゲート絶縁
    膜を介して形成された第二のゲート電極とを含むＰチャ
    ネル二重拡散型電界効果トランジスタである 相補型電界効果トランジスタにおいて、 前記第二のドレイン領域は前記第二のベース領域および
    前記第二のソース領域が設けられる領域にわたり形成さ
    れ、 前記第二のベース領域は前記ドレイン領域内に前記第二
    のドレイン領域より深さが深く形成された ことを特徴とする相補型電界効果トランジスタ。
  2. 【請求項２】前記ウェルベース領域が、拡散によって形
    成された請求項１記載の相補型電界効果トランジスタ。
  3. 【請求項３】前記ウェルベース領域が、前記半導体基板
    上に形成された反対導電型のエピタキシャル領域と、拡
    散によって形成された一導電型の高濃度分離拡散領域と
    により構成された請求項１記載の相補型電界効果トラン
    ジスタ。
JP2169562A 1989-06-28 1990-06-27 相補型電界効果トランジスタ Expired - Lifetime JP2663682B2 (ja)

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3000739B2 (ja) * 1991-08-22 2000-01-17 日本電気株式会社 縦型ｍｏｓ電界効果トランジスタおよびその製造方法
US5286995A (en) * 1992-07-14 1994-02-15 Texas Instruments Incorporated Isolated resurf LDMOS devices for multiple outputs on one die
JP2503900B2 (ja) * 1993-07-30 1996-06-05 日本電気株式会社 半導体装置及びそれを用いたモ―タドライバ回路
JPH07176640A (ja) * 1993-10-26 1995-07-14 Fuji Electric Co Ltd 半導体装置の製造方法
US5517046A (en) * 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
US5744372A (en) 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
US6127700A (en) * 1995-09-12 2000-10-03 National Semiconductor Corporation Field-effect transistor having local threshold-adjust doping
US5913122A (en) * 1997-01-27 1999-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions
US6236084B1 (en) * 1998-06-01 2001-05-22 Seiko Instruments Inc. Semiconductor integrated circuit device having double diffusion insulated gate field effect transistor
US6281555B1 (en) * 1998-11-06 2001-08-28 Advanced Micro Devices, Inc. Integrated circuit having isolation structures
US6455903B1 (en) 2000-01-26 2002-09-24 Advanced Micro Devices, Inc. Dual threshold voltage MOSFET by local confinement of channel depletion layer using inert ion implantation
JP4611270B2 (ja) * 2006-09-27 2011-01-12 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP6027771B2 (ja) * 2012-05-28 2016-11-16 キヤノン株式会社 半導体装置、半導体装置の製造方法及び液体吐出装置
JP5828568B1 (ja) * 2014-08-29 2015-12-09 株式会社タムラ製作所 半導体素子及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2912535C2 (de) * 1979-03-29 1983-04-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung eines MIS-Feldeffekt-Transistors mit einstellbarer, extrem kurzer Kanallänge
US4698655A (en) * 1983-09-23 1987-10-06 Motorola, Inc. Overvoltage and overtemperature protection circuit
JPS60196974A (ja) * 1984-03-19 1985-10-05 Toshiba Corp 導電変調型ｍｏｓｆｅｔ
US4672407A (en) * 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
JPS6197860U (ja) * 1984-12-04 1986-06-23
JPS61150378A (ja) * 1984-12-25 1986-07-09 Toshiba Corp 電界効果トランジスタ
JPS61166154A (ja) * 1985-01-18 1986-07-26 Matsushita Electronics Corp Ｍｉｓ型半導体装置の製造方法
US4694313A (en) * 1985-02-19 1987-09-15 Harris Corporation Conductivity modulated semiconductor structure
JPS6258683A (ja) * 1985-09-06 1987-03-14 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
JPS62104070A (ja) * 1985-10-30 1987-05-14 Nec Corp 半導体装置
US4823173A (en) * 1986-01-07 1989-04-18 Harris Corporation High voltage lateral MOS structure with depleted top gate region
US4929991A (en) * 1987-11-12 1990-05-29 Siliconix Incorporated Rugged lateral DMOS transistor structure

Also Published As

Publication number Publication date
US5072267A (en) 1991-12-10
JPH03129767A (ja) 1991-06-03

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