JPH0469939A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH0469939A JPH0469939A JP18165190A JP18165190A JPH0469939A JP H0469939 A JPH0469939 A JP H0469939A JP 18165190 A JP18165190 A JP 18165190A JP 18165190 A JP18165190 A JP 18165190A JP H0469939 A JPH0469939 A JP H0469939A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ホットエレクトロンの耐性を向上し〔発明の
概要〕 本発明は、ソースおよびドレイン電極にポリシリコンプ
ラグを有する絶縁ゲート型電界効果トランジスタ（以下
ＭＯ３ＦＥＴという）において、ドレイン側のポリシリ
コンプラグをドレイン拡散領域の導電型と異ならしめる
ことによってＰＮ接合を形成して、ホットエレクトロン
耐性を向上したＭＯＳＦＥＴである。ドレイン側の電極
にＰＮ接合を介在させているので、ドレイン拡散領域に
かかる電圧が低下するのでホットエレクトロン耐性が向
上する。
概要〕 本発明は、ソースおよびドレイン電極にポリシリコンプ
ラグを有する絶縁ゲート型電界効果トランジスタ（以下
ＭＯ３ＦＥＴという）において、ドレイン側のポリシリ
コンプラグをドレイン拡散領域の導電型と異ならしめる
ことによってＰＮ接合を形成して、ホットエレクトロン
耐性を向上したＭＯＳＦＥＴである。ドレイン側の電極
にＰＮ接合を介在させているので、ドレイン拡散領域に
かかる電圧が低下するのでホットエレクトロン耐性が向
上する。
〔従来の技術］
ＭＯＳＦＥＴの微細化とともに、ホットエレクトロンに
よるＭＯＳ Ｆ ＥＴの信頼性が深刻な問題となってき
ている。このホットエレクトロン耐性の高いＭＯＳデバ
イス構造として、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造のものがある。第４図に示
すように、例えばＮチャンネルＭＯ３ＦＥＴにおいて、
半導体基板ｌの表面に、高濃度Ｎ型不純物のソース拡散
領域２およびドレイン拡散領域３を有し、チャンネル領
域には、ゲート酸化膜４上に、ゲート電極５を有してい
る。ソースおよびドレインの電極には、高濃度のＮ型不
純物をドープしたポリシリコンを埋め込んだ、ソースポ
リシリコンプラグ６およびドレインポリシリコンブラグ
７を用いている。このプラグは、タングステン等の耐熱
性金属を用いてもよい。このプラグの上に配線のための
Ａ１膜８を設けている。このＭＯ８構造における特長は
、ドレイン拡散領域からゲートにオーパラシブして、ド
レイン拡散領域と同一導電型の低濃度不純物領域３ａを
設けている。
よるＭＯＳ Ｆ ＥＴの信頼性が深刻な問題となってき
ている。このホットエレクトロン耐性の高いＭＯＳデバ
イス構造として、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造のものがある。第４図に示
すように、例えばＮチャンネルＭＯ３ＦＥＴにおいて、
半導体基板ｌの表面に、高濃度Ｎ型不純物のソース拡散
領域２およびドレイン拡散領域３を有し、チャンネル領
域には、ゲート酸化膜４上に、ゲート電極５を有してい
る。ソースおよびドレインの電極には、高濃度のＮ型不
純物をドープしたポリシリコンを埋め込んだ、ソースポ
リシリコンプラグ６およびドレインポリシリコンブラグ
７を用いている。このプラグは、タングステン等の耐熱
性金属を用いてもよい。このプラグの上に配線のための
Ａ１膜８を設けている。このＭＯ８構造における特長は
、ドレイン拡散領域からゲートにオーパラシブして、ド
レイン拡散領域と同一導電型の低濃度不純物領域３ａを
設けている。
この低濃度不純物領域によって、ドレイン近傍の電界強
度を弱くして、ホットエレクトロン耐性を向上させてい
る。
度を弱くして、ホットエレクトロン耐性を向上させてい
る。
また、ＬＤＤ構造のＭＯＳＦＥＴの低濃度不純物領域上
のゲート酸化膜上に、スペーサとして窒化シリコン膜９
を付加した構造のＭＯＳＦＥＴが提案されていた（８９
年４月第３６回応用物理学関係連合講演会講演予稿集第
２分冊７０７頁上）。
のゲート酸化膜上に、スペーサとして窒化シリコン膜９
を付加した構造のＭＯＳＦＥＴが提案されていた（８９
年４月第３６回応用物理学関係連合講演会講演予稿集第
２分冊７０７頁上）。
近年、ＭＯＳＦＥＴの集積度をさらに高めるために、短
チャンネル化を必要とし、併せてゲート酸化膜厚を極限
まで薄くする工夫がなされていたが、サブミクロンのチ
ャンネル長のＭＯＳＦＥＴのドレイン電圧を５■で動作
させるとき、このホットエレクトロンによる不安定性を
除くことはかなり困難であった。
チャンネル化を必要とし、併せてゲート酸化膜厚を極限
まで薄くする工夫がなされていたが、サブミクロンのチ
ャンネル長のＭＯＳＦＥＴのドレイン電圧を５■で動作
させるとき、このホットエレクトロンによる不安定性を
除くことはかなり困難であった。
〔課題を解決するための手段］
本発明は、前記課題を解決するために、ＭＯＳＦＥＴの
ドレイン拡散領域とトレイン電極の間にＰＮ接合を介在
させ、ト“レイン拡散領域に印加される電圧を降下させ
ることによって、ホットエレクトロン耐性を向上させよ
うとするものである。
ドレイン拡散領域とトレイン電極の間にＰＮ接合を介在
させ、ト“レイン拡散領域に印加される電圧を降下させ
ることによって、ホットエレクトロン耐性を向上させよ
うとするものである。
（作用）
ドレイン拡散領域上のコンタクトホール内に、ポリシリ
コンを埋め込む、いわゆるポリシリコンプラグにドレイ
ン拡散領域の導電型と反対導電型の不純物をドープして
ＰＮ接合を形成すれば、ドレイン拡散領域にかかる電圧
は、ドレイン電極に印加される電圧よりも低い電圧にな
るので、ホットエレクトロン耐性を向上することが出来
る。
コンを埋め込む、いわゆるポリシリコンプラグにドレイ
ン拡散領域の導電型と反対導電型の不純物をドープして
ＰＮ接合を形成すれば、ドレイン拡散領域にかかる電圧
は、ドレイン電極に印加される電圧よりも低い電圧にな
るので、ホットエレクトロン耐性を向上することが出来
る。
まず、第１図の本発明のＭＯＳＦＥＴの断面図を用いて
説明するや Ｐ型の半導体基板１１の表面に、高濃度Ｎ型不純物を注
入したソース拡散領域１２およびドレイン拡散領域１３
、さらにゲート酸化膜１４の上にゲート電極１５、ソー
スのコンタクトホール内には同一導電型の不純物をドー
プしたＮ型ソースポリシリコンブラグ１６ａを有する。
説明するや Ｐ型の半導体基板１１の表面に、高濃度Ｎ型不純物を注
入したソース拡散領域１２およびドレイン拡散領域１３
、さらにゲート酸化膜１４の上にゲート電極１５、ソー
スのコンタクトホール内には同一導電型の不純物をドー
プしたＮ型ソースポリシリコンブラグ１６ａを有する。
ドレインのコンタクトホール内には反対導電型の不純物
をドープしたＰ型ドレインポリシリコンブラグ１７ａを
有している。このＰ型ドレインポリシリコンブラグ１７
ａがドレイン拡散領域１３とＰＮ接合を形成しているた
め、ドレイン拡散領域１３に印加される電圧は、配線さ
れたＡＩ膜１８に供給される電圧よりも低くなる。
をドープしたＰ型ドレインポリシリコンブラグ１７ａを
有している。このＰ型ドレインポリシリコンブラグ１７
ａがドレイン拡散領域１３とＰＮ接合を形成しているた
め、ドレイン拡散領域１３に印加される電圧は、配線さ
れたＡＩ膜１８に供給される電圧よりも低くなる。
次に、第２図ａないしｄの製造工程図を用いて説明する
。
。
まず、第２図ａに示すように、通常のＮチャンネルＭＯ
３ＦＥＴと同様に、半導体基板１１の上にソース拡散領
域１２およびドレイン拡散領域１３を形成する。ゲート
酸化膜１４およびゲート電極１５をチャンネル領域上に
形成する。ソースおよびドレイン上の酸化膜にはコンタ
クトホールげ形成され、このホール内にそれぞれソース
ポリシコンプラグ１６およびドレインポリシリコンブラ
グ１７を形成する。次に、第２図すに示すように、ドレ
イン側をマスクして、ソース側ポリシリコンプラグ１６
のみを露出させてイオン注入によりＮ型の不純物を注入
し、アニールして活性化させて、Ｎ型ソースポリシリコ
ンブラグ１６ａを形成する。ソース拡散領域１２とＮ型
ソースポリシリコンブラグ１６ａ とは、同一導電型で
あるから、オーミックコンタクトを得ることが出来る。
３ＦＥＴと同様に、半導体基板１１の上にソース拡散領
域１２およびドレイン拡散領域１３を形成する。ゲート
酸化膜１４およびゲート電極１５をチャンネル領域上に
形成する。ソースおよびドレイン上の酸化膜にはコンタ
クトホールげ形成され、このホール内にそれぞれソース
ポリシコンプラグ１６およびドレインポリシリコンブラ
グ１７を形成する。次に、第２図すに示すように、ドレ
イン側をマスクして、ソース側ポリシリコンプラグ１６
のみを露出させてイオン注入によりＮ型の不純物を注入
し、アニールして活性化させて、Ｎ型ソースポリシリコ
ンブラグ１６ａを形成する。ソース拡散領域１２とＮ型
ソースポリシリコンブラグ１６ａ とは、同一導電型で
あるから、オーミックコンタクトを得ることが出来る。
次に、堕２図Ｃに示すように、ソース側をマスクして、
ドレインポリシリコンプラグ１７に、高濃度のＰ型不純
物をイオン注入することによってＰ型ポリシリコンブラ
グ１７ａに変換する。これによって、Ｎ型のドレイン拡
散領域１３とＰ型ドレインポリシリコンプラグ１７ａ
との間にＰＮ接合が形成される。このとき、ドレイン拡
散領域１３の濃度をｉ ｘｉｏ２ＤないしＩ Ｘ １０
ｚ’ ／ ｃｔａ３の高濃度範囲とすることによって、
半導体基板１１とドレイン拡散領域１３とＰ型ドレイン
ポリシリコンプラグ１７ａ とで構成されるトランジス
タアクションを抑制することが出来る。
ドレインポリシリコンプラグ１７に、高濃度のＰ型不純
物をイオン注入することによってＰ型ポリシリコンブラ
グ１７ａに変換する。これによって、Ｎ型のドレイン拡
散領域１３とＰ型ドレインポリシリコンプラグ１７ａ
との間にＰＮ接合が形成される。このとき、ドレイン拡
散領域１３の濃度をｉ ｘｉｏ２ＤないしＩ Ｘ １０
ｚ’ ／ ｃｔａ３の高濃度範囲とすることによって、
半導体基板１１とドレイン拡散領域１３とＰ型ドレイン
ポリシリコンプラグ１７ａ とで構成されるトランジス
タアクションを抑制することが出来る。
次に、第２図ｄに示すように、Ｎ型ソースポリシリコン
ブラグ１６ａおよびＮ型ドレインポリシリコンプラグ１
７ａの上に配線接続のためのＡｌｌ］Ｑ１８を形成する
。
ブラグ１６ａおよびＮ型ドレインポリシリコンプラグ１
７ａの上に配線接続のためのＡｌｌ］Ｑ１８を形成する
。
このような構造を有する。ＭＯＳＦＥＴにおいては、ド
レイン側にＰＮ接合が形成されているので、ドレイン拡
散領域１３に印加される電圧は、供給される電源電圧よ
りもＰＮ接合の順方向の障壁電位分だけ低くなり、従っ
てホラ（・エレクトロン耐性が向上する。
レイン側にＰＮ接合が形成されているので、ドレイン拡
散領域１３に印加される電圧は、供給される電源電圧よ
りもＰＮ接合の順方向の障壁電位分だけ低くなり、従っ
てホラ（・エレクトロン耐性が向上する。
このＭＯＳＦＥＴをＣＭＯ３の回路に適用した例につい
て第３図を用いて説明する。
て第３図を用いて説明する。
ＮＭＯ３ＩＯＩのドレインにダイオード１０２が順方向
に接続され、ホットエレクトロン耐性を有している。Ｎ
ＭＯ３ＩＯＩの出力Ａは、そのＬＯＷレヘルのときダイ
オード１０２の障壁電位分だけ上昇し、また、出力Ｂは
そのＨＩＧＨレベルのときにもダイオード１０２の障壁
電位分だけ下がってしまう。そこで、Ｎ Ｍ ＯＳ １
０１の出力を、次段のインバータ１０４に入力する場合
に、出力Ａは次段のＰＭ ＯＳ １０５のゲートに、出
力Ｂは次段のＮＭＯ３１０６のゲートに入力するとよい
。
に接続され、ホットエレクトロン耐性を有している。Ｎ
ＭＯ３ＩＯＩの出力Ａは、そのＬＯＷレヘルのときダイ
オード１０２の障壁電位分だけ上昇し、また、出力Ｂは
そのＨＩＧＨレベルのときにもダイオード１０２の障壁
電位分だけ下がってしまう。そこで、Ｎ Ｍ ＯＳ １
０１の出力を、次段のインバータ１０４に入力する場合
に、出力Ａは次段のＰＭ ＯＳ １０５のゲートに、出
力Ｂは次段のＮＭＯ３１０６のゲートに入力するとよい
。
以上、説明した実施例において、ソースおよびドレイン
拡散領域にＰ型不純物を用いたＰチャンネルＭＯＳ Ｆ
ＥＴにおいても同様な効果を発揮することが出来る。
拡散領域にＰ型不純物を用いたＰチャンネルＭＯＳ Ｆ
ＥＴにおいても同様な効果を発揮することが出来る。
また、ドレイン拡散
構造を採用すればなお好適である。
〔発明の効果］
本発明は、ＭＯＳＦＥＴのドレイン拡散領域とポリシリ
コンプラグとの間にＰＮ接合を介して電源電圧を印加し
ているので、ドレイン拡散領域の電圧が、ＰＮ接合の順
方向バイアス時の障壁電位分だけ低下するのでホットエ
レクトロン耐性が向上する。
コンプラグとの間にＰＮ接合を介して電源電圧を印加し
ているので、ドレイン拡散領域の電圧が、ＰＮ接合の順
方向バイアス時の障壁電位分だけ低下するのでホットエ
レクトロン耐性が向上する。
５．１５
６．１６
６ａ
７．１７
７ａ
８．１８
ゲート電極
ソースポリシリコンプラグ
Ｎ型ソースボリシリコンプラグ
ドレインポリシリコンプラグ
Ｐ型ドレインポリシリコンプラグ
Ａｌ膜
窒化シリコン膜
第１図は本発明のＭＯＳＦＥＴの断面図、第２図ａない
し第２図ｄは本発明のＭＯＳＦＥＴの製造工程図、第３
図は本発明のＭＯＳＦＥＴを適用した回路図、第４図は
従来のＭＯＳ Ｆ ＥＴの断面図である。 Ｘ、１１−・・−半導体基板 ２．１２−−−−−−−ソース拡散領域３．１３−−−
一・ドレイン拡散領域 ３ｂ ・−・−・−・−低濃度不純物領域４．１４−
−−ｍ−−・ゲート酸化膜 １８Ａ１膜 第１図 本究明のＭＯＳＦＥＴの断面叉 第２図 本究明のＭＯＳＦＥＴの製造工程図 １６ソースボリシリコンプラグ 第２図 本究明のＭＯＳＦＥＴの製造工程図 ＤＤ ＤＤ ＳＳ ｓｓ 第３図 本究明のＭＯＳＦＥＴと適用しｒ′ニー回路ン３ａ４氏
屓度不純物領を或 第４図 従来のＭＯＳＦＥＴの断面図
し第２図ｄは本発明のＭＯＳＦＥＴの製造工程図、第３
図は本発明のＭＯＳＦＥＴを適用した回路図、第４図は
従来のＭＯＳ Ｆ ＥＴの断面図である。 Ｘ、１１−・・−半導体基板 ２．１２−−−−−−−ソース拡散領域３．１３−−−
一・ドレイン拡散領域 ３ｂ ・−・−・−・−低濃度不純物領域４．１４−
−−ｍ−−・ゲート酸化膜 １８Ａ１膜 第１図 本究明のＭＯＳＦＥＴの断面叉 第２図 本究明のＭＯＳＦＥＴの製造工程図 １６ソースボリシリコンプラグ 第２図 本究明のＭＯＳＦＥＴの製造工程図 ＤＤ ＤＤ ＳＳ ｓｓ 第３図 本究明のＭＯＳＦＥＴと適用しｒ′ニー回路ン３ａ４氏
屓度不純物領を或 第４図 従来のＭＯＳＦＥＴの断面図
Claims (1)
- ソース拡散領域およびドレイン拡散領域上のコンタク
トホール内に、ポリシリコンプラグを有する絶縁ゲート
型電界効果トランジスタにおいて、ソース側ポリシリコ
ンプラグには前記ソース拡散領域と同一導電型の不純物
をドーピングし、ドレイン側ポリシリコンプラグには前
記ドレイン拡散領域と反対導電型の不純物をドーピング
することによって、前記ドレイン拡散領域と前記ドレイ
ン側ポリシリコンプラグの間にＰＮ接合を形成した絶縁
ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18165190A JPH0469939A (ja) | 1990-07-11 | 1990-07-11 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18165190A JPH0469939A (ja) | 1990-07-11 | 1990-07-11 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0469939A true JPH0469939A (ja) | 1992-03-05 |
Family
ID=16104473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18165190A Pending JPH0469939A (ja) | 1990-07-11 | 1990-07-11 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0469939A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997037426A1 (en) * | 1995-03-31 | 1997-10-09 | National Semiconductor Corporation | Pierce crystal oscillator having reliable startup for integrated circuits |
| JPH1187529A (ja) * | 1997-06-30 | 1999-03-30 | St Microelectron Inc | 集積回路コンタクト |
| US7309921B2 (en) * | 2003-10-10 | 2007-12-18 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| CN116581147A (zh) * | 2023-06-06 | 2023-08-11 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
-
1990
- 1990-07-11 JP JP18165190A patent/JPH0469939A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997037426A1 (en) * | 1995-03-31 | 1997-10-09 | National Semiconductor Corporation | Pierce crystal oscillator having reliable startup for integrated circuits |
| JPH1187529A (ja) * | 1997-06-30 | 1999-03-30 | St Microelectron Inc | 集積回路コンタクト |
| US7309921B2 (en) * | 2003-10-10 | 2007-12-18 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| CN116581147A (zh) * | 2023-06-06 | 2023-08-11 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
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