JP3885844B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、半導体装置における素子分離機能を向上するための技術に関する。
【0002】
【従来の技術】
半導体素子として、MOS形電界効果トランジスタ( Metal Oxide Semiconductor Field Effect Transistor)が知られている。図8は、従来のMOS形電界効果トランジスタ(以下、単に「トランジスタ」ということがある)を備えた半導体装置の平面構成を概念的に示した図面である。図9は、図8の断面9−9を示す図面である。
【0003】
図9に示すように、この半導体装置には、トランジスタ12が形成されている。トランジスタ12は、ソースS1とドレインD1(図8参照)に挟まれたチャネル形成領域CHを備えている。
【0004】
チャネル形成領域CHの上には、ゲート酸化膜20を介してゲート電極22が形成されている。ゲート電極22の上には層間膜24が形成されている。層間膜24の上にはアルミ配線28が形成されている。層間膜24に設けられたコンタクトホール26を介して、ゲート電極22とアルミ配線28とが接続されている。
【0005】
この半導体装置には、素子分離用のフィールド酸化膜18を隔てて、別のトランジスタ14が形成されている。このように、2つのトランジスタ12、14を、フィールド酸化膜18を隔てて配置することにより、相互に電気的に分離することができる。
【0006】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体装置には、次のような問題があった。図9に示すように、ゲート電極22とアルミ配線28とを接続するためのコンタクトホール26が、フィールド酸化膜18の上に設けられている。すなわち、トランジスタ12のゲート電極22の一部が、フィールド酸化膜18の直上に配置されている。
【0007】
したがって、ゲート電極22に電圧が印加された場合、フィールド酸化膜18の真下にある半導体層16の表面(図中×印で示す部分)が反転する可能性がある。特に、ゲート電極22に高い電圧が印加される高耐圧トランジスタにおいては、そのおそれが高い。フィールド酸化膜18の下にある半導体層16の表面が反転すると、反転した部分は、素子分離領域としての機能を果さない。
【0008】
このような事態を回避して、トランジスタ12とトランジスタ14とを電気的に分離するためには、反転していない部分の長さL1を十分大きく取ればよい。しかし、これでは、フィールド酸化膜18の全長L2が大きくなってしまうため、トランジスタ12とトランジスタ14との配置間隔が大きくなる。したがって、半導体装置の集積度が低下する。
【0009】
上述の事態を回避する他の方法として、フィールド酸化膜18の膜厚を厚くする方法が考えられる。しかし、フィールド酸化膜18の全長L2をそのままにして膜厚を厚くすると、フィールド酸化膜18の端部近傍(バーズビーク部分)18aの傾斜角度が大きくなり、端部近傍18aにおける電界の集中度合いが大きくなる。これでは、所望の耐圧を得ることができない。
【0010】
また、フィールド酸化膜18の膜厚を厚くすると、フィールド酸化膜18の形成時間が長くなるため、生産効率が悪化し、生産コストが上昇する。
【0011】
上述の事態を回避するさらに他の方法として、フィールド酸化膜18の下の半導体層16の表面に注入するチャンネルストップイオンの濃度を高くする方法が考えられる。しかし、チャンネルストップイオンの濃度を高くすると、やはり耐圧の低下を招く。
【0012】
この発明は、このような問題点を解決し、容易に素子分離を行なうことができる半導体装置を提供することを目的とする。
【0013】
【課題を解決するための手段、発明の作用および効果】
請求項1の半導体装置は、基部半導体層と、前記基部半導体層の上に形成された素子分離用絶縁膜と、前記素子分離用絶縁膜によって分離された素子形成領域において前記基部半導体層の上に形成された半導体素子であって、第1の導電体層を有する半導体素子とを備えた半導体装置において、前記素子分離用絶縁膜および第1の導電体層の上に位置する層間絶縁膜と、前記層間絶縁膜の上に位置する第2の導電体層とを備え、第1の導電体層を前記素子形成領域内においてのみ形成するとともに、前記素子形成領域内においてのみ第1の導電体層と第2の導電体層とを接続し、第1導電型の第1の半導体領域と、第1導電型の第2の半導体領域であって第1の半導体領域に対して所定距離を隔てて設けられた第2の半導体領域と、第1の半導体領域と第2の半導体領域との間に設けられた第2導電型のチャンネル形成領域と、前記チャンネル形成領域の上に設けられたゲート絶縁膜とを備え、前記第1の導電体層はゲート絶縁膜の上に設けられており、前記チャンネル形成領域、ゲート絶縁膜および第1の導電体層の実質的な平面形状が第1の半導体領域を取巻く矩形環形状であり、また前記第2の半導体領域の実質的な平面形状がチャンネル形成領域を取巻く環形状領域を含み、前記矩形環形状の角部において第1の導電体層と第2の導電体層とが接続されている半導体装置であって、前記半導体素子が高耐圧の半導体素子であり、当該半導体装置が高耐圧の半導体素子の他に低耐圧の半導体素子を備えているとともに、前記半導体素子の第1の半導体領域がドレインであり、2重ドレインを有するMOS型電界効果トランジスタで構成されて成ることを特徴とする。
【0014】
したがって、第1の導電体層が実質的に素子分離用絶縁膜の上に形成されていないので、第1の導電体層の電圧によって素子分離用絶縁膜の下にある基部半導体層の表面が反転する可能性は低い。
【0015】
また、第2の導電体層が素子分離用絶縁膜の上に形成されている場合であっても、第2の導電体層と素子分離用絶縁膜との間には層間絶縁膜があるので、第2の導電体層の電圧によって素子分離用絶縁膜の下にある基部半導体層の表面が反転する可能性は低い。
【0016】
さらに、第1の導電体層と第2の導電体層とを実質的に素子形成領域内においてのみ接続しているので、当該接続部分の電圧によって素子分離用絶縁膜の下にある基部半導体層の表面が反転する可能性は低い。
【0017】
このため、素子分離用絶縁膜の全長を長くしたり、素子分離用絶縁膜の膜厚を増加させたり、素子分離用絶縁膜の下にある基部半導体層の表面の不純物濃度をより高くしたりすることなしに、素子分離を行なうことができる。すなわち、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【0019】
また、たとえばMOS形電界効果トランジスタのように第1の導電体層に印加する電圧に応じて第1の半導体領域と第2の半導体領域との間に流れる電流を制御するような半導体素子、を備えた半導体装置においても、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【0021】
また、チャンネル形成領域、ゲート絶縁膜および第1の導電体層の平面形状が第1の半導体領域を取り巻く環形状であり、第2の半導体領域の平面形状がチャンネル形成領域を取り巻く環形状領域を含むので、たとえば高耐圧MOS型電界効果トランジスタのように第1の導電体層に高電圧が印加されるような半導体素子、を備えた半導体装置においても、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。また、半導体装置は、半導体素子が高耐圧の半導体素子であり、当該半導体装置が高耐圧の半導体装置の他に低耐圧の半導体装置をも備えているので、薄い膜厚を有する低耐圧の半導体素子の素子分離用絶縁膜と同じ膜厚で、高耐圧の半導体素子の素子分離用絶縁膜を形成することが可能となる。このため、全ての半導体素子において素子分離用絶縁膜の膜厚を厚くしたり、高耐圧の半導体素子と低耐圧の半導体素子との間で素子分離用絶縁膜を変えたりする必要はない。
すなわち、例えばE 2 PROMや各種ドライバ等のように高耐圧の半導体素子とを混載した半導体装置においても、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【0025】
請求項2の半導体装置は、請求項1の半導体装置において、高耐圧のトランジスタ部分の素子分離用絶縁膜の膜厚を低耐圧のトランジスタ部分の素子分離用絶縁膜と同一の膜厚としたことを特徴とする。したがって、全ての半導体素子において素子分離用絶縁膜の膜圧を厚くしたり、高耐圧の半導体素子と低耐圧の半導体素子との間で素子分離用絶縁膜の膜圧を変えたりする必要はない。
【0032】
請求項3の発明は第1の導電体層下のゲート絶縁膜の一部に他の部分のゲート絶縁膜よりも膜厚の厚い酸化膜を含むことを特徴とする。このような構成にすることによって、例えば、反応イオンエッチング法を用いて、層間膜にコンタクトホールを開ける際のエッチングダメージがゲート酸化膜およびその下のチャンネル形成領域に及ぶことを確実に防止できる。
【0037】
【発明の実施の形態】
図1は、この発明の一実施形態による半導体装置である、トランジスタ31(半導体素子)を備えた半導体装置30の平面構成を概念的に示した図面である。図2は、図1の断面2−2を示す図面である。
【0038】
図1に示すように、この半導体装置30は、トランジスタ31およびトランジスタ33を備えている。トランジスタ31は、後述するゲート電極42に印加される電圧に応じてソースS1とドレインD1との間に流れる電流を制御するNチャンネルMOS形電界効果トランジスタである。トランジスタ33も、同様のMOS形電界効果トランジスタである。この実施形態においては、いずれのトランジスタも、低耐圧のトランジスタである。
【0039】
図2に示すように、トランジスタ31は、素子形成領域32に形成されており、トランジスタ33は、別の素子形成領域34に形成されている。素子形成領域32と素子形成領域34とは、P型(第2導電型)の半導体基板36(基部半導体層)上に形成された素子分離用のフィールド酸化膜38(素子分離用絶縁膜)によって分離されている。フィールド酸化膜38は、たとえばLOCOS(Local Oxidation of Silicon)法を用いて形成することができる。
【0040】
素子形成領域32に形成されたトランジスタ31は、半導体基板36内に相互に所定距離を隔てて形成されたN型(第1導電型)のソースS1(第2の半導体領域)およびドレインD1(第1の半導体領域)を備えている(図1参照)。半導体基板36のうち、ソースS1とドレインD1とに挟まれた領域が、チャネル形成領域CH1である。
【0041】
チャネル形成領域CH1の上には、ゲート酸化膜40(ゲート絶縁膜)を介して、ゲート電極42(第1の導電体層、第1の配線層)が形成されている。ゲート電極42は、ポリシリコンにより構成されている。ゲート電極42およびフィールド酸化膜38の上には、層間膜44(層間絶縁膜)が形成されている。層間膜44の上には、ゲート用のアルミ配線48(第2の導電体層、第2の配線層)が形成されている。
【0042】
層間膜44に設けられたコンタクトホール46を介して、ゲート電極42とアルミ配線48とが接続されている。
【0043】
なお、層間膜44の上には、トランジスタ31のソース用のアルミ配線(図示せず)およびドレイン用のアルミ配線(図示せず)が、それぞれ設けられている。ソース用のアルミ配線は、層間膜44に設けられたコンタクトホール50(図1参照)を介して、ソースS1に接続されている。同様に、ドレイン用のアルミ配線は、層間膜44に設けられたコンタクトホール52(図1参照)を介して、ドレインD1に接続されている。
【0044】
一方、図2に示すように、素子形成領域34に形成されたトランジスタ33は、半導体基板36内に相互に所定距離を隔てて形成されたN型のソースS2およびドレインD2を備えている。半導体基板36のうち、ソースS2とドレインD2とに挟まれた領域が、チャネル形成領域CH2である。
【0045】
チャネル形成領域CH2の上には、ゲート酸化膜54を介して、ゲート電極56が形成されている。トランジスタ31と同様に、ゲート電極56の上は、層間膜44に覆われている。
【0046】
層間膜44の上には、トランジスタ33のソース用のアルミ配線62およびドレイン用のアルミ配線64が、それぞれ設けられている。ソース用のアルミ配線62は、層間膜44に設けられたコンタクトホール58を介して、ソースS2に接続されている。同様に、ドレイン用のアルミ配線64は、層間膜44に設けられたコンタクトホール60を介して、ドレインD2に接続されている。
【0047】
図2に示すように、この実施形態においては、ゲート電極42を、素子形成領域32内においてのみ形成するよう構成している。したがって、ゲート電極42が、実質的にフィールド酸化膜38の上に形成されていない。このため、ゲート電極42の電圧によってフィールド酸化膜38の下にある半導体基板36の表面が反転する可能性は低い。
【0048】
また、ゲート電極42とアルミ配線48とを、素子形成領域32内において接続するよう構成している。したがって、当該接続部分の電圧によってフィールド酸化膜38の下にある半導体基板36の表面が反転する可能性は低い。
【0049】
さらに、アルミ配線48の一部がフィールド酸化膜38の上に形成されているが(図1参照)、アルミ配線48とフィールド酸化膜38との間には層間膜44があるので、アルミ配線48の電圧によってフィールド酸化膜38の下にある半導体基板36の表面が反転する可能性は低い。
【0050】
このため、フィールド酸化膜38の全長L1を長くすることなく、素子分離を行なうことができる。したがって、トランジスタ31とトランジスタ33との距離を広げる必要はない。また、フィールド酸化膜38の膜厚を増加させたり、フィールド酸化膜38の下にある半導体基板36の表面に注入するチャンネルストップイオンの濃度をより高くしたりすることなしに、素子分離を行なうことができる。
【0051】
すなわち、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【0052】
なお、この実施形態においては、フィールド酸化膜38の膜厚を約5000オングストロームとし、ゲート電極42、56の膜厚を約3000オングストロームとし、アルミ配線48、62、64の膜厚を約10000オングストロームとしている。
【0053】
また、フィールド酸化膜38の下にある半導体基板36の表面に注入するチャンネルストップイオンであるボロン(B)の濃度を5×1013cm-2とし、注入エネルギを30KeVとしている。
【0054】
また、図1に示すように、この実施形態においては、ゲート電極42のうち、アルミ配線48との接続部近傍(すなわち、コンタクトホール46近傍)42aにおけるチャンネル長方向(図中、Y方向)の幅が、他の部分における幅より広くなるよう構成している。これによって、ゲート電極42とアルミ配線48とを接続する際のマージン(すなわち、コンタクトホール46の位置合わせマージン)を確保することができる。
【0055】
したがって、チャンネル長の比較的小さい低耐圧のトランジスタであっても、チャンネル長を実質的に変更することなく、ゲート電極42とアルミ配線48とのコンタクトを確保することができる。
【0056】
つぎに、図3に、この発明の他の実施形態による半導体装置である、トランジスタ71(半導体素子)を備えた半導体装置70の平面構成を概念的に示した図面を示す。図4は、図3の断面4−4を示す図面である。
【0057】
図4に示すように、この半導体装置70は、前述の半導体装置30とほぼ同様の構成であるが、トランジスタ31(図2参照)の代わりにトランジスタ71を備えている。トランジスタ71は、トランジスタ31と同様、MOS形電界効果トランジスタである。
【0058】
しかしながら、トランジスタ31と異なり、トランジスタ71においては、ゲート電極42とアルミ配線48との接続部(すなわち、コンタクトホール46の真下)近傍の酸化膜74(ゲート絶縁膜に連続する絶縁膜であって第1の導電体層と第2の導電体層との接続部の下の絶縁膜)の膜厚が、酸化膜74以外の部分にあるゲート酸化膜40の膜厚よりも厚くなるよう構成している。
【0059】
このように構成することによって、たとえばRIE(反応性イオンエッチング)法を用いて層間膜44にコンタクトホール46を開ける際のエッチングダメージがゲート酸化膜40およびその下のチャネル形成領域CH1におよぶことを、より確実に防止することができる。
【0060】
このような膜厚の厚い酸化膜74は、たとえば、フィールド酸化膜38を形成する工程と同一の工程において、上述のLOCOS法等を用いて形成することができる。このようにすれば、工程を増やすことなく、膜厚の厚い酸化膜74を形成することができる。
【0061】
つぎに、図5に、この発明のさらに他の実施形態による半導体装置である、トランジスタ81(半導体素子)を備えた半導体装置80の平面構成を概念的に示した図面を示す。半導体装置80の断面構成は、図2と同様であるので記載を省略する。
【0062】
図5に示すように、この半導体装置80は、前述の半導体装置30とほぼ同様の構成であるが、トランジスタ31(図1参照)の代わりに高耐圧型のトランジスタ81を備えている。トランジスタ81は、トランジスタ31と異なり、アルミ配線48との接続部近傍(すなわち、コンタクトホール46近傍)におけるチャンネル長方向(図中、Y方向)の幅が、それ以外の部分における幅と同じである。
【0063】
これは、以下の理由による。トランジスタ81は、トランジスタ31と同様にMOS形電界効果トランジスタであるが、トランジスタ31と異なり、高耐圧型のトランジスタである。したがって、トランジスタ81においては、ゲート電極84のチャンネル長方向の幅が、トランジスタ31におけるそれよりも広くなっている。
【0064】
このため、トランジスタ31におけるゲート電極42と異なり、コンタクトホール46近傍におけるチャンネル長方向の幅が他の部分における幅と同じであっても、コンタクトホール46の位置合わせマージンを確保することができるのである。
【0065】
このように、高耐圧型のトランジスタ81のようにゲート電極84のチャンネル長方向の幅が広い場合には、ゲート電極84のチャンネル長方向の幅を変化させることなく、アルミ配線48と接続することができるので、トランジスタ81の平面投影面積を増やす必要はない。したがって、集積度を犠牲にすることもない。
【0066】
また、この半導体装置80においては、高耐圧のトランジスタ81と低耐圧のトランジスタ33とを混載しているが、高耐圧のトランジスタ81部分のフィールド酸化膜38の膜厚を、低耐圧のトランジスタ33部分のフィールド酸化膜38の膜厚と同一の薄い膜厚にしている。
【0067】
この発明を適用することで、低耐圧のトランジスタ33部分に用いるような薄い膜厚のフィールド酸化膜38であっても、高耐圧のトランジスタ81部分の素子分離が可能となるからである。
【0068】
このため、高耐圧のトランジスタ81部分のフィールド酸化膜の厚さに合わせて低耐圧のトランジスタ33部分のフィールド酸化膜の厚さを厚くしたり、高耐圧のトランジスタ81部分と低耐圧のトランジスタ33部分との間でフィールド酸化膜38の膜厚を変えたりする必要はない。
【0069】
すなわち、たとえばE2PROMや各種ドライバ等のように高耐圧のトランジスタと低耐圧のトランジスタとを混載した半導体装置においても、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができる。
【0070】
なお、トランジスタ81においても、上述のトランジスタ71(図4参照)のように、ゲート電極42とアルミ配線48との接続部(すなわち、コンタクトホール46の真下)近傍の酸化膜(図示せず、図4の酸化膜74参照)の膜厚が、当該酸化膜以外の部分にあるゲート酸化膜(図示せず、図4のゲート酸化膜40参照)の膜厚よりも厚くなるよう構成することもできる。
【0071】
つぎに、図6に、この発明のさらに他の実施形態による半導体装置である、トランジスタ91(半導体素子)を備えた半導体装置90の平面構成を概念的に示した図面を示す。図7は、図6の断面7−7を示す図面である。
【0072】
図6に示すように、この半導体装置90は、前述の半導体装置80とほぼ同様の構成であるが、トランジスタ81(図5参照)の代わりにトランジスタ91を備えている。トランジスタ91は、トランジスタ31と同様、高耐圧MOS形電界効果トランジスタである。
【0073】
しかしながら、トランジスタ81と異なり、トランジスタ91においては、チャンネル形成領域CH3、ゲート酸化膜94およびゲート電極96の実質的な平面形状を、ドレインD3を取巻く環形状とするとともに、ソースS3の実質的な平面形状を、チャンネル形成領域CH3を取巻く環形状とするよう構成している。
【0074】
このように構成すると、ドレインD3がフィールド酸化膜38から隔離される。このため、フィールド酸化膜38の下にある半導体基板36の表面に注入されるチャンネルストップイオンの影響でドレイン耐圧が低下するという事態は生じない。つまり、より高耐圧のトランジスタを得ることができる。
【0075】
この発明を適用することにより、このような、より高耐圧のトランジスタ91、すなわち、より高い電圧がゲート電極96に印加されるようなトランジスタ91においても、集積度、耐圧、製造コスト等を犠牲にすることなく、容易に素子分離を行なうことができるのである。
【0076】
なお、図7に示すように、層間膜44の上には、トランジスタ91のソース用のアルミ配線104が設けられている。ソース用のアルミ配線104は、層間膜44に設けられたコンタクトホール102を介して、ソースS3に接続されている。
【0077】
また、層間膜44の上には、トランジスタ91のドレイン用のアルミ配線(図示せず)が設けられている。ドレイン用のアルミ配線は、層間膜44に設けられたコンタクトホール106を介して、ドレインD3に接続されている(図6参照)。
【0078】
また、図6に示すように、トランジスタ91においては、チャンネル形成領域CH3、ゲート酸化膜94およびゲート電極96の実質的な平面形状を、ドレインD3を取巻く矩形環形状とするとともに、矩形環形状のゲート電極96の角部において、ゲート電極96とアルミ配線100とを接続するよう、構成している。
【0079】
したがって、ドレインD3とソースS3との間に流れる電流の小さい矩形環形状の角部においてゲート電極96とアルミ配線100とを接続することで、当該電流に与える影響を最小限にしつつ、ゲート電極96とアルミ配線100とを接続することができる。
【0080】
また、ゲート電極96とアルミ配線100との接続に必要な幅が、ゲート電極96の幅より広い場合であっても、角部においてゲート電極96とアルミ配線100とを接続することで、接続部におけるゲート電極96の面積の増加を最小限に抑えることができる。このため、集積度の低下を抑えることができる。
【0081】
なお、図7に示すトランジスタ91においても、上述のトランジスタ71(図4参照)のように、ゲート電極96とアルミ配線100との接続部(すなわち、コンタクトホール98の真下)近傍の酸化膜の膜厚が、当該酸化膜以外の部分にあるゲート酸化膜94の膜厚よりも厚くなるよう構成することもできる。
【0082】
なお、上述の各実施形態においては、低耐圧のトランジスタ(半導体素子)のみを備えた半導体装置、および、低耐圧のトランジスタと高耐圧のトランジスタとを混載した半導体装置にこの発明を適用した場合を例に説明したが、この発明は、高耐圧のトランジスタのみを備えた半導体装置にも適用することができる。
【0083】
また、上述の各実施形態においては、半導体装置として、NチャンネルMOS形電界効果トランジスタを備えた半導体装置を例に説明したが、この発明はこれに限定されるものではない。たとえば、PチャンネルMOS形電界効果トランジスタを備えた半導体装置にも、この発明を適用することができる。
【0084】
また、たとえば、LDD(低濃度拡散ドレイン)を有するMOS形電界効果トランジスタを備えた半導体装置や、DD(2重ドレイン)を有するMOS形電界効果トランジスタを備えた半導体装置の他、DMOS(2重拡散MOS型電界効果トランジスタ)を備えた半導体装置にも、この発明を適用することができる。
【0085】
さらに、たとえば、E2PROMのようにフローティングゲートを有するメモリセルを備えた半導体装置や、バイポーラ型トランジスタを備えた半導体装置、キャパシタを備えた半導体装置、抵抗素子を備えた半導体装置等にも、この発明を適用することができる。
【図面の簡単な説明】
【図1】この発明の一実施形態による半導体装置である、トランジスタ31を備えた半導体装置30の平面構成を概念的に示した図面である。
【図2】図1の断面2−2を示す図面である。
【図3】この発明の他の実施形態による半導体装置である半導体装置70の平面構成を概念的に示した図面である。
【図4】図3の断面4−4を示す図面である。
【図5】この発明のさらに他の実施形態による半導体装置である半導体装置80の平面構成を概念的に示した図面である。
【図6】この発明のさらに他の実施形態による半導体装置である半導体装置90の平面構成を概念的に示した図面である。
【図7】図6の断面7−7を示す図面である。
【図8】従来のMOS形電界効果トランジスタを備えた半導体装置の平面構成を概念的に示した図面である。
【図9】図8の断面9−9を示す図面である。
【符号の説明】
32・・・・・・素子形成領域
36・・・・・・半導体基板
38・・・フィールド酸化膜
42・・・・・・ゲート電極
44・・・・・・層間膜
48・・・・・・アルミ配線
L1・・・・・・フィールド酸化膜の全長
Claims (3)
- 基部半導体層と、
前記基部半導体層の上に形成された素子分離用絶縁膜と、
前記素子分離用絶縁膜によって分離された素子形成領域において前記基部半導体層の上に形成された半導体素子であって、第1の導電体層を有する半導体素子とを備えた半導体装置において、
前記素子分離用絶縁膜および第1の導電体層の上に位置する層間絶縁膜と、
前記層間絶縁膜の上に位置する第2の導電体層とを備え、
第1の導電体層を前記素子形成領域内においてのみ形成するとともに、
前記素子形成領域内においてのみ第1の導電体層と第2の導電体層とを接続し、
第1導電型の第1の半導体領域と、
第1導電型の第2の半導体領域であって第1の半導体領域に対して所定距離を隔てて設けられた第2の半導体領域と、
第1の半導体領域と第2の半導体領域との間に設けられた第2導電型のチャンネル形成領域と、
前記チャンネル形成領域の上に設けられたゲート絶縁膜とを備え、
前記第1の導電体層はゲート絶縁膜の上に設けられており、前記チャンネル形成領域、ゲート絶縁膜および第1の導電体層の実質的な平面形状が第1の半導体領域を取巻く矩形環形状であり、また前記第2の半導体領域の実質的な平面形状がチャンネル形成領域を取巻く環形状領域を含み、前記矩形環形状の角部において第1の導電体層と第2の導電体層とが接続されている半導体装置であって、
前記半導体素子が高耐圧の半導体素子であり、
当該半導体装置が高耐圧の半導体素子の他に低耐圧の半導体素子を備えており、
前記半導体素子の第1の半導体領域がドレインであり、2重ドレインを有するMOS型電界効果トランジスタで構成されて成ることを特徴とする半導体装置。 - 請求項1の半導体装置において、
高耐圧のトランジスタ部分の素子分離用絶縁膜の膜厚を低耐圧のトランジスタ部分の素子分離用絶縁膜と同一の膜厚としたことを特徴とする半導体装置。 - 第1の導電体層下のゲート絶縁膜の一部に他の部分のゲート絶縁膜よりも膜厚の厚い酸化膜を含む請求項1又は請求項2に記載の半導体装置。
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