JP2786196B2 - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電力用スイッチング素子として用いる絶縁
ゲート型半導体装置に関するものである。
ゲート型半導体装置に関するものである。
近年、電力用スイッチング素子として、絶縁ゲート型
半導体装置が報告されている。この素子はパワーMOSFET
と類似の構造であるPnPn型構造を成しているが、ドレイ
ン領域にソース層とは逆の導電型である半導体層を設け
ることにより、高抵抗層のドレイン層に導電変調をおこ
させてオン抵抗を下げ、パワーMOSFETでは不可能であっ
た高耐圧と低オン抵抗の両立を可能にしている。
半導体装置が報告されている。この素子はパワーMOSFET
と類似の構造であるPnPn型構造を成しているが、ドレイ
ン領域にソース層とは逆の導電型である半導体層を設け
ることにより、高抵抗層のドレイン層に導電変調をおこ
させてオン抵抗を下げ、パワーMOSFETでは不可能であっ
た高耐圧と低オン抵抗の両立を可能にしている。
この絶縁ゲート型半導体装置では、ドレイン電極とソ
ース電極間にPnPnの４層構造が存在し、サイリスタに似
ているが、サイリスタ動作をしない。なぜなら、ソース
電極がＰ型ベース層とn+型ソース層を短絡してサイリス
タ動作を阻止しており、ゲート電極とソース電極との間
の電圧を零にすることによりこの半導体素子を常にター
ンオフさせている。
ース電極間にPnPnの４層構造が存在し、サイリスタに似
ているが、サイリスタ動作をしない。なぜなら、ソース
電極がＰ型ベース層とn+型ソース層を短絡してサイリス
タ動作を阻止しており、ゲート電極とソース電極との間
の電圧を零にすることによりこの半導体素子を常にター
ンオフさせている。
しかしながら、この絶縁ゲート型半導体装置にも未だ
問題がある。すなわち素子を流れる電流密度が大きくな
ると、ソース層の下の横方向抵抗による電圧降下が大き
くなる。そしてＰ型ベース層とn+型ソース層との間の接
合が順バイアスされるようになり、サイリスタ動作に入
ってしまう。そのためゲート・ソース間バイアスを零に
しても半導体素子の電流がオフしない、いわゆるラッチ
アップ現象を生じてしまう。
問題がある。すなわち素子を流れる電流密度が大きくな
ると、ソース層の下の横方向抵抗による電圧降下が大き
くなる。そしてＰ型ベース層とn+型ソース層との間の接
合が順バイアスされるようになり、サイリスタ動作に入
ってしまう。そのためゲート・ソース間バイアスを零に
しても半導体素子の電流がオフしない、いわゆるラッチ
アップ現象を生じてしまう。
上記問題を解決するために、例えば特開昭60−196974
号公報に示される如く、ソース層直下のベース層を低抵
抗化して、横方向電圧降下を小さくし、大電流域までラ
ッチアップ現象を生じない方法が提案されている。
号公報に示される如く、ソース層直下のベース層を低抵
抗化して、横方向電圧降下を小さくし、大電流域までラ
ッチアップ現象を生じない方法が提案されている。
しかし、125℃を越える高温時では、ソース層直下の
ベース層の横方向電圧降下がわずかでも生ずると、Ｐ型
ベース層とn+型ソース層の間の接合が順バイアスされ、
ラッチアップ現象がおきてしまうという上記方法では本
質的には解決できていない。また、たとえ常温において
もラッチアップ現象が生じない電流域よりもさらに大き
な電流が流れることにより、結局ラッチアップ現象が起
きてしまい、ラッチアップ現象の原因を根本的に解決さ
せることができなかった。
ベース層の横方向電圧降下がわずかでも生ずると、Ｐ型
ベース層とn+型ソース層の間の接合が順バイアスされ、
ラッチアップ現象がおきてしまうという上記方法では本
質的には解決できていない。また、たとえ常温において
もラッチアップ現象が生じない電流域よりもさらに大き
な電流が流れることにより、結局ラッチアップ現象が起
きてしまい、ラッチアップ現象の原因を根本的に解決さ
せることができなかった。
本発明は上記問題点を鑑みたものであり、ベース層内
の電圧降下によって起きるラッチアップ現象の防止構造
をもつ絶縁ゲート型半導体装置を提供することを目的と
する。
の電圧降下によって起きるラッチアップ現象の防止構造
をもつ絶縁ゲート型半導体装置を提供することを目的と
する。
本願発明の基本思想はソース層、ベース層内のチャネ
ル領域、半導体層を経て流れるキャリア（たとえば電
子）の電流経路に対し、ソース層に接して電気的に直列
に挿入されるとともに、ソース層よりも比抵抗の大きい
電圧降下部を設けるという技術的手段を採用する。
ル領域、半導体層を経て流れるキャリア（たとえば電
子）の電流経路に対し、ソース層に接して電気的に直列
に挿入されるとともに、ソース層よりも比抵抗の大きい
電圧降下部を設けるという技術的手段を採用する。
具体的に、第１の発明においてはソース層上に堆積さ
れた抵抗層を電圧降下部として設けるものである。
れた抵抗層を電圧降下部として設けるものである。
また、第２の発明においてはソース層に接続されたダ
イオードが電圧降下部として機能するものである。
イオードが電圧降下部として機能するものである。
また、第３の発明においてはソース層にソース層より
も低濃度層でかつゲート絶縁膜に覆われた位置に電圧降
下部を設けるものである。
も低濃度層でかつゲート絶縁膜に覆われた位置に電圧降
下部を設けるものである。
また、第４の発明においてはソース層上に堆積形成さ
れ実質的に縦方向に電圧降下を生じさせる電圧降下部を
設けるものである。
れ実質的に縦方向に電圧降下を生じさせる電圧降下部を
設けるものである。
上記技術的手段を採用することによって、本願発明に
おいては電圧降下部にて電圧降下を生じさ、ソース層と
ベース層との接合が順バイアスされることを強制的に阻
止できる。そして、上記電圧降下部をソース層、ベース
層内のチャネル層、半導体層を経て流れるキャリアの電
流経路に対し、電気的に直列に挿入しているため、ソー
ス層を流れるキャリアによる電圧降下を確実に発生させ
ることができる。
おいては電圧降下部にて電圧降下を生じさ、ソース層と
ベース層との接合が順バイアスされることを強制的に阻
止できる。そして、上記電圧降下部をソース層、ベース
層内のチャネル層、半導体層を経て流れるキャリアの電
流経路に対し、電気的に直列に挿入しているため、ソー
ス層を流れるキャリアによる電圧降下を確実に発生させ
ることができる。
さらに第４の発明においては、電圧降下を実質的に縦
方向に生じさせるようにしていため、電圧降下部を形成
することによる素子の横方向への広がりを抑制でき、ソ
ース層に対して電圧降下部を設けたことによる素子面積
の増加はほとんどなく、素子の高集積化に有利である。
方向に生じさせるようにしていため、電圧降下部を形成
することによる素子の横方向への広がりを抑制でき、ソ
ース層に対して電圧降下部を設けたことによる素子面積
の増加はほとんどなく、素子の高集積化に有利である。
以下、本発明を第１図に示す第１実施例により詳細に
説明する。これを製造工程に従って説明すると、まず、
半導体基板であるP+型シリコン基板１を用意し、これに
エピタキシャル成長により低不純物濃度で比抵抗50〔Ω
−cm〕以上の半導体層であるn-型層２を約100〔μｍ〕
形成する。次にこのn-型層２の表面を酸化してゲート酸
化膜３を形成し、その上に約5000〔Å〕のポリシリコン
膜によるゲート電極４を形成する。この後、ゲート電極
４をマスクとしてポロンを約３〔μｍ〕拡散してＰ型ベ
ース層５を形成する。
説明する。これを製造工程に従って説明すると、まず、
半導体基板であるP+型シリコン基板１を用意し、これに
エピタキシャル成長により低不純物濃度で比抵抗50〔Ω
−cm〕以上の半導体層であるn-型層２を約100〔μｍ〕
形成する。次にこのn-型層２の表面を酸化してゲート酸
化膜３を形成し、その上に約5000〔Å〕のポリシリコン
膜によるゲート電極４を形成する。この後、ゲート電極
４をマスクとしてポロンを約３〔μｍ〕拡散してＰ型ベ
ース層５を形成する。
次いで、ゲート電極４による窓の中央部のみを図示し
ない酸化膜で覆い、この酸化膜とゲート電極４をマスク
としてマーク層６の形成のためのリンイオン注入を行
い、充分な熱処理を施してn+型ソース層６を形成する。
そして、上記Ｐ型ベース層５とn+型ソース層６がゲート
電極４による共通のマスクにより位置決めされる、いわ
ゆるDSA技術（Diffusion Self Alignment）によりチャ
ネル７が形成される。その後上記酸化膜をエッチングし
た後、CVDによる図示しない酸化膜形成とエッチングに
より層間絶縁膜10を形成する。この後、CVDにより比抵
抗約２〔Ω−cm〕、厚さ約１〔μｍ〕のポリシリコン膜
を形成した後、Ｐ型ベース層５の表面部分のみをエッチ
ング除去した抵抗回路であり抵抗部材であるポリシリコ
ン抵抗膜12を形成する。さらにアルミ膜の蒸着、パター
ンニングによりソース電極14を形成する。最後に基板１
の裏面に金属膜の蒸着によりドレイン電極15を形成して
本発明絶縁ゲート型半導体装置を得ることができる。
ない酸化膜で覆い、この酸化膜とゲート電極４をマスク
としてマーク層６の形成のためのリンイオン注入を行
い、充分な熱処理を施してn+型ソース層６を形成する。
そして、上記Ｐ型ベース層５とn+型ソース層６がゲート
電極４による共通のマスクにより位置決めされる、いわ
ゆるDSA技術（Diffusion Self Alignment）によりチャ
ネル７が形成される。その後上記酸化膜をエッチングし
た後、CVDによる図示しない酸化膜形成とエッチングに
より層間絶縁膜10を形成する。この後、CVDにより比抵
抗約２〔Ω−cm〕、厚さ約１〔μｍ〕のポリシリコン膜
を形成した後、Ｐ型ベース層５の表面部分のみをエッチ
ング除去した抵抗回路であり抵抗部材であるポリシリコ
ン抵抗膜12を形成する。さらにアルミ膜の蒸着、パター
ンニングによりソース電極14を形成する。最後に基板１
の裏面に金属膜の蒸着によりドレイン電極15を形成して
本発明絶縁ゲート型半導体装置を得ることができる。
次に、第１図に示す第１実施例の作動を説明する。ゲ
ート電極４にプラスの電圧を印加すると、チャネル７が
オンし、電子は第１図の矢印20で示す経路に沿って流れ
る。すなわち、ソース電極14→ポリシリコン抵抗膜12→
n+型ソース層６→チャネル７→n-型ドレイン層２→P+型
ドレイン層１→ドレイン電極15の順序で流れる。この電
子の流れに対して、正孔がP+型ドレイン層１からn-型ド
レイン層２に注入され、第１図の矢印25で示す経路に沿
って流れる。すなわち、P+型ソース層１→n-型ドレイン
層２→Ｐ型ベース層５→ソース電極14の順序で流れる。
ート電極４にプラスの電圧を印加すると、チャネル７が
オンし、電子は第１図の矢印20で示す経路に沿って流れ
る。すなわち、ソース電極14→ポリシリコン抵抗膜12→
n+型ソース層６→チャネル７→n-型ドレイン層２→P+型
ドレイン層１→ドレイン電極15の順序で流れる。この電
子の流れに対して、正孔がP+型ドレイン層１からn-型ド
レイン層２に注入され、第１図の矢印25で示す経路に沿
って流れる。すなわち、P+型ソース層１→n-型ドレイン
層２→Ｐ型ベース層５→ソース電極14の順序で流れる。
上記曲線20で示される電子の流れによる電子電流Ie
と、曲線25で示される正孔の流れによる正孔電流Ihの
比、すなわち電流比ｋを以下に定義する。
と、曲線25で示される正孔の流れによる正孔電流Ihの
比、すなわち電流比ｋを以下に定義する。
ｋ＝Ih/Ie ……（１） このｋはn-型ドレイン層２とP+型ドレイン層１によっ
てできる接合面の条件と、n-型ドレイン層２中における
正孔の生存率で決定され、第１実施例ではたとえば５と
いう値をとる。
てできる接合面の条件と、n-型ドレイン層２中における
正孔の生存率で決定され、第１実施例ではたとえば５と
いう値をとる。
ここで、第１図図示の構造図に対応する電気的な等価
回路図を第２図に示す。第２図に付した番号は、第１図
と同一部分に同一番号を付した。各番号を説明すると、
抵抗R1は矢印20に沿って電子が流れる時のポリシリコン
抵抗膜12の等価抵抗、電圧V1は抵抗R1の両端電圧であ
る、ａ点とｂ点の電位差に相当する。また抵抗R2は矢印
25に沿って正孔が流れる時のＰ型ベース層５の等価抵
抗、電圧V2は抵抗R2の両端電圧であり、ソース電極14の
任意の点ａ点とソース層６の直下の領域内での任意の点
ｃ点との電位差に相当する。また、抵抗Rchはチャネル
７の等価抵抗で、ダイオード30はn+型ソース層６とＰ型
ベース層５の接合面のうちベース層５中のソース層６の
直下の領域内での任意の点ｃ点近傍の接合面に相当する
Pn接合ダイオードであり、電圧Vdはダイオード30の両端
電圧、端子ｄはn-型ドレイン層１中の任意の点であるｄ
点に相当する。
回路図を第２図に示す。第２図に付した番号は、第１図
と同一部分に同一番号を付した。各番号を説明すると、
抵抗R1は矢印20に沿って電子が流れる時のポリシリコン
抵抗膜12の等価抵抗、電圧V1は抵抗R1の両端電圧であ
る、ａ点とｂ点の電位差に相当する。また抵抗R2は矢印
25に沿って正孔が流れる時のＰ型ベース層５の等価抵
抗、電圧V2は抵抗R2の両端電圧であり、ソース電極14の
任意の点ａ点とソース層６の直下の領域内での任意の点
ｃ点との電位差に相当する。また、抵抗Rchはチャネル
７の等価抵抗で、ダイオード30はn+型ソース層６とＰ型
ベース層５の接合面のうちベース層５中のソース層６の
直下の領域内での任意の点ｃ点近傍の接合面に相当する
Pn接合ダイオードであり、電圧Vdはダイオード30の両端
電圧、端子ｄはn-型ドレイン層１中の任意の点であるｄ
点に相当する。
第２図を用いて第１実施例の作用を説明する。
ゲート電極４に印加する電圧Vgsを増加し、ドレイン
電極15に印加する電圧Vdsを増加すると、まずチャネル
７を流れる電子電流Ieを増加し、同時に（１）式に従っ
て正孔電流Ihも増加する。この時、電圧V1，V2及びVdは
次式で表せる。
電極15に印加する電圧Vdsを増加すると、まずチャネル
７を流れる電子電流Ieを増加し、同時に（１）式に従っ
て正孔電流Ihも増加する。この時、電圧V1，V2及びVdは
次式で表せる。
V1＝Ie×R1 ………（２） V2＝In×R2 ………（３） Vd＝V2−V1 ………（４） 電圧Vdを電子電流Ieで表すために、（１）〜（４）式
を組合わせると次式が得られる。
を組合わせると次式が得られる。
Vd＝Ie（ｋ×R2−R1） ………（５） ここで、従来では、 （ｋ×R2−R1）＞０ ………（６） であるため、常にVd＞０となる。そのため、ダイオード
30がシリコンよりなるので、室温（約30°Ｋ）において
は約0.7Vでオンする。ダイオード30がオンすると矢印25
の正孔電流Ihの一部がｃ端→ｂ端の方向にバイパスし、
同時に矢印20の電子電流Ieの一部がｂ端→ｃ端の方向に
バイパスして流れ、この電子、正孔のバイパスのために
サイリスタの作動原理に基づくラッチアップ現象が発生
する。
30がシリコンよりなるので、室温（約30°Ｋ）において
は約0.7Vでオンする。ダイオード30がオンすると矢印25
の正孔電流Ihの一部がｃ端→ｂ端の方向にバイパスし、
同時に矢印20の電子電流Ieの一部がｂ端→ｃ端の方向に
バイパスして流れ、この電子、正孔のバイパスのために
サイリスタの作動原理に基づくラッチアップ現象が発生
する。
また、温度が高くなると、ダイオード30のオン電圧で
ある0.7〔Ｖ〕の値が125℃においては約0.4〔Ｖ〕まで
に低下し、さらに、抵抗R2はＰ型ベース層５のバルク抵
抗であるから抵抗値が大きくなる。従って、温度が高く
なるとラチアップが発生する電流値が大幅に低くなる。
以上のように従来技術では（ｋ×R2−R1）の値が正であ
るためにラッチアップが起こりやすかった。
ある0.7〔Ｖ〕の値が125℃においては約0.4〔Ｖ〕まで
に低下し、さらに、抵抗R2はＰ型ベース層５のバルク抵
抗であるから抵抗値が大きくなる。従って、温度が高く
なるとラチアップが発生する電流値が大幅に低くなる。
以上のように従来技術では（ｋ×R2−R1）の値が正であ
るためにラッチアップが起こりやすかった。
本発明のポリシリコン抵抗膜12による抵抗R1を次式に
基づいて設計することによって、 （ｋ×R2−R1）≦０ ………（７） Vd≦０とすることができ、電子電流Ieの強さにかかわ
らずダイオード30は順バイアスされることがなく、従来
の電子、正孔のバイパスに起因するラッチアップを防ぐ
ことができる。すなわち第１実施例によれば、ラッチア
ップが完全に防止された絶縁ゲート型半導体装置が得ら
れる。また、（７）式が成立しなくても抵抗R1を付加し
た分だけ（ｋ×R2−R1）が小さくなる為、（５）式から
明らかにラッチアップが発生する電流値を高くした絶縁
ゲート型半導体装置を得ることができる。
基づいて設計することによって、 （ｋ×R2−R1）≦０ ………（７） Vd≦０とすることができ、電子電流Ieの強さにかかわ
らずダイオード30は順バイアスされることがなく、従来
の電子、正孔のバイパスに起因するラッチアップを防ぐ
ことができる。すなわち第１実施例によれば、ラッチア
ップが完全に防止された絶縁ゲート型半導体装置が得ら
れる。また、（７）式が成立しなくても抵抗R1を付加し
た分だけ（ｋ×R2−R1）が小さくなる為、（５）式から
明らかにラッチアップが発生する電流値を高くした絶縁
ゲート型半導体装置を得ることができる。
また、第１実施例に示した絶縁ゲート型半導体装置に
おいては、電圧降下部であるポリシリコン抵抗膜12をn+
型ソース層６の表面上に形成することができ、n+型ソー
ス層６に対して実質的に縦方向の電圧降下を生じさせる
ことができるため、このような電圧降下部を設けること
による素子面積の増加はほとんどない。
おいては、電圧降下部であるポリシリコン抵抗膜12をn+
型ソース層６の表面上に形成することができ、n+型ソー
ス層６に対して実質的に縦方向の電圧降下を生じさせる
ことができるため、このような電圧降下部を設けること
による素子面積の増加はほとんどない。
第３図は本発明の第２実施例の絶縁ゲート型半導体装
置である。第１図と対応する部分には第１図と同一符号
を付した。第２実施例では第１実施例で設けられたポリ
シリコン抵抗膜８を廃し、新たにベース層５よりも高不
純物濃度の拡散層であるP+型層40を第３図に示す如く、
n+型ソース層６の表面上にボロンを注入することにより
形成した。
置である。第１図と対応する部分には第１図と同一符号
を付した。第２実施例では第１実施例で設けられたポリ
シリコン抵抗膜８を廃し、新たにベース層５よりも高不
純物濃度の拡散層であるP+型層40を第３図に示す如く、
n+型ソース層６の表面上にボロンを注入することにより
形成した。
このP+型層40の形成により、第２実施例の絶縁ゲート
型半導体装置には、n+型ソース層６とソース電極14との
間にP+−n+接合ダイオードが設けられたことになる。
型半導体装置には、n+型ソース層６とソース電極14との
間にP+−n+接合ダイオードが設けられたことになる。
第２実施例の電気的な等価回路図を第４図に示す。第
４図では第１実施例での等価回路図における抵抗R1の代
わりにP+−n+接合のツェナーダイオード42が設けられて
いる。
４図では第１実施例での等価回路図における抵抗R1の代
わりにP+−n+接合のツェナーダイオード42が設けられて
いる。
このツェナーダイオード42の電気的特性はP+型層40と
n+型ソース層６との不純物分布、構造および温度によっ
て決まる。また、ツェナーダイオード42の特性を第５図
に示す。
n+型ソース層６との不純物分布、構造および温度によっ
て決まる。また、ツェナーダイオード42の特性を第５図
に示す。
次に第２実施例の作動を説明する。第２実施例では、
第４図の等価回路から明らかな様にツェナーダイオード
42は逆方向にバイアスされている。また、第２実施例に
おいてこのツェナーダイオードの降下電圧V2は、0.5〜1
Vである。
第４図の等価回路から明らかな様にツェナーダイオード
42は逆方向にバイアスされている。また、第２実施例に
おいてこのツェナーダイオードの降下電圧V2は、0.5〜1
Vである。
ここで第１実施例の抵抗R1を第２実施例ではツェナー
ダイオード42に替え、第１実施例の（１）〜（７）式と
同様の考案をすることにより、次式が導き出される。
ダイオード42に替え、第１実施例の（１）〜（７）式と
同様の考案をすることにより、次式が導き出される。
Vd＝Ie×ｋ×R2−V2 ………（８） 上記（８）式により、ツェナーダイオード42による降
下電圧V2（第２実施例では0.5〜1V）の電圧の存在によ
り、Vdを小さく抑制することができ、第２実施例によっ
てもラッチアップ現象の防止構造を持つ絶縁ゲート型半
導体装置を得ることができた。
下電圧V2（第２実施例では0.5〜1V）の電圧の存在によ
り、Vdを小さく抑制することができ、第２実施例によっ
てもラッチアップ現象の防止構造を持つ絶縁ゲート型半
導体装置を得ることができた。
第３実施例の絶縁ゲート型半導体装置の断面図を第６
図に示す。
図に示す。
第３実施例では第１実施例のn+型ソース層６を形成
し、図示しない酸化膜をエッチング除去した後に、n+型
ソース層６のゲート電極４側の端部のみを開口するよう
に、ゲート電極４と図示しない酸化膜によってマスクす
る。そいて、ボロンイオンを低濃度注入することによっ
てn+型ソース層６の一部に電圧降下部であるｎ型ソース
層50を形成した。その後、上記酸化膜をエッチングした
後、CVDによる酸化膜形成とエッチングにより層間絶縁
膜10を形成し、さらにアルミ膜の蒸着、パターニングに
よりソース電極14を形成した。最後に基板１の裏面に金
属膜の蒸着によりドレイン電極15を形成して第３実施例
の絶縁ゲート型半導体装置を得ることができた。
し、図示しない酸化膜をエッチング除去した後に、n+型
ソース層６のゲート電極４側の端部のみを開口するよう
に、ゲート電極４と図示しない酸化膜によってマスクす
る。そいて、ボロンイオンを低濃度注入することによっ
てn+型ソース層６の一部に電圧降下部であるｎ型ソース
層50を形成した。その後、上記酸化膜をエッチングした
後、CVDによる酸化膜形成とエッチングにより層間絶縁
膜10を形成し、さらにアルミ膜の蒸着、パターニングに
よりソース電極14を形成した。最後に基板１の裏面に金
属膜の蒸着によりドレイン電極15を形成して第３実施例
の絶縁ゲート型半導体装置を得ることができた。
第３実施例では、n+型ソース層６中のゲート電極４側
にｎ型ソース層50を設けることにより、このｎ型ソース
層50がn+型ソース層６中での電子電流Ieの抵抗となる。
にｎ型ソース層50を設けることにより、このｎ型ソース
層50がn+型ソース層６中での電子電流Ieの抵抗となる。
第１実施例では、ポリシリコン抵抗膜12を使用した
が、ポリシリコンに限定されず所定の抵抗率さえ備えて
おればよく、例えばシリサイド、合金、金属、他の半導
体等でも良い。
が、ポリシリコンに限定されず所定の抵抗率さえ備えて
おればよく、例えばシリサイド、合金、金属、他の半導
体等でも良い。
また、ポリシリコン抵抗膜12は第１図に示す位置でな
くても少なくともソース電極とn+型ソース層との間、ま
たはソース層中に形成され、前記した所定の抵抗値さえ
持っておればよい。また本発明は各部の導電型を上記実
施例とは逆にした場合にも勿論有効である。
くても少なくともソース電極とn+型ソース層との間、ま
たはソース層中に形成され、前記した所定の抵抗値さえ
持っておればよい。また本発明は各部の導電型を上記実
施例とは逆にした場合にも勿論有効である。
本発明を採用することによって、回路面積が増大する
ことを抑制しつつ、絶縁ゲート型半導体装置のラッチア
ップ現象を防止することができる。
ことを抑制しつつ、絶縁ゲート型半導体装置のラッチア
ップ現象を防止することができる。
第１図は本発明の第１実施例の絶縁ゲート型半導体装置
の構造図、第２図は第１実施例の作動を説明する等価回
路図、第３図は本発明の第２実施例の絶縁ゲート型半導
体装置の構造図、第４図は第２実施例の作動を説明する
等価回路図、第５図は第２実施例のツェナーダイオード
の電気的特性図、第６図は第３実施例の絶縁ゲート型半
導体装置の断面図である。 １…半導体基板,2…半導体層,4…ゲート電極,5…ベース
層,6…ソース層、７…チャネル領域,12…電圧降下部,14
…ソース電極,15…ドレイン電極。
の構造図、第２図は第１実施例の作動を説明する等価回
路図、第３図は本発明の第２実施例の絶縁ゲート型半導
体装置の構造図、第４図は第２実施例の作動を説明する
等価回路図、第５図は第２実施例のツェナーダイオード
の電気的特性図、第６図は第３実施例の絶縁ゲート型半
導体装置の断面図である。 １…半導体基板,2…半導体層,4…ゲート電極,5…ベース
層,6…ソース層、７…チャネル領域,12…電圧降下部,14
…ソース電極,15…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 直人 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭62−266871（ＪＰ，Ａ)
Claims (4)
- 【請求項１】第１導電型の半導体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層の表面に形成された第１導電型のベース層
と、 このベース層内の表面側に形成された第２導電型のソー
ス層と、 このソース層表面、前記ベース層表面および前記半導体
層の表面に渡って形成されるゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 前記半導体基板に電気接続されたドレイン電極と、 前記ソース層上に堆積される抵抗層と、 前記抵抗層を介して前記ソース層に電気的に接続された
ソース電極と、 を備えを有することを特徴とする絶縁ゲート型半導体装
置。 - 【請求項２】第１導電型の半導体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層の表面に形成された第１導電型のベース層
と、 このベース層内の表面側に形成された第２導電型のソー
ス層と、 このソース層表面、前記ベース層表面および前記半導体
層の表面に渡って形成されるゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 前記半導体基板に電気接続されたドレイン電極と、 前記ソース層にダイオードを介して接続されたソース電
極と、 を備えを有することを特徴とする絶縁ゲート型半導体装
置。 - 【請求項３】第１導電型の半導体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層の表面に形成された第１導電型のベース層
と、 このベース層内の表面側に形成された第２導電型のソー
ス層と、 このソース層表面、前記ベース層表面および前記半導体
層の表面に渡って形成されるゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 前記半導体基板に電気接続されたドレイン電極と、 前記ソース層に接続されたソース電極と、 前記ベース層内に形成され前記ゲート絶縁膜に完全に覆
われるとともに、前記ソース層よりも低濃度で、かつ前
記ソース層に接続される電圧降下部と を備えを有することを特徴とする絶縁ゲート型半導体装
置。 - 【請求項４】第１導電型の半導体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層の表面に拡散形成された第１導電型のベー
ス層と、 このベース層内の表面側に拡散形成された第２導電型の
ソース層と、 このソース層表面、前記ベース層表面および前記半導体
層の表面に渡って形成されるゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 前記半導体基板に電気接続されたドレイン電極と、 前記ベース層及びソース層に電気的に接続されたソース
電極と、 前記ソース層の表面上に堆積形成され、前記ソース層と
ソース電極とを電気的に接続するものであって、前記ソ
ース層に対して実質的に縦方向に電圧降下を生じさせる
電圧降下部を有することを特徴とする絶縁ゲート型半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093692A JP2786196B2 (ja) | 1987-07-21 | 1988-04-15 | 絶縁ゲート型半導体装置 |
| US07/221,354 US4985743A (en) | 1987-07-21 | 1988-07-19 | Insulated gate bipolar transistor |
| DE3824836A DE3824836C2 (de) | 1987-07-21 | 1988-07-21 | Isolierschicht-Bipolartransistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-181809 | 1987-07-21 | ||
| JP18180987 | 1987-07-21 | ||
| JP63093692A JP2786196B2 (ja) | 1987-07-21 | 1988-04-15 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103876A JPH01103876A (ja) | 1989-04-20 |
| JP2786196B2 true JP2786196B2 (ja) | 1998-08-13 |
Family
ID=26434994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093692A Expired - Lifetime JP2786196B2 (ja) | 1987-07-21 | 1988-04-15 | 絶縁ゲート型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2786196B2 (ja) |
| DE (1) | DE3824836C2 (ja) |
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|---|---|---|---|---|
| JPH02163974A (ja) * | 1988-12-16 | 1990-06-25 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| JPH0793434B2 (ja) * | 1989-05-23 | 1995-10-09 | 株式会社東芝 | 半導体装置 |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2862027B2 (ja) * | 1991-03-12 | 1999-02-24 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| JP2833610B2 (ja) * | 1991-10-01 | 1998-12-09 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| JP3163820B2 (ja) * | 1992-07-28 | 2001-05-08 | 富士電機株式会社 | 半導体装置 |
| US5719412A (en) * | 1993-04-02 | 1998-02-17 | Nippondenso Co., Ltd | Insulated gate bipolar transistor |
| JP3334290B2 (ja) * | 1993-11-12 | 2002-10-15 | 株式会社デンソー | 半導体装置 |
| US5455442A (en) * | 1993-11-17 | 1995-10-03 | Harris Corporation | COMFET switch and method |
| US5780953A (en) * | 1993-12-07 | 1998-07-14 | Nippondenso Co., Ltd. | Alternator |
| US5608616A (en) * | 1993-12-07 | 1997-03-04 | Nippondenso Co., Ltd. | Power converter |
| JP3223671B2 (ja) * | 1993-12-07 | 2001-10-29 | 株式会社デンソー | 車両用交流発電機の三相全波整流器 |
| US5723882A (en) * | 1994-03-10 | 1998-03-03 | Nippondenso Co., Ltd. | Insulated gate field effect transistor having guard ring regions |
| JPH08331773A (ja) * | 1995-03-31 | 1996-12-13 | Nippondenso Co Ltd | 車両用電源システム |
| JPH10335649A (ja) * | 1997-05-27 | 1998-12-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE19750413A1 (de) * | 1997-11-14 | 1999-05-20 | Asea Brown Boveri | Bipolartransistor mit isolierter Steuerelektrode (IGBT) |
| DE10026742B4 (de) | 2000-05-30 | 2007-11-22 | Infineon Technologies Ag | In beide Richtungen sperrendes Halbleiterschaltelement |
| US6583024B1 (en) * | 2001-12-06 | 2003-06-24 | Seh America, Inc. | High resistivity silicon wafer with thick epitaxial layer and method of producing same |
| WO2014162498A1 (ja) * | 2013-04-02 | 2014-10-09 | トヨタ自動車株式会社 | トレンチゲート電極を利用するｉｇｂｔ |
| CN105609548A (zh) * | 2015-12-25 | 2016-05-25 | 电子科技大学 | 一种半导体器件及其制造方法 |
| TWI804736B (zh) * | 2020-03-25 | 2023-06-11 | 立錡科技股份有限公司 | 具有橫向絕緣閘極雙極性電晶體之功率元件及其製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640269A (en) * | 1979-09-11 | 1981-04-16 | Toshiba Corp | Preparation of semiconductor device |
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| DE3114971A1 (de) * | 1980-04-14 | 1982-01-14 | Supertex, Inc., 94086 Sunnyvale, Calif. | Dmos-halbleiterbauelement |
| FR2507820A1 (fr) * | 1981-06-16 | 1982-12-17 | Thomson Csf | Transistor bipolaire a commande par effet de champ au moyen d'une grille isolee |
| FR2554941B1 (fr) * | 1983-11-16 | 1989-05-19 | Desgorces Jean | Carte accreditive et son procede d'utilisation |
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS62266871A (ja) * | 1986-05-15 | 1987-11-19 | Fuji Electric Co Ltd | たて形ｍｏｓｆｅｔ |
-
1988
- 1988-04-15 JP JP63093692A patent/JP2786196B2/ja not_active Expired - Lifetime
- 1988-07-19 US US07/221,354 patent/US4985743A/en not_active Expired - Lifetime
- 1988-07-21 DE DE3824836A patent/DE3824836C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3824836A1 (de) | 1989-02-02 |
| DE3824836C2 (de) | 1996-02-22 |
| US4985743A (en) | 1991-01-15 |
| JPH01103876A (ja) | 1989-04-20 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |