JP2959127B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、逆導通機能を一体化した絶縁ゲート画バイ
ポーラトランジスタに関する。

背景技術 近年、高耐圧と低オン抵抗を両立できるパワー素子と
して第14図に示すような絶縁ゲート型バイポーラトラン
ジスタ（以下、IGBTという）が注目されている。

しかしながら、このものはドレインＤ側にp⁺層がある
ために低オン抵抗を実現できる反面、通常のパワーMOSF
ETに比べターンオフ時間が長くなってしまうことが知ら
れている。

また、この種の電力用スイッチング素子はインバータ
等の電力変換装置のスイッチとして使われ、一般に逆導
通ダイオードが並列接続されるが、特開昭61−15370号
公報に指摘されているように、通常のパワーMOSFETがこ
の逆導通ダイオードを内蔵した形になっているのに対
し、IGBTは内蔵していないため、外部に逆導通ダイオー
ドを別に配線接続する必要があった。

これらの問題に鑑み、例えば特開昭61−15370号公報
では、第15図に示す構造のものが提案されている。この
ものは、第15図に示すように、ドレイン側のp⁺層11の一
部（図において逆導通ダイオード領域５）をこれと逆導
電型のn⁺層11Nで置換することで逆導通ダイオードを一
体化した構造を得るようにしている。また、オン抵抗と
の兼ね合いをとりながらドレイン側のp⁺層11からの正孔
注入を抑制するn⁺層25を付加することにより、n^-ドレイ
ン層12のキャリアのライフタイムを短くし、ターンオフ
時間を短縮するようにしている。

確かに、p⁺層11−n^-ドレイン層12間に配置されたn⁺層
25によって、p⁺層11からn^-ドレイン層12への正孔注入効
率は低下する。しかし、n⁺ソース間14とp⁺層11を流れる
全電流は電子と正孔の電流の和として与えられるため、
前述の正孔の注入効率低下は全電流に占める正孔電流低
下をもたらすことになり、n^-ドレイン層12に蓄積した少
数キャリア（正孔）総量が減少するのに対してn^-ドレイ
ン層12での導電変調に寄与する正孔量も減少し、結果的
にオン抵抗増大を招いてしまうという問題がある。

また、第16図に示すように、IGBTの素子周辺部表面に
n⁺領域26を形成してこのn⁺領域26とドレイン電極22とを
電気的に接続し、このn⁺領域26によってn^-層12への少数
キャリア（正孔）注入を抑制しIGBTのターンオフ時間を
短縮しようとする構造のものが提案されている。（参
照:Extended Abstract of the 18th Conference on Sol
id State Devices and Materials,Tokyo,1986,pp.97〜1
00） このものは、上記構造によって、一見、ソース電極18
→ｐ層13→n^-層12→n⁺層26→外部配線34′→ドレイン電
極22の経路で逆導通電流が流れる逆導通ダイオードを寄
生的に内蔵した構造となっている。しかしながら、n^-層
12の横方向抵抗は大きく、特に高耐圧設計のIGBTにおい
てこの抵抗は極めて大きいものとなる。従って、上述し
た経路にて逆導通を機能させようとしてもその動作抵抗
は大きく、この一見内蔵しているかのように見える逆導
通ダイオードは実際上使用できないものである。

本発明は上述した種々の点に鑑みてなされたもので、
動作抵抗が小さい逆導通機能を内蔵するとともに、ター
ンオフ時間が短くオン抵抗の低い絶縁ゲート型バイポー
ラトランジスタ（IGBT）を提供することを目的とする。

発明の開示 上記目的を達成するため、本発明にかかるIGBTは、ド
レイン側から第１導電型の第１半導体層、この上にキャ
リア注入により導電変調を起こす第２導電型の第２半導
体層、この第２半導体層の表面に選択的に第１導電型の
第３半導体層、この第３半導体層表面に選択的に第２導
電型の第４半導体層が形成され、そして第２半導体層と
第４半導体層の間の第３半導体層表面にゲート絶縁膜を
介してゲート電極、第３半導体層表面から第４半導体層
表面に渡ってソース電極、またドレイン側にはドレイン
電流を供給するドレイン電極が形成されている。

そして上記構成において、前記ドレイン電極と電気的
に接続され、前記ドレイン電流と逆方向の逆導通電流を
流すべく前記第２半導体層内の所定領域に形成された第
２導電型の第５半導体層と、前記第１半導体層と前記第
２半導体層の境界面又は境界面近傍に、前記第２半導体
層よりも高不純物濃度に形成されて、前記第２半導体層
のうち前記第５半導体層から離れた領域と前記第５半導
体層との間における電気抵抗を小さくするとともに、前
記第１半導体層と前記第２半導体層との間のキャリアの
授受のために該キャリアの通過する領域を残した所定の
パターン形状を有して形成された第２導電型の第６半導
体層とを設けて、逆導通機能を有するように構成され
る。

すなわち、第５半導体層を設け、導体によりこの第５
半導体層をドレイン電極と電気的に接続することによ
り、第２半導体層および第３半導体層のつくるpn接合ダ
イオードと、第３半導体層、第２半導体層及び第１半導
体層がそれぞれエミッタ，ベース，コレクタを成すトラ
ンジスタ（以下、逆トランジスタという）により逆導通
機能が構成される。そして、第２半導体層よりも高不純
物濃度であり第２半導体層と同導電型の第６半導体層を
形成することにより、この第６半導体層が前述の逆導通
機能の動作抵抗を小さくする。すなわち、この第６半導
体層により前述のpn接合ダイオードの動作抵抗は小さく
でき、しかして、この第６半導体層は前述のpn接合ダイ
オードの電流経路として機能する。また、この第６半導
体層に流れる電流は、前記逆トランジスタのベース電流
となる。従って、逆トランジスタのコレクタ（第１半導
体層）には、このベース電流よりも大きい電流が流れ、
前記ドレイン電極に流れ去る。そのため、前記逆導通機
能の動作抵抗を小さくでき、大きな逆方向電流を流すこ
とができる。

さらに、第６半導体層および第５半導体層を介して第
２半導体層と第１半導体層が電気的に短絡されるため、
第２半導体層に蓄積された過剰な多数キャリアはこれに
より抜きとられ、ターンオフ時間を短縮することができ
る。この時、上記第６半導体層は、第１半導体層と第２
半導体層との間のキャリアの授受のために該キャリアの
通過する領域を残した所定のパターン形状を有して形成
されているために、前記キャリア授受は阻害されない。
すなわち、前述のキャリア授受阻害によるオン抵抗増大
を防止するとともに、ターンオフ時間を短縮することが
できる。

図面の簡単な説明 第１図は本発明第１実施例のIGBT構造を示す斜視断面
図、第２図は第１図に示すもののAA断面図、第３図は第
１図に示すもののBB断面図、第４図は第１図に示すIGBT
の電気特性図、第５図は第１図に示すIGBTの等価回路
図、第６図は本発明第２実施例のIGBT構造を示す斜視断
面図、第７図は第６図に示すもののAA断面図、第８図は
第６図に示すもののBB断面図、第９図は本発明第３実施
例のIGBT構造を示す斜視断面図、第10図は本発明第４実
施例のIGBT構造を示す斜視断面図、第11図は本発明第５
実施例のIGBT構造を示す斜視断面図、第12図は第11図に
示すもののAA断面図、第13図は第11図に示すもののBB断
面図、第14図はIGBTの基本構造図、第15図および第16図
は従来のIGBT構造を示す断面構造図である。

発明を実施するための最良の形態 以下、本発明を図に示す実施例に基づいて説明する。

第１図に本発明の第１実施例を適用したIGBTの斜視図
を示す。また、第２図，第３図はそれぞれ第１図のAA断
面図,BB断面図である。これを製造工程に従って説明す
る。

まず、半導体基板であるp⁺層11（第１半導体層）を用
意し、この表面に不純物を選択拡散して網目状のn⁺層23
を形成する。次にこのn⁺層23が存在する側のp⁺層11の表
面に、気相成長法により所定の耐圧を実現できる不純物
濃度を持ったn^-層12（第２半導体層）を形成し、このn^-
層12によりn⁺層23を埋込層とする。

次に３〜６μｍの深さにｐ層13（第３半導体層）,p層
21を選択拡散法により同時に形成する。ここでｐ層21は
高耐圧化の目的で形成したガードリングである。さらに
ｐ層13内に選択拡散法によりn⁺層14（第４半導体層）
を、また素子周辺部にはn⁺層20を同時に形成する。ここ
でn⁺層14はソースとなり、n⁺層20は後述するようにｐ層
13とn^-層12の成すpn接合ダイオード（以下、逆導通ダイ
オードという）のカソードとなる。

なお、以上の製造工程において、n^-層12の表面を酸化
して形成されたゲート酸化膜15の上に形成されたゲート
電極16をマスクとして、いわゆるDSA技術（Diffusion S
elf Alignment）によりｐ層13とn⁺層14が自己整合的に
形成され、これによりチャネルが形成される。

その後、層間絶縁膜17を形成し、続いて、ｐ層13,n⁺
層14及びn⁺層20にオーミック接触をとるために、ゲート
酸化膜15と層間絶縁膜17にコンタクト孔を開口し、アル
ミニウムを数μｍ蒸着し、選択エッチングしてソース電
極18,ソース端子31,ゲート端子33,逆導通電極19及び逆
導通端子32を形成する。

そして、p⁺層11の裏面に金属膜を蒸着して、ドレイン
電極22を形成して、逆導通端子32とドレイン電極22とを
外部導体34により接続し、第１〜３図に示すIGBT1を構
成する。また、IGBT1はその構造を大別すると第１〜３
図に示すように、素子領域4,高耐圧化領域3,周辺領域２
に分けることができる。

次に、上記構成において、その作動を説明する。

まず、第１図に示すIGBT1の逆方向特性すなわち逆導
通機能について第３図を用いて説明する。第３図には逆
導通状態の作動を説明するために、ソース電極18に正，
ドレイン電極22に負の電圧が印加されるように、電源V₃
と負荷抵抗R_Lがソース電極18とドレイン電極22間に接続
されている。

上記構成において、逆導通電流は、ｐ層13とn^-層12が
成すダイオードすなわち逆導通ダイオードと、ｐ層13,n
^-層12およびp⁺層11がそれぞれエミッタ，ベース，コレ
クタを成す逆トランジスタの両方の経路で流れる。

まず、逆導通ダイオードについて考えると、逆導通電
流は、第３図中矢印40〜43にて示した経路、すなわち電
源V₃の正極→ソース電極18→ｐ層13→n^-層12→n⁺埋込層
23→n^-層12→n⁺層20→逆導通電極19および逆導通端子32
→外部導体34→ドレイン電極22→負荷抵抗R_L→電源V₃の
負極の経路で流れる。

この経路において、IGBT1の逆導通ダイオードの順方
向特性は、ｐ層13とn^-層12からなるpn接合の電気特性
と、ｐ層13→n^-層12（矢印41）→n⁺埋込層23→n^-層12
（矢印42）→n⁺層20に至る経路で決まる動作抵抗で決定
される。すなわち、逆導通ダイオードの動作抵抗R₁は、
（１）式で示される。

R₁＝R₁₀＋R₁₁＋R₁₂ …（１） ただし、R₁₀は矢印41で示される電流がn^-層12を横切
る時の抵抗で、R₁₁はn⁺埋込層23を電流が横方向に流れ
る時の抵抗で、R₁₂は矢印42で示される電流がn^-層12を
横切る時の抵抗である。

（１）式において、R₁₀,R₁₂は十分小さい。その理由
は、n^-層12の抵抗率が数10Ω・cmと大きくても、矢印4
1,42で示される経路が高々100μｍと短いからである。
また、R₁₁も十分小さい。その理由は、n⁺埋込層23は高
濃度でその抵抗率は十分小さく設定してあり、またその
網形状も十分細かくしてあるからである。すなわち、
（１）式で示される逆導通ダイオードの動作抵抗R₁は十
分小さいものとなっている。

ここで、n⁺埋込層23が無い場合を考えると、逆導通電
流の経路は第３図において矢印44で示されるように、高
抵抗のn^-層12を長い距離にわたって通過することにな
り、逆導通ダイオードの動作抵抗は極めて大きくなる。

次に、逆トランジスタについて考えると、第３図中矢
印47にて示した経路、すなわちソース電極18→ｐ層13→
n^-層12→p⁺層11→ドレイン電極22の経路で逆導通電流が
流れることになる。

この経路において、逆トランジスタの順方向特性は、
エミッタに相当するｐ層13からベースに相当するn^-層12
に注入される正孔の注入効率と、この正孔がベース層に
相当するn^-層12を通過してコレクタに相当するp⁺層11に
到達する時の輸送効率によって決まり、注入効率と輸送
効率の積がこの逆トランジスタの順方向電流利得αを与
える。一般に、トランジスタのコレクタ電流I_Cとベース
電流I_Bの比は、この電流利得αを用いて、 で与えられ、通常αは１に近い値であるために、コレク
タ電流I_Cはベース電流I_Bよりも大である。ここで、ｐ層
13,n^-層12,p⁺層11の成す逆トランジスタにおいて、ベー
ス電流I_Bは前述の逆導通ダイオードを流れる電流に相当
する。したがって、この電流よりも大きい電流が逆トラ
ンジスタのコレクタ電流として流れることになる。

以上の如く、n⁺埋込層23の存在により、逆導通ダイオ
ードの動作抵抗のみならず、逆トランジスタの動作抵抗
をも低下させることができ、これらの相乗効果により逆
導通機能の動作抵抗を極めて小さくすることができる。

第４図に、n⁺埋込層23がある場合（特性線Ｙ）と無い
場合（特性線Ｎ）のIGBT1の電気特性を示す。第３象限
が逆導通特性に相当する。第４図をみて明らかのよう
に、n⁺埋込層23が有る場合の方が動作抵抗が小さく、大
電流が流せることがわかる。

次に、第１図に示すIGBT1の順方向特性について第２
図を用いて説明する。第２図には順方向特性の作動を説
明するために、ドレイン電極22とソース電極18間に電源
V₂と負荷抵抗R_Lが接続され、ゲート電極16とソース電極
18間に電源V₁が接続されている。

上記構成において、電子は矢印45で示す経路に従っ
て、n⁺層14→チャネル→n^-層12→n⁺埋込層23の網目部分
24→p⁺層11の順に流れ、一方、正孔は矢印46で示される
経路に従って、p⁺層11→n⁺埋込層23の網目部分24→n^-層
12→ｐ層13の順に流れる。すなわち、n⁺埋込層23が存在
するIGBT1においても、本実施例ではn⁺埋込層23を網状
に形成し、このn⁺埋込層23の網目部分24を電子，正孔が
通過できるようにしているため、n⁺埋込層23の網目間隔
を適当に選ぶことにより、電子，正孔の通過に与える影
響を小さくし、n⁺埋込層23が無い従来のものと同様に、
高耐圧と低オン抵抗とを両立することができる。

さらに、第１図に示すIGBT1は逆導通機能の内蔵化の
みならずターンオフ時間を短縮することができる。以下
にその理由を説明する。IGBTの等価回路は第５図で示さ
れる。すなわち、pnpトランジスタ50,npnトランジスタ5
1,MOSFET52で構成され、通常動作においてnpnトランジ
スタ51が作動しないように短絡抵抗54によってベース・
エミッタ間が短絡されている。すなわち、IGBTのターン
オフ時間を決めるのは、pnpトランジスタ50のターンオ
フ時間である。ここでpnpトランジスタ50のエミッタＥ
は第１〜３図のp⁺層11,ベースＢはn^-層12そしてコレク
タＣはｐ層13に対応している。

一般にバイポーラトランジスタにおいてベース・エミ
ッタ間に適当な抵抗を接続すれば、ベース中に蓄積した
過剰な電荷がこの抵抗により抜き取られ、ターンオフ時
間が短縮できることが知られている。すなわち、第５図
において適当な低抵抗53をpnpトランジスタ50のベース
・エミッタ間に接続すればpnpトランジスタのターンオ
フ時間は短縮され、IGBT1のターンオフ時間は短縮され
ることになる。

pnpトランジスタ50のベースはn^-層12、エミッタはp⁺
層11に相当することから、第５図の抵抗53の抵抗値R₅₃
は（２）式であらわされる。

R₅₃＝R₁₁＋R₁₂ …（２） ただし、R₁₁はn⁺埋込層23を電流が横方向に流れる時
の抵抗、R₁₂はn⁺埋込層23とn⁺層20の間の抵抗であり、
（１）式で用いたR₁₁,R₁₂とそれぞれ同一の抵抗であ
る。

第2,3図より明らかな様に、n⁺埋込層23は接合面30の
全面に網状に広がり、かつn^-層12と電気的に接触してい
る。従って（２）式中のR₁₁は十分小さく、R₁₂も小さい
ので、R₅₃は小さくでき、pnpトランジスタ50のターンオ
フ時間は短縮でき、ひいてはIGBT1のターンオフ時間は
短縮できることになる。

以上述べたように本実施例では、n⁺埋込層23を網状と
しているためにp⁺層11からの正孔注入効率を損なうこと
なく、すなわちオン抵抗を増大することなくターンオフ
時間を短縮できるとともに、逆導通機能を内蔵化した構
造を実現している。

なお、本実施例においてn⁺層20はn⁺層14と同時に形成
でき、第14図に示すものの製造工程あるいは通常のパワ
ーMOSFETと同様の製造工程において、網状のn⁺埋込層23
を形成する一工程を付加することのみで、すなわち第15
図に示すもののように基板の裏側に素子領域４としての
p⁺型領域と分離して逆導通ダイオード領域５としてのn⁺
型領域を形成する必要もなく、工程を複雑化することな
く製造できる。また、一般にIGBTの製造方法において、
導電型の異なる基板同志の接合いわゆるウェハ直接接合
を用いて製造するものも知られているが、この場合にも
網状のn⁺埋込層を接合前の基板のウェハ接合界面に形成
することにより構成することができる。

次に、第６〜８図に第２実施例を示す。第７図，第８
図はそれぞれ第６図の斜視図に示すもののAA断面図、BB
断面図である。なお、第１〜３図と同一部分には同一符
号を付してある。第６〜８図が第１〜３図と異なる点
は、n⁺埋込層23の一部を変更したことである。図におい
て、周辺領域2,高耐圧化領域3,ソース端子31及び逆導通
端子32に対向するn⁺埋込層23の部分、すなわち素子領域
４に対向するn⁺埋込層23以外の部分を網目形状から網目
の無い一様なn⁺層233及び231に変更している。

この変更により、n⁺層20に対向する領域のn⁺埋込層23
はその領域において面積が大きくなり、前記（１），
（２）式中の抵抗R₁₂をさらに小さくすることができる
ため、IGBT1の逆導通ダイオードの動作抵抗R₁をさらに
小さくでき、かつ、第５図の等価回路に示すpnpトラン
ジスタ50のベース・エミッタ間の抵抗R₅₃もさらに小さ
くできるので、ターンオフ時間もさらに短縮できる。

また、n⁺埋込層23のパターン形状はその他、種々変形
実施することができる。例えば上述した第１および第２
実施例ではn⁺埋込層23を網形状すなわち縦横２方向の格
子状としていたが、第９図に示す第３実施例，第10図に
示す第４実施例のようにどちらか１方向のみの縞形状、
あるいはこれら形状にとらわれることなく、その目的を
逸脱しない範囲で形状の変更が可能である。また、第６
図のn⁺埋込層233,231はIGBT1の周辺領域2,高耐圧化領域
3,ソース端子31及び逆導通電極19および逆導通端子32の
全てに対向する位置に形成する必要は無く、これらの一
部にn⁺埋込層233,231を形成しても同様の効果が得られ
る。

また、n⁺埋込層23は必ずしもn⁺層20下まで形成する必
要はなく、n^-層12,p層13によって形成される逆導通ダイ
オードの動作抵抗を十分小さくすることができればよ
く、例えば高耐圧化領域３下までであってもよい。

また、n⁺埋込層23は必ずしもn^-層12とp⁺層11の境界面
に位置する必要は無く、境界面の近傍のn^-層12中であっ
ても同様の効果が得られる。

次に、第11〜13図を用いて本発明の第５実施例を説明
する。第11図は本発明の第５実施例を適用したIGBTの斜
視断面図、第12図，第13図はそれぞれ第11図に示すもの
のAA断面図,BB断面図である。なお、第１〜３図と同一
部分には同一符号を付してある。

第11〜13図に示す第５実施例が第１〜３図に示す第１
実施例と異なる点は、n⁺埋込層23がp⁺層11内に、該p⁺層
11のn^-層12との境界面（接合面）30から深さｌだけ埋め
込まれて形成されていることである。これは、上記第１
実施例で説明した製造工程と同様にしてIGBT1を製作す
る場合に、半導体基板であるp⁺層11表面に不純物を選択
拡散して網目状のn⁺層23を形成し、n⁺層12を気相成長さ
せた後の工程において、ウエハに熱処理を施すことによ
りn⁺埋込層23をp⁺層11内に埋め込んでいる。すなわち、
熱処理工程がウエハに施されるとp⁺層11の不純物がn^-層
12側に拡散し、p⁺層11およびn^-層12により形成されるpn
接合位置がn^-層12側に移動することを利用しており、そ
の結果n⁺埋込層23がp⁺層11内に埋め込み形成されるもの
である。なお、この時、接合面30とn⁺埋込層23との距離
l,およびこれら両者間のp⁺層領域11′の不純物濃度を制
御することにより、距離ｌを電子の拡散長以下とする。

次に、上記構成において、その作動を説明する。

まず、第11図に示すIGBT1の逆方向特性すなわち逆導
通機能について第13図を用いて説明する。第13図には逆
導通状態の作動を説明するために、ソース電極18に正，
ドレイン電極22に負の電圧が印加されるように、電源V₃
と負荷抵抗R_Lがソース電極18とドレイン電極22間に接続
されている。

上記構成において、逆導通電流は、ｐ層13とn^-層12が
成すダイオードすなわち逆導通ダイオードと、ｐ層13,n
^-層12およびp⁺層11がそれぞれエミッタ，ベース，コレ
クタを成す逆トランジスタの両方の経路で流れる。

まず、逆導通ダイオードについて考えると、逆導通電
流は、第13図中矢印40〜43にて示した経路、すなわち電
源V₃の正極→ソース電極18→ｐ層13→n^-層12→p⁺層領域
11′→n⁺埋込層23→p⁺層領域11′→n^-層12→n⁺層20→逆
導通電極19および逆導通端子32→外部導体34→ドレイン
電極22→負荷抵抗R_L→電源V₃の負極の経路で流れる。

この経路において、IGBT1の逆導通ダイオードの順方
向特性は、ｐ層13とn^-層12からなるpn接合の電気特性
と、ｐ層13→n^-層12（矢印41）→p⁺層領域11′（矢印4
1）→n⁺埋込層23→p⁺層領域11′（矢印42）→n^-層12
（矢印42）→n⁺層20に至る経路で決まる動作抵抗で決定
される。すなわち、逆導通ダイオードの動作抵抗R₁は、
（３）式で示される。

R₁＝R₁₀＋R₁₁＋R₁₂＋R₁₃＋R₁₄ …（３） ただし、R₁₀は矢印41で示される電流がn^-層12を横切
る時の抵抗で、R₁₁はn⁺埋込層23を電流が横方向に流れ
る時の抵抗で、R₁₂は矢印42で示される電流がn^-層12を
横切る時の抵抗で、（１）式で定義したものと同じであ
る。また、R₁₃は矢印41で示される電流がp⁺層領域11′
を横切る時の抵抗で、R₁₄は矢印42で示される電流がp⁺
層領域11′を横切る時の抵抗である。

（３）式において、R₁₀,R₁₁,R₁₂は（１）式でも述べ
たように十分小さい。また、上述した逆導通電流の流れ
る経路において、p⁺層領域11′の幅ｌはキャリアの拡散
長以下とされているために、キャリアは容易にp⁺層領域
11′を横切ることができる、R¹³,R¹⁴も十分小さいもの
である。すなわち、（３）式で示される逆導通ダイオー
ドの動作抵抗R₁は十分小さいものとなっている。

ここで、n⁺埋込層23が無い場合を考えると、逆導通電
流の経路は第13図において矢印44で示されるように、高
抵抗のn^-層12を長い距離にわたって通過することにな
り、逆導通ダイオードの動作抵抗は極めて大きくなる。

次に、逆トランジスタについて考えると、第13図中矢
印47にて示した経路、すなわちソース電極18→ｐ層13→
n^-層12→（p⁺層領域11′）→p⁺層11→ドレイン電極22の
経路で逆導通電流が流れることになる。すなわち、第１
実施例で説明したように、この逆導通電流は、前述の逆
導通ダイオードを流れる電流よりも大である該逆トラン
ジスタのコレクタ電流として流れることになる。

以上の如く、n⁺埋込層23の存在により、逆導通ダイオ
ードの動作抵抗のみならず、逆トランジスタの動作抵抗
をも低下させることができ、これらの相乗効果により逆
導通機能の動作抵抗を極めて小さくすることができる。
なお、本実施例によるIGBT1も上記第１実施例と同様
に、その電気特性は第４図に示すもの（特性線Ｙ）とな
る。

次に、第11図に示すIGBT1の順方向特性について第12
図を用いて説明する。第12図には順方向特性の作動を説
明するために、ドレイン電極22とソース電極18間に電源
V₂と負荷抵抗R_Lが接続され、ゲート電極16とソース電極
18間に電源V₁が接続されている。

上記構成において、電子は矢印45で示す経路に従っ
て、n⁺層14→チャネル→n^-層12→（p⁺層領域11′→n⁺埋
込層23の網目部分24）→p⁺層11の順に流れ、一方、正孔
は矢印46で示される経路に従って、p⁺層11→（n⁺埋込層
23の網目部分24→p⁺層領域11′）→n^-層12→ｐ層13の順
に流れる。すなわち、本実施例ではn⁺埋込層23が形成さ
れていても、このn⁺埋込層23の網目部分24を電子，正孔
が通過できるようになっており、さらにp⁺層11（p⁺層領
域11′）とn^-層12とは接合面30の全面を介してキャリア
の授受を行うことができ、n⁺埋込層23により電子，正孔
の流れが阻害されることなく、n⁺埋込層23が無い従来の
ものと同様に、高耐圧と低オン抵抗とを両立することが
できることになる。

さらに、第11図に示すIGBT1は逆導通機能の内蔵化の
みならずターンオフ時間を短縮することができる。以下
にその理由を説明する。第１実施例で示したように、IG
BT1の等価回路は第５図で示され、また、IGBTのターン
オフ時間を決めるのは、pnpトランジスタ50のターンオ
フ時間である。なお、pnpトランジスタ50のエミッタＥ
は第11〜13図のp⁺層11,ベースＢはn^-層12そしてコレク
タＣはｐ層13に対応しており、ベースＢ中に蓄積した過
剰な電荷を抜取り、ターンオフ時間を短縮させるために
ベースＢ・エミッタＥ間に接続される適当な低抵抗53の
抵抗値R₅₃は、本実施例の場合、（４）式であらわされ
る。

R₅₃＝R₁₁＋R₁₂＋R₁₃＋R₁₄ …（４） ただし、R₁₁はn⁺埋込層23を電流が横方向に流れる時
の抵抗、R₁₂はn^-層12を電流が横切る時の抵抗、R₁₃,R₁₄
はp⁺層領域11′を電流が横切る時の抵抗であり、（３）
式で用いたR₁₁〜R₁₄とそれぞれ同一の抵抗である。

第12,13図より明らかな様に、n⁺埋込層23は、接合面3
0の全面に平行に網状に広がっている。また、p⁺層領域1
1′の幅ｌはキャリアの拡散長以下であるためにキャリ
アは容易に横切ることができ、その抵抗R₁₃,R₁₄は十分
小さい。また、前述のように、（４）式中のR₁₁は十分
小さく、R₁₂も小さい。従って、R₅₃は小さくでき、pnp
トランジスタ50のターンオフ時間は短縮でき、ひいては
IGBT1のターンオフ時間は短縮できることになる。

以上述べたように本実施例では、n⁺埋込層23を網状と
し、かつ接合面30よりキャリアの拡散長以下の距離ｌだ
けp⁺層11側に離れた位置に該n⁺埋込層23を形成している
ために、p⁺層11とn^-層12との接合面30の面積の減少はな
く、しかしてp⁺層11からの正孔注入効率を損なうことな
く，すなわちオン抵抗を増大することなくターンオフ時
間を短縮できるとともに、逆導通機能を内蔵化した構造
を実現している。

さらに、第５実施例において、距離ｌを変えることに
より、ターンオフ時間を制御することができる。

なお、接合面30より距離ｌだけp⁺層11中に離れた位置
にn⁺埋込層23を形成する方法としては、上述の熱処理を
利用する他に、n⁺埋込層23の拡散形成後にさらにp⁺層を
気相成長させるようにする方法，あるいはウエハ直接接
合を応用する方法等、種々の方法を適用することができ
る。

また、p⁺層11中にn⁺埋込層23を形成した第５実施例に
おいても、上述した第2,第3,第４実施例のようにn⁺埋込
層23のパターン形状は、その目的を逸脱しない範囲で種
々の変形実施が可能である。

なお、上述した種々の実施例において、高耐圧化領域
３はIGBT使用条件によっては必ずしも形成されるもので
はない。

さらに、上述した種々の実施例では、第１導電型とし
てｐ型，第２導電型としてｎ型を用いた例を説明した
が、これらの導電型を逆にした場合も本発明は有効であ
る。

産業上の利用可能性 以上のように、本発明に係る絶縁ゲート型バイポーラ
トランジスタは、高耐圧と低オン抵抗を両立できるパワ
ー素子として有効であり、特にモータをPWM（パルス幅
変調）制御にて駆動するためのインバータ等，電力変換
装置の電力用スイッチング素子として用いた場合、その
一体化した逆導通機能によりモータ電流を還流させるこ
とができて非常に有効である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/78

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の第１半導体層と、 この第１半導体層に接する第２導電型の第２半導体層
   と、 この第２半導体層内に形成されるとともに、前記第２半
   導体層表面に接合部が終端するように部分的に形成され
   た第１導電型の第３半導体層と、 この第３半導体層内に形成されるとともに、前記第３半
   導体層表面に接合部が終端するように部分的に形成され
   た第２導電型の第４半導体層と、 前記第２半導体層と第４半導体層間の前記第３半導体層
   表面をチャネル領域として、少なくともこのチャネル領
   域上にゲート絶縁膜を介して形成されたゲート電極と、 前記第３半導体層と前記第４半導体層の両方とに接触す
   るソース電極と、 前記第１半導体層に接触するドレイン電極と、 前記第２半導体層内において前記第３半導体層と離間し
   た位置に配置され、前記第２半導体層よりも高不純物濃
   度に形成されるとともに前記ドレイン電極に電気的に短
   絡接続された第２導電型の第５半導体層と、 前記第１半導体層と前記第２半導体層との境界面に沿っ
   て前記第１半導体層又は前記第２半導体層と接触部を有
   して配置され、前記第２半導体層よりも高不純物濃度に
   形成されて、前記第２半導体層のうち前記第５半導体層
   から離れた領域と前記第５半導体層との間における電気
   抵抗を小さくするとともに、前記第１半導体層と前記第
   ２半導体層との間のキャリアの授受のために該キャリア
   の通過する領域を残した所定のパターン形状を有して形
   成された第２導電型の第６半導体層と を備えたことを特徴とする絶縁ゲート型バイポーラトラ
   ンジスタ。
2. 【請求項２】前記第６半導体層は、前記第１半導体層と
   前記第２半導体層との境界面において前記第２半導体層
   と接触面を有して配置されるとともに、前記第１半導体
   層と前記第２半導体層との間のキャリアの授受のための
   前記第１半導体層と前記第２半導体層との接触面を残す
   ようにして該キャリアの通過する領域が設定された前記
   所定のパターン形状を有して形成されていることを特徴
   とする請求の範囲第１項記載の絶縁ゲート型バイポーラ
   トランジスタ。
3. 【請求項３】前記第６半導体層は、前記第１半導体層と
   前記第２半導体層の境界面近傍の前記第１半導体層内に
   形成され、その形成位置は前記第１半導体層と前記第２
   半導体層の境界面からの距離が前記第１半導体層におけ
   る少数キャリアの拡散長以下となる位置に規定されてお
   り、さらに、前記第１半導体層と前記第２半導体層との
   間のキャリアの授受のために前記第１半導体層内を多数
   キャリアが通過するための前記所定のパターン形状を有
   して形成されていることを特徴とする請求の範囲第１項
   記載の絶縁ゲート型バイポーラトランジスタ。
4. 【請求項４】前記所定のパターン形状は、少なくとも前
   記第３半導体層に対向する領域において、網形状あるい
   は縞形状であることを特徴とする請求の範囲第１項乃至
   第３項の何れかに記載の絶縁ゲート型バイポーラトラン
   ジスタ。
5. 【請求項５】前記第５半導体層は、前記第２半導体層表
   面の周縁部の全周にわたって形成されていることを特徴
   とする請求の範囲第１項乃至第４項の何れかに記載の絶
   縁ゲート型バイポーラトランジスタ。
6. 【請求項６】前記第２半導体層表面の周縁部の全周にわ
   たって前記第５半導体層に接触する金属電極が形成され
   ていることを特徴とする請求の範囲第５項記載の絶縁ゲ
   ート型バイポーラトランジスタ。
7. 【請求項７】前記第５半導体層は、前記ドレイン電極と
   導体により電気的に接続されていることを特徴とする請
   求の範囲第５項又は第６項に記載の絶縁ゲート型バイポ
   ーラトランジスタ。
8. 【請求項８】前記第６半導体層が、前記第２半導体層の
   前記第１半導体層との境界面に沿って、前記第２半導体
   層表面の周縁部に形成された前記第５半導体層に対向す
   る領域にまで延在していることを特徴とする請求の範囲
   第５項乃至第７項の何れかに記載の絶縁ゲート型バイポ
   ーラトランジスタ。
9. 【請求項９】前記第６半導体層は、前記第５半導体層に
   対向した領域においてその領域全部を覆うとともに、少
   なくとも前記第３半導体層に対向する領域においては前
   記所定のパターン形状を有するようにして形成されてい
   ることを特徴とする請求の範囲第８項記載の絶縁ゲート
   型バイポーラトランジスタ。
10. 【請求項１０】前記第３半導体層と前記第５半導体層と
    の間に高耐圧化領域が設定されていることを特徴とする
    請求の範囲第１項乃至第９項の何れかに記載の絶縁ゲー
    ト型バイポーラトランジスタ。
11. 【請求項１１】前記第６半導体層は、前記高耐圧化領域
    が設定された位置におけるその領域全部を覆うととも
    に、少なくとも前記第３半導体層に対向する領域におい
    ては前記所定のパターン形状を有するようにして形成さ
    れていることを特徴とする請求の範囲第10項記載の絶縁
    ゲート型バイポーラトランジスタ。
12. 【請求項１２】前記高耐圧化領域は前記第３半導体層と
    前記第５半導体層との間の前記第２半導体層に形成され
    たガードリングであることを特徴とする請求の範囲第10
    項又は第11項に記載の絶縁ゲート型バイポーラトランジ
    スタ。