JP2959127B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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Description
【発明の詳細な説明】 技術分野 本発明は、逆導通機能を一体化した絶縁ゲート画バイ
ポーラトランジスタに関する。
ポーラトランジスタに関する。
背景技術 近年、高耐圧と低オン抵抗を両立できるパワー素子と
して第14図に示すような絶縁ゲート型バイポーラトラン
ジスタ(以下、IGBTという)が注目されている。
して第14図に示すような絶縁ゲート型バイポーラトラン
ジスタ(以下、IGBTという)が注目されている。
しかしながら、このものはドレインD側にp+層がある
ために低オン抵抗を実現できる反面、通常のパワーMOSF
ETに比べターンオフ時間が長くなってしまうことが知ら
れている。
ために低オン抵抗を実現できる反面、通常のパワーMOSF
ETに比べターンオフ時間が長くなってしまうことが知ら
れている。
また、この種の電力用スイッチング素子はインバータ
等の電力変換装置のスイッチとして使われ、一般に逆導
通ダイオードが並列接続されるが、特開昭61−15370号
公報に指摘されているように、通常のパワーMOSFETがこ
の逆導通ダイオードを内蔵した形になっているのに対
し、IGBTは内蔵していないため、外部に逆導通ダイオー
ドを別に配線接続する必要があった。
等の電力変換装置のスイッチとして使われ、一般に逆導
通ダイオードが並列接続されるが、特開昭61−15370号
公報に指摘されているように、通常のパワーMOSFETがこ
の逆導通ダイオードを内蔵した形になっているのに対
し、IGBTは内蔵していないため、外部に逆導通ダイオー
ドを別に配線接続する必要があった。
これらの問題に鑑み、例えば特開昭61−15370号公報
では、第15図に示す構造のものが提案されている。この
ものは、第15図に示すように、ドレイン側のp+層11の一
部(図において逆導通ダイオード領域5)をこれと逆導
電型のn+層11Nで置換することで逆導通ダイオードを一
体化した構造を得るようにしている。また、オン抵抗と
の兼ね合いをとりながらドレイン側のp+層11からの正孔
注入を抑制するn+層25を付加することにより、n-ドレイ
ン層12のキャリアのライフタイムを短くし、ターンオフ
時間を短縮するようにしている。
では、第15図に示す構造のものが提案されている。この
ものは、第15図に示すように、ドレイン側のp+層11の一
部(図において逆導通ダイオード領域5)をこれと逆導
電型のn+層11Nで置換することで逆導通ダイオードを一
体化した構造を得るようにしている。また、オン抵抗と
の兼ね合いをとりながらドレイン側のp+層11からの正孔
注入を抑制するn+層25を付加することにより、n-ドレイ
ン層12のキャリアのライフタイムを短くし、ターンオフ
時間を短縮するようにしている。
確かに、p+層11−n-ドレイン層12間に配置されたn+層
25によって、p+層11からn-ドレイン層12への正孔注入効
率は低下する。しかし、n+ソース間14とp+層11を流れる
全電流は電子と正孔の電流の和として与えられるため、
前述の正孔の注入効率低下は全電流に占める正孔電流低
下をもたらすことになり、n-ドレイン層12に蓄積した少
数キャリア(正孔)総量が減少するのに対してn-ドレイ
ン層12での導電変調に寄与する正孔量も減少し、結果的
にオン抵抗増大を招いてしまうという問題がある。
25によって、p+層11からn-ドレイン層12への正孔注入効
率は低下する。しかし、n+ソース間14とp+層11を流れる
全電流は電子と正孔の電流の和として与えられるため、
前述の正孔の注入効率低下は全電流に占める正孔電流低
下をもたらすことになり、n-ドレイン層12に蓄積した少
数キャリア(正孔)総量が減少するのに対してn-ドレイ
ン層12での導電変調に寄与する正孔量も減少し、結果的
にオン抵抗増大を招いてしまうという問題がある。
また、第16図に示すように、IGBTの素子周辺部表面に
n+領域26を形成してこのn+領域26とドレイン電極22とを
電気的に接続し、このn+領域26によってn-層12への少数
キャリア(正孔)注入を抑制しIGBTのターンオフ時間を
短縮しようとする構造のものが提案されている。(参
照:Extended Abstract of the 18th Conference on Sol
id State Devices and Materials,Tokyo,1986,pp.97〜1
00) このものは、上記構造によって、一見、ソース電極18
→p層13→n-層12→n+層26→外部配線34′→ドレイン電
極22の経路で逆導通電流が流れる逆導通ダイオードを寄
生的に内蔵した構造となっている。しかしながら、n-層
12の横方向抵抗は大きく、特に高耐圧設計のIGBTにおい
てこの抵抗は極めて大きいものとなる。従って、上述し
た経路にて逆導通を機能させようとしてもその動作抵抗
は大きく、この一見内蔵しているかのように見える逆導
通ダイオードは実際上使用できないものである。
n+領域26を形成してこのn+領域26とドレイン電極22とを
電気的に接続し、このn+領域26によってn-層12への少数
キャリア(正孔)注入を抑制しIGBTのターンオフ時間を
短縮しようとする構造のものが提案されている。(参
照:Extended Abstract of the 18th Conference on Sol
id State Devices and Materials,Tokyo,1986,pp.97〜1
00) このものは、上記構造によって、一見、ソース電極18
→p層13→n-層12→n+層26→外部配線34′→ドレイン電
極22の経路で逆導通電流が流れる逆導通ダイオードを寄
生的に内蔵した構造となっている。しかしながら、n-層
12の横方向抵抗は大きく、特に高耐圧設計のIGBTにおい
てこの抵抗は極めて大きいものとなる。従って、上述し
た経路にて逆導通を機能させようとしてもその動作抵抗
は大きく、この一見内蔵しているかのように見える逆導
通ダイオードは実際上使用できないものである。
本発明は上述した種々の点に鑑みてなされたもので、
動作抵抗が小さい逆導通機能を内蔵するとともに、ター
ンオフ時間が短くオン抵抗の低い絶縁ゲート型バイポー
ラトランジスタ(IGBT)を提供することを目的とする。
動作抵抗が小さい逆導通機能を内蔵するとともに、ター
ンオフ時間が短くオン抵抗の低い絶縁ゲート型バイポー
ラトランジスタ(IGBT)を提供することを目的とする。
発明の開示 上記目的を達成するため、本発明にかかるIGBTは、ド
レイン側から第1導電型の第1半導体層、この上にキャ
リア注入により導電変調を起こす第2導電型の第2半導
体層、この第2半導体層の表面に選択的に第1導電型の
第3半導体層、この第3半導体層表面に選択的に第2導
電型の第4半導体層が形成され、そして第2半導体層と
第4半導体層の間の第3半導体層表面にゲート絶縁膜を
介してゲート電極、第3半導体層表面から第4半導体層
表面に渡ってソース電極、またドレイン側にはドレイン
電流を供給するドレイン電極が形成されている。
レイン側から第1導電型の第1半導体層、この上にキャ
リア注入により導電変調を起こす第2導電型の第2半導
体層、この第2半導体層の表面に選択的に第1導電型の
第3半導体層、この第3半導体層表面に選択的に第2導
電型の第4半導体層が形成され、そして第2半導体層と
第4半導体層の間の第3半導体層表面にゲート絶縁膜を
介してゲート電極、第3半導体層表面から第4半導体層
表面に渡ってソース電極、またドレイン側にはドレイン
電流を供給するドレイン電極が形成されている。
そして上記構成において、前記ドレイン電極と電気的
に接続され、前記ドレイン電流と逆方向の逆導通電流を
流すべく前記第2半導体層内の所定領域に形成された第
2導電型の第5半導体層と、前記第1半導体層と前記第
2半導体層の境界面又は境界面近傍に、前記第2半導体
層よりも高不純物濃度に形成されて、前記第2半導体層
のうち前記第5半導体層から離れた領域と前記第5半導
体層との間における電気抵抗を小さくするとともに、前
記第1半導体層と前記第2半導体層との間のキャリアの
授受のために該キャリアの通過する領域を残した所定の
パターン形状を有して形成された第2導電型の第6半導
体層とを設けて、逆導通機能を有するように構成され
る。
に接続され、前記ドレイン電流と逆方向の逆導通電流を
流すべく前記第2半導体層内の所定領域に形成された第
2導電型の第5半導体層と、前記第1半導体層と前記第
2半導体層の境界面又は境界面近傍に、前記第2半導体
層よりも高不純物濃度に形成されて、前記第2半導体層
のうち前記第5半導体層から離れた領域と前記第5半導
体層との間における電気抵抗を小さくするとともに、前
記第1半導体層と前記第2半導体層との間のキャリアの
授受のために該キャリアの通過する領域を残した所定の
パターン形状を有して形成された第2導電型の第6半導
体層とを設けて、逆導通機能を有するように構成され
る。
すなわち、第5半導体層を設け、導体によりこの第5
半導体層をドレイン電極と電気的に接続することによ
り、第2半導体層および第3半導体層のつくるpn接合ダ
イオードと、第3半導体層、第2半導体層及び第1半導
体層がそれぞれエミッタ,ベース,コレクタを成すトラ
ンジスタ(以下、逆トランジスタという)により逆導通
機能が構成される。そして、第2半導体層よりも高不純
物濃度であり第2半導体層と同導電型の第6半導体層を
形成することにより、この第6半導体層が前述の逆導通
機能の動作抵抗を小さくする。すなわち、この第6半導
体層により前述のpn接合ダイオードの動作抵抗は小さく
でき、しかして、この第6半導体層は前述のpn接合ダイ
オードの電流経路として機能する。また、この第6半導
体層に流れる電流は、前記逆トランジスタのベース電流
となる。従って、逆トランジスタのコレクタ(第1半導
体層)には、このベース電流よりも大きい電流が流れ、
前記ドレイン電極に流れ去る。そのため、前記逆導通機
能の動作抵抗を小さくでき、大きな逆方向電流を流すこ
とができる。
半導体層をドレイン電極と電気的に接続することによ
り、第2半導体層および第3半導体層のつくるpn接合ダ
イオードと、第3半導体層、第2半導体層及び第1半導
体層がそれぞれエミッタ,ベース,コレクタを成すトラ
ンジスタ(以下、逆トランジスタという)により逆導通
機能が構成される。そして、第2半導体層よりも高不純
物濃度であり第2半導体層と同導電型の第6半導体層を
形成することにより、この第6半導体層が前述の逆導通
機能の動作抵抗を小さくする。すなわち、この第6半導
体層により前述のpn接合ダイオードの動作抵抗は小さく
でき、しかして、この第6半導体層は前述のpn接合ダイ
オードの電流経路として機能する。また、この第6半導
体層に流れる電流は、前記逆トランジスタのベース電流
となる。従って、逆トランジスタのコレクタ(第1半導
体層)には、このベース電流よりも大きい電流が流れ、
前記ドレイン電極に流れ去る。そのため、前記逆導通機
能の動作抵抗を小さくでき、大きな逆方向電流を流すこ
とができる。
さらに、第6半導体層および第5半導体層を介して第
2半導体層と第1半導体層が電気的に短絡されるため、
第2半導体層に蓄積された過剰な多数キャリアはこれに
より抜きとられ、ターンオフ時間を短縮することができ
る。この時、上記第6半導体層は、第1半導体層と第2
半導体層との間のキャリアの授受のために該キャリアの
通過する領域を残した所定のパターン形状を有して形成
されているために、前記キャリア授受は阻害されない。
すなわち、前述のキャリア授受阻害によるオン抵抗増大
を防止するとともに、ターンオフ時間を短縮することが
できる。
2半導体層と第1半導体層が電気的に短絡されるため、
第2半導体層に蓄積された過剰な多数キャリアはこれに
より抜きとられ、ターンオフ時間を短縮することができ
る。この時、上記第6半導体層は、第1半導体層と第2
半導体層との間のキャリアの授受のために該キャリアの
通過する領域を残した所定のパターン形状を有して形成
されているために、前記キャリア授受は阻害されない。
すなわち、前述のキャリア授受阻害によるオン抵抗増大
を防止するとともに、ターンオフ時間を短縮することが
できる。
図面の簡単な説明 第1図は本発明第1実施例のIGBT構造を示す斜視断面
図、第2図は第1図に示すもののAA断面図、第3図は第
1図に示すもののBB断面図、第4図は第1図に示すIGBT
の電気特性図、第5図は第1図に示すIGBTの等価回路
図、第6図は本発明第2実施例のIGBT構造を示す斜視断
面図、第7図は第6図に示すもののAA断面図、第8図は
第6図に示すもののBB断面図、第9図は本発明第3実施
例のIGBT構造を示す斜視断面図、第10図は本発明第4実
施例のIGBT構造を示す斜視断面図、第11図は本発明第5
実施例のIGBT構造を示す斜視断面図、第12図は第11図に
示すもののAA断面図、第13図は第11図に示すもののBB断
面図、第14図はIGBTの基本構造図、第15図および第16図
は従来のIGBT構造を示す断面構造図である。
図、第2図は第1図に示すもののAA断面図、第3図は第
1図に示すもののBB断面図、第4図は第1図に示すIGBT
の電気特性図、第5図は第1図に示すIGBTの等価回路
図、第6図は本発明第2実施例のIGBT構造を示す斜視断
面図、第7図は第6図に示すもののAA断面図、第8図は
第6図に示すもののBB断面図、第9図は本発明第3実施
例のIGBT構造を示す斜視断面図、第10図は本発明第4実
施例のIGBT構造を示す斜視断面図、第11図は本発明第5
実施例のIGBT構造を示す斜視断面図、第12図は第11図に
示すもののAA断面図、第13図は第11図に示すもののBB断
面図、第14図はIGBTの基本構造図、第15図および第16図
は従来のIGBT構造を示す断面構造図である。
発明を実施するための最良の形態 以下、本発明を図に示す実施例に基づいて説明する。
第1図に本発明の第1実施例を適用したIGBTの斜視図
を示す。また、第2図,第3図はそれぞれ第1図のAA断
面図,BB断面図である。これを製造工程に従って説明す
る。
を示す。また、第2図,第3図はそれぞれ第1図のAA断
面図,BB断面図である。これを製造工程に従って説明す
る。
まず、半導体基板であるp+層11(第1半導体層)を用
意し、この表面に不純物を選択拡散して網目状のn+層23
を形成する。次にこのn+層23が存在する側のp+層11の表
面に、気相成長法により所定の耐圧を実現できる不純物
濃度を持ったn-層12(第2半導体層)を形成し、このn-
層12によりn+層23を埋込層とする。
意し、この表面に不純物を選択拡散して網目状のn+層23
を形成する。次にこのn+層23が存在する側のp+層11の表
面に、気相成長法により所定の耐圧を実現できる不純物
濃度を持ったn-層12(第2半導体層)を形成し、このn-
層12によりn+層23を埋込層とする。
次に3〜6μmの深さにp層13(第3半導体層),p層
21を選択拡散法により同時に形成する。ここでp層21は
高耐圧化の目的で形成したガードリングである。さらに
p層13内に選択拡散法によりn+層14(第4半導体層)
を、また素子周辺部にはn+層20を同時に形成する。ここ
でn+層14はソースとなり、n+層20は後述するようにp層
13とn-層12の成すpn接合ダイオード(以下、逆導通ダイ
オードという)のカソードとなる。
21を選択拡散法により同時に形成する。ここでp層21は
高耐圧化の目的で形成したガードリングである。さらに
p層13内に選択拡散法によりn+層14(第4半導体層)
を、また素子周辺部にはn+層20を同時に形成する。ここ
でn+層14はソースとなり、n+層20は後述するようにp層
13とn-層12の成すpn接合ダイオード(以下、逆導通ダイ
オードという)のカソードとなる。
なお、以上の製造工程において、n-層12の表面を酸化
して形成されたゲート酸化膜15の上に形成されたゲート
電極16をマスクとして、いわゆるDSA技術(Diffusion S
elf Alignment)によりp層13とn+層14が自己整合的に
形成され、これによりチャネルが形成される。
して形成されたゲート酸化膜15の上に形成されたゲート
電極16をマスクとして、いわゆるDSA技術(Diffusion S
elf Alignment)によりp層13とn+層14が自己整合的に
形成され、これによりチャネルが形成される。
その後、層間絶縁膜17を形成し、続いて、p層13,n+
層14及びn+層20にオーミック接触をとるために、ゲート
酸化膜15と層間絶縁膜17にコンタクト孔を開口し、アル
ミニウムを数μm蒸着し、選択エッチングしてソース電
極18,ソース端子31,ゲート端子33,逆導通電極19及び逆
導通端子32を形成する。
層14及びn+層20にオーミック接触をとるために、ゲート
酸化膜15と層間絶縁膜17にコンタクト孔を開口し、アル
ミニウムを数μm蒸着し、選択エッチングしてソース電
極18,ソース端子31,ゲート端子33,逆導通電極19及び逆
導通端子32を形成する。
そして、p+層11の裏面に金属膜を蒸着して、ドレイン
電極22を形成して、逆導通端子32とドレイン電極22とを
外部導体34により接続し、第1〜3図に示すIGBT1を構
成する。また、IGBT1はその構造を大別すると第1〜3
図に示すように、素子領域4,高耐圧化領域3,周辺領域2
に分けることができる。
電極22を形成して、逆導通端子32とドレイン電極22とを
外部導体34により接続し、第1〜3図に示すIGBT1を構
成する。また、IGBT1はその構造を大別すると第1〜3
図に示すように、素子領域4,高耐圧化領域3,周辺領域2
に分けることができる。
次に、上記構成において、その作動を説明する。
まず、第1図に示すIGBT1の逆方向特性すなわち逆導
通機能について第3図を用いて説明する。第3図には逆
導通状態の作動を説明するために、ソース電極18に正,
ドレイン電極22に負の電圧が印加されるように、電源V3
と負荷抵抗RLがソース電極18とドレイン電極22間に接続
されている。
通機能について第3図を用いて説明する。第3図には逆
導通状態の作動を説明するために、ソース電極18に正,
ドレイン電極22に負の電圧が印加されるように、電源V3
と負荷抵抗RLがソース電極18とドレイン電極22間に接続
されている。
上記構成において、逆導通電流は、p層13とn-層12が
成すダイオードすなわち逆導通ダイオードと、p層13,n
-層12およびp+層11がそれぞれエミッタ,ベース,コレ
クタを成す逆トランジスタの両方の経路で流れる。
成すダイオードすなわち逆導通ダイオードと、p層13,n
-層12およびp+層11がそれぞれエミッタ,ベース,コレ
クタを成す逆トランジスタの両方の経路で流れる。
まず、逆導通ダイオードについて考えると、逆導通電
流は、第3図中矢印40〜43にて示した経路、すなわち電
源V3の正極→ソース電極18→p層13→n-層12→n+埋込層
23→n-層12→n+層20→逆導通電極19および逆導通端子32
→外部導体34→ドレイン電極22→負荷抵抗RL→電源V3の
負極の経路で流れる。
流は、第3図中矢印40〜43にて示した経路、すなわち電
源V3の正極→ソース電極18→p層13→n-層12→n+埋込層
23→n-層12→n+層20→逆導通電極19および逆導通端子32
→外部導体34→ドレイン電極22→負荷抵抗RL→電源V3の
負極の経路で流れる。
この経路において、IGBT1の逆導通ダイオードの順方
向特性は、p層13とn-層12からなるpn接合の電気特性
と、p層13→n-層12(矢印41)→n+埋込層23→n-層12
(矢印42)→n+層20に至る経路で決まる動作抵抗で決定
される。すなわち、逆導通ダイオードの動作抵抗R1は、
(1)式で示される。
向特性は、p層13とn-層12からなるpn接合の電気特性
と、p層13→n-層12(矢印41)→n+埋込層23→n-層12
(矢印42)→n+層20に至る経路で決まる動作抵抗で決定
される。すなわち、逆導通ダイオードの動作抵抗R1は、
(1)式で示される。
R1=R10+R11+R12 …(1) ただし、R10は矢印41で示される電流がn-層12を横切
る時の抵抗で、R11はn+埋込層23を電流が横方向に流れ
る時の抵抗で、R12は矢印42で示される電流がn-層12を
横切る時の抵抗である。
る時の抵抗で、R11はn+埋込層23を電流が横方向に流れ
る時の抵抗で、R12は矢印42で示される電流がn-層12を
横切る時の抵抗である。
(1)式において、R10,R12は十分小さい。その理由
は、n-層12の抵抗率が数10Ω・cmと大きくても、矢印4
1,42で示される経路が高々100μmと短いからである。
また、R11も十分小さい。その理由は、n+埋込層23は高
濃度でその抵抗率は十分小さく設定してあり、またその
網形状も十分細かくしてあるからである。すなわち、
(1)式で示される逆導通ダイオードの動作抵抗R1は十
分小さいものとなっている。
は、n-層12の抵抗率が数10Ω・cmと大きくても、矢印4
1,42で示される経路が高々100μmと短いからである。
また、R11も十分小さい。その理由は、n+埋込層23は高
濃度でその抵抗率は十分小さく設定してあり、またその
網形状も十分細かくしてあるからである。すなわち、
(1)式で示される逆導通ダイオードの動作抵抗R1は十
分小さいものとなっている。
ここで、n+埋込層23が無い場合を考えると、逆導通電
流の経路は第3図において矢印44で示されるように、高
抵抗のn-層12を長い距離にわたって通過することにな
り、逆導通ダイオードの動作抵抗は極めて大きくなる。
流の経路は第3図において矢印44で示されるように、高
抵抗のn-層12を長い距離にわたって通過することにな
り、逆導通ダイオードの動作抵抗は極めて大きくなる。
次に、逆トランジスタについて考えると、第3図中矢
印47にて示した経路、すなわちソース電極18→p層13→
n-層12→p+層11→ドレイン電極22の経路で逆導通電流が
流れることになる。
印47にて示した経路、すなわちソース電極18→p層13→
n-層12→p+層11→ドレイン電極22の経路で逆導通電流が
流れることになる。
この経路において、逆トランジスタの順方向特性は、
エミッタに相当するp層13からベースに相当するn-層12
に注入される正孔の注入効率と、この正孔がベース層に
相当するn-層12を通過してコレクタに相当するp+層11に
到達する時の輸送効率によって決まり、注入効率と輸送
効率の積がこの逆トランジスタの順方向電流利得αを与
える。一般に、トランジスタのコレクタ電流ICとベース
電流IBの比は、この電流利得αを用いて、 で与えられ、通常αは1に近い値であるために、コレク
タ電流ICはベース電流IBよりも大である。ここで、p層
13,n-層12,p+層11の成す逆トランジスタにおいて、ベー
ス電流IBは前述の逆導通ダイオードを流れる電流に相当
する。したがって、この電流よりも大きい電流が逆トラ
ンジスタのコレクタ電流として流れることになる。
エミッタに相当するp層13からベースに相当するn-層12
に注入される正孔の注入効率と、この正孔がベース層に
相当するn-層12を通過してコレクタに相当するp+層11に
到達する時の輸送効率によって決まり、注入効率と輸送
効率の積がこの逆トランジスタの順方向電流利得αを与
える。一般に、トランジスタのコレクタ電流ICとベース
電流IBの比は、この電流利得αを用いて、 で与えられ、通常αは1に近い値であるために、コレク
タ電流ICはベース電流IBよりも大である。ここで、p層
13,n-層12,p+層11の成す逆トランジスタにおいて、ベー
ス電流IBは前述の逆導通ダイオードを流れる電流に相当
する。したがって、この電流よりも大きい電流が逆トラ
ンジスタのコレクタ電流として流れることになる。
以上の如く、n+埋込層23の存在により、逆導通ダイオ
ードの動作抵抗のみならず、逆トランジスタの動作抵抗
をも低下させることができ、これらの相乗効果により逆
導通機能の動作抵抗を極めて小さくすることができる。
ードの動作抵抗のみならず、逆トランジスタの動作抵抗
をも低下させることができ、これらの相乗効果により逆
導通機能の動作抵抗を極めて小さくすることができる。
第4図に、n+埋込層23がある場合(特性線Y)と無い
場合(特性線N)のIGBT1の電気特性を示す。第3象限
が逆導通特性に相当する。第4図をみて明らかのよう
に、n+埋込層23が有る場合の方が動作抵抗が小さく、大
電流が流せることがわかる。
場合(特性線N)のIGBT1の電気特性を示す。第3象限
が逆導通特性に相当する。第4図をみて明らかのよう
に、n+埋込層23が有る場合の方が動作抵抗が小さく、大
電流が流せることがわかる。
次に、第1図に示すIGBT1の順方向特性について第2
図を用いて説明する。第2図には順方向特性の作動を説
明するために、ドレイン電極22とソース電極18間に電源
V2と負荷抵抗RLが接続され、ゲート電極16とソース電極
18間に電源V1が接続されている。
図を用いて説明する。第2図には順方向特性の作動を説
明するために、ドレイン電極22とソース電極18間に電源
V2と負荷抵抗RLが接続され、ゲート電極16とソース電極
18間に電源V1が接続されている。
上記構成において、電子は矢印45で示す経路に従っ
て、n+層14→チャネル→n-層12→n+埋込層23の網目部分
24→p+層11の順に流れ、一方、正孔は矢印46で示される
経路に従って、p+層11→n+埋込層23の網目部分24→n-層
12→p層13の順に流れる。すなわち、n+埋込層23が存在
するIGBT1においても、本実施例ではn+埋込層23を網状
に形成し、このn+埋込層23の網目部分24を電子,正孔が
通過できるようにしているため、n+埋込層23の網目間隔
を適当に選ぶことにより、電子,正孔の通過に与える影
響を小さくし、n+埋込層23が無い従来のものと同様に、
高耐圧と低オン抵抗とを両立することができる。
て、n+層14→チャネル→n-層12→n+埋込層23の網目部分
24→p+層11の順に流れ、一方、正孔は矢印46で示される
経路に従って、p+層11→n+埋込層23の網目部分24→n-層
12→p層13の順に流れる。すなわち、n+埋込層23が存在
するIGBT1においても、本実施例ではn+埋込層23を網状
に形成し、このn+埋込層23の網目部分24を電子,正孔が
通過できるようにしているため、n+埋込層23の網目間隔
を適当に選ぶことにより、電子,正孔の通過に与える影
響を小さくし、n+埋込層23が無い従来のものと同様に、
高耐圧と低オン抵抗とを両立することができる。
さらに、第1図に示すIGBT1は逆導通機能の内蔵化の
みならずターンオフ時間を短縮することができる。以下
にその理由を説明する。IGBTの等価回路は第5図で示さ
れる。すなわち、pnpトランジスタ50,npnトランジスタ5
1,MOSFET52で構成され、通常動作においてnpnトランジ
スタ51が作動しないように短絡抵抗54によってベース・
エミッタ間が短絡されている。すなわち、IGBTのターン
オフ時間を決めるのは、pnpトランジスタ50のターンオ
フ時間である。ここでpnpトランジスタ50のエミッタE
は第1〜3図のp+層11,ベースBはn-層12そしてコレク
タCはp層13に対応している。
みならずターンオフ時間を短縮することができる。以下
にその理由を説明する。IGBTの等価回路は第5図で示さ
れる。すなわち、pnpトランジスタ50,npnトランジスタ5
1,MOSFET52で構成され、通常動作においてnpnトランジ
スタ51が作動しないように短絡抵抗54によってベース・
エミッタ間が短絡されている。すなわち、IGBTのターン
オフ時間を決めるのは、pnpトランジスタ50のターンオ
フ時間である。ここでpnpトランジスタ50のエミッタE
は第1〜3図のp+層11,ベースBはn-層12そしてコレク
タCはp層13に対応している。
一般にバイポーラトランジスタにおいてベース・エミ
ッタ間に適当な抵抗を接続すれば、ベース中に蓄積した
過剰な電荷がこの抵抗により抜き取られ、ターンオフ時
間が短縮できることが知られている。すなわち、第5図
において適当な低抵抗53をpnpトランジスタ50のベース
・エミッタ間に接続すればpnpトランジスタのターンオ
フ時間は短縮され、IGBT1のターンオフ時間は短縮され
ることになる。
ッタ間に適当な抵抗を接続すれば、ベース中に蓄積した
過剰な電荷がこの抵抗により抜き取られ、ターンオフ時
間が短縮できることが知られている。すなわち、第5図
において適当な低抵抗53をpnpトランジスタ50のベース
・エミッタ間に接続すればpnpトランジスタのターンオ
フ時間は短縮され、IGBT1のターンオフ時間は短縮され
ることになる。
pnpトランジスタ50のベースはn-層12、エミッタはp+
層11に相当することから、第5図の抵抗53の抵抗値R53
は(2)式であらわされる。
層11に相当することから、第5図の抵抗53の抵抗値R53
は(2)式であらわされる。
R53=R11+R12 …(2) ただし、R11はn+埋込層23を電流が横方向に流れる時
の抵抗、R12はn+埋込層23とn+層20の間の抵抗であり、
(1)式で用いたR11,R12とそれぞれ同一の抵抗であ
る。
の抵抗、R12はn+埋込層23とn+層20の間の抵抗であり、
(1)式で用いたR11,R12とそれぞれ同一の抵抗であ
る。
第2,3図より明らかな様に、n+埋込層23は接合面30の
全面に網状に広がり、かつn-層12と電気的に接触してい
る。従って(2)式中のR11は十分小さく、R12も小さい
ので、R53は小さくでき、pnpトランジスタ50のターンオ
フ時間は短縮でき、ひいてはIGBT1のターンオフ時間は
短縮できることになる。
全面に網状に広がり、かつn-層12と電気的に接触してい
る。従って(2)式中のR11は十分小さく、R12も小さい
ので、R53は小さくでき、pnpトランジスタ50のターンオ
フ時間は短縮でき、ひいてはIGBT1のターンオフ時間は
短縮できることになる。
以上述べたように本実施例では、n+埋込層23を網状と
しているためにp+層11からの正孔注入効率を損なうこと
なく、すなわちオン抵抗を増大することなくターンオフ
時間を短縮できるとともに、逆導通機能を内蔵化した構
造を実現している。
しているためにp+層11からの正孔注入効率を損なうこと
なく、すなわちオン抵抗を増大することなくターンオフ
時間を短縮できるとともに、逆導通機能を内蔵化した構
造を実現している。
なお、本実施例においてn+層20はn+層14と同時に形成
でき、第14図に示すものの製造工程あるいは通常のパワ
ーMOSFETと同様の製造工程において、網状のn+埋込層23
を形成する一工程を付加することのみで、すなわち第15
図に示すもののように基板の裏側に素子領域4としての
p+型領域と分離して逆導通ダイオード領域5としてのn+
型領域を形成する必要もなく、工程を複雑化することな
く製造できる。また、一般にIGBTの製造方法において、
導電型の異なる基板同志の接合いわゆるウェハ直接接合
を用いて製造するものも知られているが、この場合にも
網状のn+埋込層を接合前の基板のウェハ接合界面に形成
することにより構成することができる。
でき、第14図に示すものの製造工程あるいは通常のパワ
ーMOSFETと同様の製造工程において、網状のn+埋込層23
を形成する一工程を付加することのみで、すなわち第15
図に示すもののように基板の裏側に素子領域4としての
p+型領域と分離して逆導通ダイオード領域5としてのn+
型領域を形成する必要もなく、工程を複雑化することな
く製造できる。また、一般にIGBTの製造方法において、
導電型の異なる基板同志の接合いわゆるウェハ直接接合
を用いて製造するものも知られているが、この場合にも
網状のn+埋込層を接合前の基板のウェハ接合界面に形成
することにより構成することができる。
次に、第6〜8図に第2実施例を示す。第7図,第8
図はそれぞれ第6図の斜視図に示すもののAA断面図、BB
断面図である。なお、第1〜3図と同一部分には同一符
号を付してある。第6〜8図が第1〜3図と異なる点
は、n+埋込層23の一部を変更したことである。図におい
て、周辺領域2,高耐圧化領域3,ソース端子31及び逆導通
端子32に対向するn+埋込層23の部分、すなわち素子領域
4に対向するn+埋込層23以外の部分を網目形状から網目
の無い一様なn+層233及び231に変更している。
図はそれぞれ第6図の斜視図に示すもののAA断面図、BB
断面図である。なお、第1〜3図と同一部分には同一符
号を付してある。第6〜8図が第1〜3図と異なる点
は、n+埋込層23の一部を変更したことである。図におい
て、周辺領域2,高耐圧化領域3,ソース端子31及び逆導通
端子32に対向するn+埋込層23の部分、すなわち素子領域
4に対向するn+埋込層23以外の部分を網目形状から網目
の無い一様なn+層233及び231に変更している。
この変更により、n+層20に対向する領域のn+埋込層23
はその領域において面積が大きくなり、前記(1),
(2)式中の抵抗R12をさらに小さくすることができる
ため、IGBT1の逆導通ダイオードの動作抵抗R1をさらに
小さくでき、かつ、第5図の等価回路に示すpnpトラン
ジスタ50のベース・エミッタ間の抵抗R53もさらに小さ
くできるので、ターンオフ時間もさらに短縮できる。
はその領域において面積が大きくなり、前記(1),
(2)式中の抵抗R12をさらに小さくすることができる
ため、IGBT1の逆導通ダイオードの動作抵抗R1をさらに
小さくでき、かつ、第5図の等価回路に示すpnpトラン
ジスタ50のベース・エミッタ間の抵抗R53もさらに小さ
くできるので、ターンオフ時間もさらに短縮できる。
また、n+埋込層23のパターン形状はその他、種々変形
実施することができる。例えば上述した第1および第2
実施例ではn+埋込層23を網形状すなわち縦横2方向の格
子状としていたが、第9図に示す第3実施例,第10図に
示す第4実施例のようにどちらか1方向のみの縞形状、
あるいはこれら形状にとらわれることなく、その目的を
逸脱しない範囲で形状の変更が可能である。また、第6
図のn+埋込層233,231はIGBT1の周辺領域2,高耐圧化領域
3,ソース端子31及び逆導通電極19および逆導通端子32の
全てに対向する位置に形成する必要は無く、これらの一
部にn+埋込層233,231を形成しても同様の効果が得られ
る。
実施することができる。例えば上述した第1および第2
実施例ではn+埋込層23を網形状すなわち縦横2方向の格
子状としていたが、第9図に示す第3実施例,第10図に
示す第4実施例のようにどちらか1方向のみの縞形状、
あるいはこれら形状にとらわれることなく、その目的を
逸脱しない範囲で形状の変更が可能である。また、第6
図のn+埋込層233,231はIGBT1の周辺領域2,高耐圧化領域
3,ソース端子31及び逆導通電極19および逆導通端子32の
全てに対向する位置に形成する必要は無く、これらの一
部にn+埋込層233,231を形成しても同様の効果が得られ
る。
また、n+埋込層23は必ずしもn+層20下まで形成する必
要はなく、n-層12,p層13によって形成される逆導通ダイ
オードの動作抵抗を十分小さくすることができればよ
く、例えば高耐圧化領域3下までであってもよい。
要はなく、n-層12,p層13によって形成される逆導通ダイ
オードの動作抵抗を十分小さくすることができればよ
く、例えば高耐圧化領域3下までであってもよい。
また、n+埋込層23は必ずしもn-層12とp+層11の境界面
に位置する必要は無く、境界面の近傍のn-層12中であっ
ても同様の効果が得られる。
に位置する必要は無く、境界面の近傍のn-層12中であっ
ても同様の効果が得られる。
次に、第11〜13図を用いて本発明の第5実施例を説明
する。第11図は本発明の第5実施例を適用したIGBTの斜
視断面図、第12図,第13図はそれぞれ第11図に示すもの
のAA断面図,BB断面図である。なお、第1〜3図と同一
部分には同一符号を付してある。
する。第11図は本発明の第5実施例を適用したIGBTの斜
視断面図、第12図,第13図はそれぞれ第11図に示すもの
のAA断面図,BB断面図である。なお、第1〜3図と同一
部分には同一符号を付してある。
第11〜13図に示す第5実施例が第1〜3図に示す第1
実施例と異なる点は、n+埋込層23がp+層11内に、該p+層
11のn-層12との境界面(接合面)30から深さlだけ埋め
込まれて形成されていることである。これは、上記第1
実施例で説明した製造工程と同様にしてIGBT1を製作す
る場合に、半導体基板であるp+層11表面に不純物を選択
拡散して網目状のn+層23を形成し、n+層12を気相成長さ
せた後の工程において、ウエハに熱処理を施すことによ
りn+埋込層23をp+層11内に埋め込んでいる。すなわち、
熱処理工程がウエハに施されるとp+層11の不純物がn-層
12側に拡散し、p+層11およびn-層12により形成されるpn
接合位置がn-層12側に移動することを利用しており、そ
の結果n+埋込層23がp+層11内に埋め込み形成されるもの
である。なお、この時、接合面30とn+埋込層23との距離
l,およびこれら両者間のp+層領域11′の不純物濃度を制
御することにより、距離lを電子の拡散長以下とする。
実施例と異なる点は、n+埋込層23がp+層11内に、該p+層
11のn-層12との境界面(接合面)30から深さlだけ埋め
込まれて形成されていることである。これは、上記第1
実施例で説明した製造工程と同様にしてIGBT1を製作す
る場合に、半導体基板であるp+層11表面に不純物を選択
拡散して網目状のn+層23を形成し、n+層12を気相成長さ
せた後の工程において、ウエハに熱処理を施すことによ
りn+埋込層23をp+層11内に埋め込んでいる。すなわち、
熱処理工程がウエハに施されるとp+層11の不純物がn-層
12側に拡散し、p+層11およびn-層12により形成されるpn
接合位置がn-層12側に移動することを利用しており、そ
の結果n+埋込層23がp+層11内に埋め込み形成されるもの
である。なお、この時、接合面30とn+埋込層23との距離
l,およびこれら両者間のp+層領域11′の不純物濃度を制
御することにより、距離lを電子の拡散長以下とする。
次に、上記構成において、その作動を説明する。
まず、第11図に示すIGBT1の逆方向特性すなわち逆導
通機能について第13図を用いて説明する。第13図には逆
導通状態の作動を説明するために、ソース電極18に正,
ドレイン電極22に負の電圧が印加されるように、電源V3
と負荷抵抗RLがソース電極18とドレイン電極22間に接続
されている。
通機能について第13図を用いて説明する。第13図には逆
導通状態の作動を説明するために、ソース電極18に正,
ドレイン電極22に負の電圧が印加されるように、電源V3
と負荷抵抗RLがソース電極18とドレイン電極22間に接続
されている。
上記構成において、逆導通電流は、p層13とn-層12が
成すダイオードすなわち逆導通ダイオードと、p層13,n
-層12およびp+層11がそれぞれエミッタ,ベース,コレ
クタを成す逆トランジスタの両方の経路で流れる。
成すダイオードすなわち逆導通ダイオードと、p層13,n
-層12およびp+層11がそれぞれエミッタ,ベース,コレ
クタを成す逆トランジスタの両方の経路で流れる。
まず、逆導通ダイオードについて考えると、逆導通電
流は、第13図中矢印40〜43にて示した経路、すなわち電
源V3の正極→ソース電極18→p層13→n-層12→p+層領域
11′→n+埋込層23→p+層領域11′→n-層12→n+層20→逆
導通電極19および逆導通端子32→外部導体34→ドレイン
電極22→負荷抵抗RL→電源V3の負極の経路で流れる。
流は、第13図中矢印40〜43にて示した経路、すなわち電
源V3の正極→ソース電極18→p層13→n-層12→p+層領域
11′→n+埋込層23→p+層領域11′→n-層12→n+層20→逆
導通電極19および逆導通端子32→外部導体34→ドレイン
電極22→負荷抵抗RL→電源V3の負極の経路で流れる。
この経路において、IGBT1の逆導通ダイオードの順方
向特性は、p層13とn-層12からなるpn接合の電気特性
と、p層13→n-層12(矢印41)→p+層領域11′(矢印4
1)→n+埋込層23→p+層領域11′(矢印42)→n-層12
(矢印42)→n+層20に至る経路で決まる動作抵抗で決定
される。すなわち、逆導通ダイオードの動作抵抗R1は、
(3)式で示される。
向特性は、p層13とn-層12からなるpn接合の電気特性
と、p層13→n-層12(矢印41)→p+層領域11′(矢印4
1)→n+埋込層23→p+層領域11′(矢印42)→n-層12
(矢印42)→n+層20に至る経路で決まる動作抵抗で決定
される。すなわち、逆導通ダイオードの動作抵抗R1は、
(3)式で示される。
R1=R10+R11+R12+R13+R14 …(3) ただし、R10は矢印41で示される電流がn-層12を横切
る時の抵抗で、R11はn+埋込層23を電流が横方向に流れ
る時の抵抗で、R12は矢印42で示される電流がn-層12を
横切る時の抵抗で、(1)式で定義したものと同じであ
る。また、R13は矢印41で示される電流がp+層領域11′
を横切る時の抵抗で、R14は矢印42で示される電流がp+
層領域11′を横切る時の抵抗である。
る時の抵抗で、R11はn+埋込層23を電流が横方向に流れ
る時の抵抗で、R12は矢印42で示される電流がn-層12を
横切る時の抵抗で、(1)式で定義したものと同じであ
る。また、R13は矢印41で示される電流がp+層領域11′
を横切る時の抵抗で、R14は矢印42で示される電流がp+
層領域11′を横切る時の抵抗である。
(3)式において、R10,R11,R12は(1)式でも述べ
たように十分小さい。また、上述した逆導通電流の流れ
る経路において、p+層領域11′の幅lはキャリアの拡散
長以下とされているために、キャリアは容易にp+層領域
11′を横切ることができる、R13,R14も十分小さいもの
である。すなわち、(3)式で示される逆導通ダイオー
ドの動作抵抗R1は十分小さいものとなっている。
たように十分小さい。また、上述した逆導通電流の流れ
る経路において、p+層領域11′の幅lはキャリアの拡散
長以下とされているために、キャリアは容易にp+層領域
11′を横切ることができる、R13,R14も十分小さいもの
である。すなわち、(3)式で示される逆導通ダイオー
ドの動作抵抗R1は十分小さいものとなっている。
ここで、n+埋込層23が無い場合を考えると、逆導通電
流の経路は第13図において矢印44で示されるように、高
抵抗のn-層12を長い距離にわたって通過することにな
り、逆導通ダイオードの動作抵抗は極めて大きくなる。
流の経路は第13図において矢印44で示されるように、高
抵抗のn-層12を長い距離にわたって通過することにな
り、逆導通ダイオードの動作抵抗は極めて大きくなる。
次に、逆トランジスタについて考えると、第13図中矢
印47にて示した経路、すなわちソース電極18→p層13→
n-層12→(p+層領域11′)→p+層11→ドレイン電極22の
経路で逆導通電流が流れることになる。すなわち、第1
実施例で説明したように、この逆導通電流は、前述の逆
導通ダイオードを流れる電流よりも大である該逆トラン
ジスタのコレクタ電流として流れることになる。
印47にて示した経路、すなわちソース電極18→p層13→
n-層12→(p+層領域11′)→p+層11→ドレイン電極22の
経路で逆導通電流が流れることになる。すなわち、第1
実施例で説明したように、この逆導通電流は、前述の逆
導通ダイオードを流れる電流よりも大である該逆トラン
ジスタのコレクタ電流として流れることになる。
以上の如く、n+埋込層23の存在により、逆導通ダイオ
ードの動作抵抗のみならず、逆トランジスタの動作抵抗
をも低下させることができ、これらの相乗効果により逆
導通機能の動作抵抗を極めて小さくすることができる。
なお、本実施例によるIGBT1も上記第1実施例と同様
に、その電気特性は第4図に示すもの(特性線Y)とな
る。
ードの動作抵抗のみならず、逆トランジスタの動作抵抗
をも低下させることができ、これらの相乗効果により逆
導通機能の動作抵抗を極めて小さくすることができる。
なお、本実施例によるIGBT1も上記第1実施例と同様
に、その電気特性は第4図に示すもの(特性線Y)とな
る。
次に、第11図に示すIGBT1の順方向特性について第12
図を用いて説明する。第12図には順方向特性の作動を説
明するために、ドレイン電極22とソース電極18間に電源
V2と負荷抵抗RLが接続され、ゲート電極16とソース電極
18間に電源V1が接続されている。
図を用いて説明する。第12図には順方向特性の作動を説
明するために、ドレイン電極22とソース電極18間に電源
V2と負荷抵抗RLが接続され、ゲート電極16とソース電極
18間に電源V1が接続されている。
上記構成において、電子は矢印45で示す経路に従っ
て、n+層14→チャネル→n-層12→(p+層領域11′→n+埋
込層23の網目部分24)→p+層11の順に流れ、一方、正孔
は矢印46で示される経路に従って、p+層11→(n+埋込層
23の網目部分24→p+層領域11′)→n-層12→p層13の順
に流れる。すなわち、本実施例ではn+埋込層23が形成さ
れていても、このn+埋込層23の網目部分24を電子,正孔
が通過できるようになっており、さらにp+層11(p+層領
域11′)とn-層12とは接合面30の全面を介してキャリア
の授受を行うことができ、n+埋込層23により電子,正孔
の流れが阻害されることなく、n+埋込層23が無い従来の
ものと同様に、高耐圧と低オン抵抗とを両立することが
できることになる。
て、n+層14→チャネル→n-層12→(p+層領域11′→n+埋
込層23の網目部分24)→p+層11の順に流れ、一方、正孔
は矢印46で示される経路に従って、p+層11→(n+埋込層
23の網目部分24→p+層領域11′)→n-層12→p層13の順
に流れる。すなわち、本実施例ではn+埋込層23が形成さ
れていても、このn+埋込層23の網目部分24を電子,正孔
が通過できるようになっており、さらにp+層11(p+層領
域11′)とn-層12とは接合面30の全面を介してキャリア
の授受を行うことができ、n+埋込層23により電子,正孔
の流れが阻害されることなく、n+埋込層23が無い従来の
ものと同様に、高耐圧と低オン抵抗とを両立することが
できることになる。
さらに、第11図に示すIGBT1は逆導通機能の内蔵化の
みならずターンオフ時間を短縮することができる。以下
にその理由を説明する。第1実施例で示したように、IG
BT1の等価回路は第5図で示され、また、IGBTのターン
オフ時間を決めるのは、pnpトランジスタ50のターンオ
フ時間である。なお、pnpトランジスタ50のエミッタE
は第11〜13図のp+層11,ベースBはn-層12そしてコレク
タCはp層13に対応しており、ベースB中に蓄積した過
剰な電荷を抜取り、ターンオフ時間を短縮させるために
ベースB・エミッタE間に接続される適当な低抵抗53の
抵抗値R53は、本実施例の場合、(4)式であらわされ
る。
みならずターンオフ時間を短縮することができる。以下
にその理由を説明する。第1実施例で示したように、IG
BT1の等価回路は第5図で示され、また、IGBTのターン
オフ時間を決めるのは、pnpトランジスタ50のターンオ
フ時間である。なお、pnpトランジスタ50のエミッタE
は第11〜13図のp+層11,ベースBはn-層12そしてコレク
タCはp層13に対応しており、ベースB中に蓄積した過
剰な電荷を抜取り、ターンオフ時間を短縮させるために
ベースB・エミッタE間に接続される適当な低抵抗53の
抵抗値R53は、本実施例の場合、(4)式であらわされ
る。
R53=R11+R12+R13+R14 …(4) ただし、R11はn+埋込層23を電流が横方向に流れる時
の抵抗、R12はn-層12を電流が横切る時の抵抗、R13,R14
はp+層領域11′を電流が横切る時の抵抗であり、(3)
式で用いたR11〜R14とそれぞれ同一の抵抗である。
の抵抗、R12はn-層12を電流が横切る時の抵抗、R13,R14
はp+層領域11′を電流が横切る時の抵抗であり、(3)
式で用いたR11〜R14とそれぞれ同一の抵抗である。
第12,13図より明らかな様に、n+埋込層23は、接合面3
0の全面に平行に網状に広がっている。また、p+層領域1
1′の幅lはキャリアの拡散長以下であるためにキャリ
アは容易に横切ることができ、その抵抗R13,R14は十分
小さい。また、前述のように、(4)式中のR11は十分
小さく、R12も小さい。従って、R53は小さくでき、pnp
トランジスタ50のターンオフ時間は短縮でき、ひいては
IGBT1のターンオフ時間は短縮できることになる。
0の全面に平行に網状に広がっている。また、p+層領域1
1′の幅lはキャリアの拡散長以下であるためにキャリ
アは容易に横切ることができ、その抵抗R13,R14は十分
小さい。また、前述のように、(4)式中のR11は十分
小さく、R12も小さい。従って、R53は小さくでき、pnp
トランジスタ50のターンオフ時間は短縮でき、ひいては
IGBT1のターンオフ時間は短縮できることになる。
以上述べたように本実施例では、n+埋込層23を網状と
し、かつ接合面30よりキャリアの拡散長以下の距離lだ
けp+層11側に離れた位置に該n+埋込層23を形成している
ために、p+層11とn-層12との接合面30の面積の減少はな
く、しかしてp+層11からの正孔注入効率を損なうことな
く,すなわちオン抵抗を増大することなくターンオフ時
間を短縮できるとともに、逆導通機能を内蔵化した構造
を実現している。
し、かつ接合面30よりキャリアの拡散長以下の距離lだ
けp+層11側に離れた位置に該n+埋込層23を形成している
ために、p+層11とn-層12との接合面30の面積の減少はな
く、しかしてp+層11からの正孔注入効率を損なうことな
く,すなわちオン抵抗を増大することなくターンオフ時
間を短縮できるとともに、逆導通機能を内蔵化した構造
を実現している。
さらに、第5実施例において、距離lを変えることに
より、ターンオフ時間を制御することができる。
より、ターンオフ時間を制御することができる。
なお、接合面30より距離lだけp+層11中に離れた位置
にn+埋込層23を形成する方法としては、上述の熱処理を
利用する他に、n+埋込層23の拡散形成後にさらにp+層を
気相成長させるようにする方法,あるいはウエハ直接接
合を応用する方法等、種々の方法を適用することができ
る。
にn+埋込層23を形成する方法としては、上述の熱処理を
利用する他に、n+埋込層23の拡散形成後にさらにp+層を
気相成長させるようにする方法,あるいはウエハ直接接
合を応用する方法等、種々の方法を適用することができ
る。
また、p+層11中にn+埋込層23を形成した第5実施例に
おいても、上述した第2,第3,第4実施例のようにn+埋込
層23のパターン形状は、その目的を逸脱しない範囲で種
々の変形実施が可能である。
おいても、上述した第2,第3,第4実施例のようにn+埋込
層23のパターン形状は、その目的を逸脱しない範囲で種
々の変形実施が可能である。
なお、上述した種々の実施例において、高耐圧化領域
3はIGBT使用条件によっては必ずしも形成されるもので
はない。
3はIGBT使用条件によっては必ずしも形成されるもので
はない。
さらに、上述した種々の実施例では、第1導電型とし
てp型,第2導電型としてn型を用いた例を説明した
が、これらの導電型を逆にした場合も本発明は有効であ
る。
てp型,第2導電型としてn型を用いた例を説明した
が、これらの導電型を逆にした場合も本発明は有効であ
る。
産業上の利用可能性 以上のように、本発明に係る絶縁ゲート型バイポーラ
トランジスタは、高耐圧と低オン抵抗を両立できるパワ
ー素子として有効であり、特にモータをPWM(パルス幅
変調)制御にて駆動するためのインバータ等,電力変換
装置の電力用スイッチング素子として用いた場合、その
一体化した逆導通機能によりモータ電流を還流させるこ
とができて非常に有効である。
トランジスタは、高耐圧と低オン抵抗を両立できるパワ
ー素子として有効であり、特にモータをPWM(パルス幅
変調)制御にて駆動するためのインバータ等,電力変換
装置の電力用スイッチング素子として用いた場合、その
一体化した逆導通機能によりモータ電流を還流させるこ
とができて非常に有効である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 29/78
Claims (12)
- 【請求項1】第1導電型の第1半導体層と、 この第1半導体層に接する第2導電型の第2半導体層
と、 この第2半導体層内に形成されるとともに、前記第2半
導体層表面に接合部が終端するように部分的に形成され
た第1導電型の第3半導体層と、 この第3半導体層内に形成されるとともに、前記第3半
導体層表面に接合部が終端するように部分的に形成され
た第2導電型の第4半導体層と、 前記第2半導体層と第4半導体層間の前記第3半導体層
表面をチャネル領域として、少なくともこのチャネル領
域上にゲート絶縁膜を介して形成されたゲート電極と、 前記第3半導体層と前記第4半導体層の両方とに接触す
るソース電極と、 前記第1半導体層に接触するドレイン電極と、 前記第2半導体層内において前記第3半導体層と離間し
た位置に配置され、前記第2半導体層よりも高不純物濃
度に形成されるとともに前記ドレイン電極に電気的に短
絡接続された第2導電型の第5半導体層と、 前記第1半導体層と前記第2半導体層との境界面に沿っ
て前記第1半導体層又は前記第2半導体層と接触部を有
して配置され、前記第2半導体層よりも高不純物濃度に
形成されて、前記第2半導体層のうち前記第5半導体層
から離れた領域と前記第5半導体層との間における電気
抵抗を小さくするとともに、前記第1半導体層と前記第
2半導体層との間のキャリアの授受のために該キャリア
の通過する領域を残した所定のパターン形状を有して形
成された第2導電型の第6半導体層と を備えたことを特徴とする絶縁ゲート型バイポーラトラ
ンジスタ。 - 【請求項2】前記第6半導体層は、前記第1半導体層と
前記第2半導体層との境界面において前記第2半導体層
と接触面を有して配置されるとともに、前記第1半導体
層と前記第2半導体層との間のキャリアの授受のための
前記第1半導体層と前記第2半導体層との接触面を残す
ようにして該キャリアの通過する領域が設定された前記
所定のパターン形状を有して形成されていることを特徴
とする請求の範囲第1項記載の絶縁ゲート型バイポーラ
トランジスタ。 - 【請求項3】前記第6半導体層は、前記第1半導体層と
前記第2半導体層の境界面近傍の前記第1半導体層内に
形成され、その形成位置は前記第1半導体層と前記第2
半導体層の境界面からの距離が前記第1半導体層におけ
る少数キャリアの拡散長以下となる位置に規定されてお
り、さらに、前記第1半導体層と前記第2半導体層との
間のキャリアの授受のために前記第1半導体層内を多数
キャリアが通過するための前記所定のパターン形状を有
して形成されていることを特徴とする請求の範囲第1項
記載の絶縁ゲート型バイポーラトランジスタ。 - 【請求項4】前記所定のパターン形状は、少なくとも前
記第3半導体層に対向する領域において、網形状あるい
は縞形状であることを特徴とする請求の範囲第1項乃至
第3項の何れかに記載の絶縁ゲート型バイポーラトラン
ジスタ。 - 【請求項5】前記第5半導体層は、前記第2半導体層表
面の周縁部の全周にわたって形成されていることを特徴
とする請求の範囲第1項乃至第4項の何れかに記載の絶
縁ゲート型バイポーラトランジスタ。 - 【請求項6】前記第2半導体層表面の周縁部の全周にわ
たって前記第5半導体層に接触する金属電極が形成され
ていることを特徴とする請求の範囲第5項記載の絶縁ゲ
ート型バイポーラトランジスタ。 - 【請求項7】前記第5半導体層は、前記ドレイン電極と
導体により電気的に接続されていることを特徴とする請
求の範囲第5項又は第6項に記載の絶縁ゲート型バイポ
ーラトランジスタ。 - 【請求項8】前記第6半導体層が、前記第2半導体層の
前記第1半導体層との境界面に沿って、前記第2半導体
層表面の周縁部に形成された前記第5半導体層に対向す
る領域にまで延在していることを特徴とする請求の範囲
第5項乃至第7項の何れかに記載の絶縁ゲート型バイポ
ーラトランジスタ。 - 【請求項9】前記第6半導体層は、前記第5半導体層に
対向した領域においてその領域全部を覆うとともに、少
なくとも前記第3半導体層に対向する領域においては前
記所定のパターン形状を有するようにして形成されてい
ることを特徴とする請求の範囲第8項記載の絶縁ゲート
型バイポーラトランジスタ。 - 【請求項10】前記第3半導体層と前記第5半導体層と
の間に高耐圧化領域が設定されていることを特徴とする
請求の範囲第1項乃至第9項の何れかに記載の絶縁ゲー
ト型バイポーラトランジスタ。 - 【請求項11】前記第6半導体層は、前記高耐圧化領域
が設定された位置におけるその領域全部を覆うととも
に、少なくとも前記第3半導体層に対向する領域におい
ては前記所定のパターン形状を有するようにして形成さ
れていることを特徴とする請求の範囲第10項記載の絶縁
ゲート型バイポーラトランジスタ。 - 【請求項12】前記高耐圧化領域は前記第3半導体層と
前記第5半導体層との間の前記第2半導体層に形成され
たガードリングであることを特徴とする請求の範囲第10
項又は第11項に記載の絶縁ゲート型バイポーラトランジ
スタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2512038A JP2959127B2 (ja) | 1989-08-31 | 1990-08-29 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1-226262 | 1989-08-31 | ||
JP22626289 | 1989-08-31 | ||
PCT/JP1990/001091 WO1991003842A1 (en) | 1989-08-31 | 1990-08-29 | Insulated gate bipolar transistor |
JP2512038A JP2959127B2 (ja) | 1989-08-31 | 1990-08-29 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2959127B2 true JP2959127B2 (ja) | 1999-10-06 |
Family
ID=26527086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2512038A Expired - Lifetime JP2959127B2 (ja) | 1989-08-31 | 1990-08-29 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2959127B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8039879B2 (en) | 2007-10-24 | 2011-10-18 | Fuji Electric Co., Ltd. | Semiconductor device having a control circuit and method of its manufacture |
-
1990
- 1990-08-29 JP JP2512038A patent/JP2959127B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8039879B2 (en) | 2007-10-24 | 2011-10-18 | Fuji Electric Co., Ltd. | Semiconductor device having a control circuit and method of its manufacture |
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