JPS5852850A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5852850A JPS5852850A JP15096681A JP15096681A JPS5852850A JP S5852850 A JPS5852850 A JP S5852850A JP 15096681 A JP15096681 A JP 15096681A JP 15096681 A JP15096681 A JP 15096681A JP S5852850 A JPS5852850 A JP S5852850A
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- polycrystalline silicon
- grown
- gate electrode
- silicon dioxide
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明は、多結晶シリコ／または耐酸化性金属により形
成された。導電路およびゲート電極の一方または双方を
含む半導体装置の製造方法に関する。
成された。導電路およびゲート電極の一方または双方を
含む半導体装置の製造方法に関する。
第１図に代表的なＭＯ８型半導体装置の断面構造を示す
。第１図の構造は、通常、半導体基体１０表面を選択酸
化して厚いフィールド膜２を形成し、次いでゲート絶縁
膜３を形成し、次いで多結晶７リコ／による導電絡着及
びゲート電極５を形成し１．ソース、ドレイ／拡散層６
，７を形成した後、熱酸化法によシ導電絡着及びゲート
電極５０表面に酸化シリコン＠８．９を成長させ１次い
で金属配線層１０を形成する事によシ得られる。
。第１図の構造は、通常、半導体基体１０表面を選択酸
化して厚いフィールド膜２を形成し、次いでゲート絶縁
膜３を形成し、次いで多結晶７リコ／による導電絡着及
びゲート電極５を形成し１．ソース、ドレイ／拡散層６
，７を形成した後、熱酸化法によシ導電絡着及びゲート
電極５０表面に酸化シリコン＠８．９を成長させ１次い
で金属配線層１０を形成する事によシ得られる。
上記の方法による第１図に示す構造では、導電路４及び
ゲート電極５の側面部での段１１，１１゜１１．１１が
急峻で、導電絡着或いはゲート電極５と交差する金属配
線層１０が切断しやすく、製造上の歩留りを低下し、か
つ信頼性を低下させていた。段部１１が急峻になる理由
は、主として、多結晶シリコ／からなる導電路４及びゲ
ート電極５の側面が加工の際にもともと直立しており、
続く酸化工程ではその急峻な段が平滑化されない為であ
る。
ゲート電極５の側面部での段１１，１１゜１１．１１が
急峻で、導電絡着或いはゲート電極５と交差する金属配
線層１０が切断しやすく、製造上の歩留りを低下し、か
つ信頼性を低下させていた。段部１１が急峻になる理由
は、主として、多結晶シリコ／からなる導電路４及びゲ
ート電極５の側面が加工の際にもともと直立しており、
続く酸化工程ではその急峻な段が平滑化されない為であ
る。
以上の欠点を除去した代表的な従来の製造方法による構
造を第２図に示す。第２図において、第１図に示すもの
と酸化工Ｓまでは全く同一であるが、酸化クリコノ膜８
，９の表面を気相成長のリンガラス膜１２により覆って
いる点で異る。
造を第２図に示す。第２図において、第１図に示すもの
と酸化工Ｓまでは全く同一であるが、酸化クリコノ膜８
，９の表面を気相成長のリンガラス膜１２により覆って
いる点で異る。
す／ガラス膜１２を成長後、ｔｏｏｏ’ｃ程度の熱処理
することにより１段部１３，１３，１３，１Ｂは平滑化
され、交差する金属配線層１４は断線の危険性が少い。
することにより１段部１３，１３，１３，１Ｂは平滑化
され、交差する金属配線層１４は断線の危険性が少い。
しかし、第２図の方法によると、金属配線層１４とり／
ガラス膜１２が密着している為に、高温、高湿度の雰囲
気中では、リンガラス膜により生成したり／酸により、
金属配線層１４が腐蝕され、装置の信頼性が着しく低下
していた。
ガラス膜１２が密着している為に、高温、高湿度の雰囲
気中では、リンガラス膜により生成したり／酸により、
金属配線層１４が腐蝕され、装置の信頼性が着しく低下
していた。
本発明の目的は、以上の欠点を除去し、交差金属配線層
の断線の恐れのない、信頼性の高い半導体装置を歩留り
よく製造する方法を提供することにある。
の断線の恐れのない、信頼性の高い半導体装置を歩留り
よく製造する方法を提供することにある。
つぎに１本発明を実施例によシ説明する。
第３図（ａｌ〜（Ｃ）は本発明の一実施例の製造工程を
示す断面図である。第３図（ａ） Ｋ示す如く、半導体
基体１の表面を選択酸化してフィールド膜２を成長させ
、ゲート絶縁膜３を形成し、次いで多結晶シリコ／よシ
なる導電路４及びゲート電極５を形成した後、ゲート電
極５をマスクとしてソース。
示す断面図である。第３図（ａ） Ｋ示す如く、半導体
基体１の表面を選択酸化してフィールド膜２を成長させ
、ゲート絶縁膜３を形成し、次いで多結晶シリコ／よシ
なる導電路４及びゲート電極５を形成した後、ゲート電
極５をマスクとしてソース。
ドレイ／拡散層６，７を形成する壕では、従来の製造方
法と同じである。
法と同じである。
次いで第３図（ｂｌに示す如く、全面に気相成長法で多
結晶シリコン膜１５を被着する。続いて第３図（Ｃ）に
示すように、多結晶シリコン膜１５を全て酸化して、二
酸化シリコ／膜１６に交換する。多結晶シリコン膜１５
の厚さは約２０００１程度が望ましく、９５０℃スチー
ム雰囲気内２時間程度の熱処理で二酸化シリコン膜１６
に変換される。気相成長法による多結晶シリコン膜１５
は成長温度が比較的高い為もあシ、導電路４．ゲート電
極５の急峻な段部ｔｓ、ｔｓ、ｔｓ、ｔ８にも滑らかに
成長する。特に図には示さなかったが、導電路４の側部
直下ｔｅａＶｃ生じやすいフィールド膜２のエツチング
によるくぼみがある場合でも１．カパレ、ジよ〈成長す
る。
結晶シリコン膜１５を被着する。続いて第３図（Ｃ）に
示すように、多結晶シリコン膜１５を全て酸化して、二
酸化シリコ／膜１６に交換する。多結晶シリコン膜１５
の厚さは約２０００１程度が望ましく、９５０℃スチー
ム雰囲気内２時間程度の熱処理で二酸化シリコン膜１６
に変換される。気相成長法による多結晶シリコン膜１５
は成長温度が比較的高い為もあシ、導電路４．ゲート電
極５の急峻な段部ｔｓ、ｔｓ、ｔｓ、ｔ８にも滑らかに
成長する。特に図には示さなかったが、導電路４の側部
直下ｔｅａＶｃ生じやすいフィールド膜２のエツチング
によるくぼみがある場合でも１．カパレ、ジよ〈成長す
る。
酸化工程による二酸化７ｊＪコン膜１６の生成の際、段
部ｔＳの奥の部分の多結晶シリコン膜１５は酸化をうけ
Ｋ〈いために、１５１，１５８，１５１゜ｔＳａの部分
で多結晶シリコン膜１５が酸化されずに残りやすいが、
これはむしろ段部の平滑化に有益でこそあれ、有害では
ない。
部ｔＳの奥の部分の多結晶シリコン膜１５は酸化をうけ
Ｋ〈いために、１５１，１５８，１５１゜ｔＳａの部分
で多結晶シリコン膜１５が酸化されずに残りやすいが、
これはむしろ段部の平滑化に有益でこそあれ、有害では
ない。
以上述べたように、多結晶シリコン膜１５は段部ｉｓ、
ｔｓ、ｔｓ、ｔｓを平滑化するように成長し、尚かつ酸
化工程はその滑らかさを助長する様に二酸化シリコ／膜
１６を生成する為に、二酸化７リコ／膜１６の表面は平
滑になシ１段部１８と交差する金属配線層１７の断線の
原因とならない。平滑化の効果は、先にのべた段部１８
の配線層直下に７４−ルド膜２のくぼみがある場合に特
に有効である。
ｔｓ、ｔｓ、ｔｓを平滑化するように成長し、尚かつ酸
化工程はその滑らかさを助長する様に二酸化シリコ／膜
１６を生成する為に、二酸化７リコ／膜１６の表面は平
滑になシ１段部１８と交差する金属配線層１７の断線の
原因とならない。平滑化の効果は、先にのべた段部１８
の配線層直下に７４−ルド膜２のくぼみがある場合に特
に有効である。
本発明によれば、リン酸生成の原因となるす／ガラスを
使用せずに装置表面の平滑化が計れるために、金属配線
の断線、腐蝕が著るしく減少し。
使用せずに装置表面の平滑化が計れるために、金属配線
の断線、腐蝕が著るしく減少し。
もって装置の歩留向上、信頼性向上に有益である。
なお、導電路４およびゲート電極５の多結晶シリコンは
、耐酸化性の金属とすることも可能である。
、耐酸化性の金属とすることも可能である。
第１図は従来の一製造方法によシ製造された半導体装置
の断面図、第２図は従来の他の製造方法によυ製造され
た半導体装置の断面図、第３図（！１）〜（Ｃ）は本発
明の一実施例の製造工程を説明するための断面図である
。 １・・・・・・半導体基体、２・・・・・・フィールド
膜、３・・・・・・ゲート絶縁膜、４・・・・・・多結
晶シリコ／の導電路、５・・・・・・多結晶シリコンの
ゲート電極、６．７・・・・・・ソース、ドレイ／拡散
層、８，９・・・・・・酸化シリコ／膜、１０，１４，
１７・・・・・・金属配線層＊Ｈ，ｉ３゜１８・・・・
・・段部、１５・・・・・・多結晶シリコ／膜、１６・
・・・・・変換後の二酸化７リコ／膜。 ｙｙ 図 Ｌ ７図 杭 、、３ 図
の断面図、第２図は従来の他の製造方法によυ製造され
た半導体装置の断面図、第３図（！１）〜（Ｃ）は本発
明の一実施例の製造工程を説明するための断面図である
。 １・・・・・・半導体基体、２・・・・・・フィールド
膜、３・・・・・・ゲート絶縁膜、４・・・・・・多結
晶シリコ／の導電路、５・・・・・・多結晶シリコンの
ゲート電極、６．７・・・・・・ソース、ドレイ／拡散
層、８，９・・・・・・酸化シリコ／膜、１０，１４，
１７・・・・・・金属配線層＊Ｈ，ｉ３゜１８・・・・
・・段部、１５・・・・・・多結晶シリコ／膜、１６・
・・・・・変換後の二酸化７リコ／膜。 ｙｙ 図 Ｌ ７図 杭 、、３ 図
Claims (1)
- 【特許請求の範囲】 多結晶シリコ／ｌたは耐酸化性金属から形成されたゲー
ト電極および導電路のうちの少くとも一方を含む下層の
導電体層の上面で、絶縁層を介在し交差する金属配線層
を有する半導体装置の製造方法において、前記下層の導
電体層を形成した半導体基板の表面全域に多結晶ンリコ
／を付着し。 つぎにこの多結晶シリコンを酸化して二酸化シリコンに
変換するととくよシ前記下層の導電体層の角の部分を平
滑化する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15096681A JPS5852850A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15096681A JPS5852850A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5852850A true JPS5852850A (ja) | 1983-03-29 |
Family
ID=15508324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15096681A Pending JPS5852850A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852850A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089976A (ja) * | 1983-07-25 | 1985-05-20 | ゼネラル・エレクトリツク・カンパニイ | 多結晶質シリコン部材の熱的酸化時の縁端の持上がりを防止する方法 |
| US4935376A (en) * | 1989-10-12 | 1990-06-19 | At&T Bell Laboratories | Making silicide gate level runners |
| JPH0291051U (ja) * | 1988-12-29 | 1990-07-19 | ||
| JPH06216375A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | 半導体装置の製造方法 |
-
1981
- 1981-09-24 JP JP15096681A patent/JPS5852850A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089976A (ja) * | 1983-07-25 | 1985-05-20 | ゼネラル・エレクトリツク・カンパニイ | 多結晶質シリコン部材の熱的酸化時の縁端の持上がりを防止する方法 |
| JPH0291051U (ja) * | 1988-12-29 | 1990-07-19 | ||
| US4935376A (en) * | 1989-10-12 | 1990-06-19 | At&T Bell Laboratories | Making silicide gate level runners |
| JPH06216375A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | 半導体装置の製造方法 |
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