JPS6150343A - 半導体素子の分離法 - Google Patents
半導体素子の分離法Info
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- JPS6150343A JPS6150343A JP17163684A JP17163684A JPS6150343A JP S6150343 A JPS6150343 A JP S6150343A JP 17163684 A JP17163684 A JP 17163684A JP 17163684 A JP17163684 A JP 17163684A JP S6150343 A JPS6150343 A JP S6150343A
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- silicon film
- film
- oxide film
- amorphous silicon
- polycrystalline silicon
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に係り、酸化物による
半導体素子の分離法に関するものである。
半導体素子の分離法に関するものである。
（従来の技術）
半導体集積回路における素子分離技術に関しては、製造
工程の簡単化や表面段差の低減が図かれる、窒化膜を耐
酸化マスクとして用いる選択酸化法が広く用いられてい
る（例えば、Ｐｈ１ｌｉｐｓ Ｒｅ５ｅａｒｃｈＲｅｐ
ｏｒｔ ２５ （１９７０） Ａ、ＡＰＰＥＬＳ他ｐ１
１８〜１３２）。
工程の簡単化や表面段差の低減が図かれる、窒化膜を耐
酸化マスクとして用いる選択酸化法が広く用いられてい
る（例えば、Ｐｈ１ｌｉｐｓ Ｒｅ５ｅａｒｃｈＲｅｐ
ｏｒｔ ２５ （１９７０） Ａ、ＡＰＰＥＬＳ他ｐ１
１８〜１３２）。
この方法は能動領域と分離領域とを自己整合でき、しか
も分離用の厚い酸化膜の一部を能動領域の半導体表面よ
り下に埋め込む（通常は分離酸化膜の半分程度の深さ）
ことＫより表面段差を低減できるといった利点があるた
め、従来から分離法として多く用いられている。
も分離用の厚い酸化膜の一部を能動領域の半導体表面よ
り下に埋め込む（通常は分離酸化膜の半分程度の深さ）
ことＫより表面段差を低減できるといった利点があるた
め、従来から分離法として多く用いられている。
（発明が解決しようとする問題点）
しかし、この選択酸化法には幾つかの欠点がある。第１
は、窒化膜を耐酸化マスクとしてシリコン基板を熱酸化
するため、選択酸化時に横方向（能動領域方向）へも酸
化が進み“バーズビーク″と呼ばれる能動領域に食い込
んだ薄い酸化膜が形成されることである。このため、能
動領域が設計値に比べ狭くなってしまう。今後、超高集
積回路装置の製造においては、非常に狭い能動領域の形
成が必要となるが、バーズビークの発生のため能動領域
の形成が不可能となってしまい、素子の微細化にとって
大きな障害となる。第２の欠点としては、シリコン基板
中に熱酸化膜を選択的に埋め込むため、シリコン基板に
大きなストレスを与えたり酸化誘起積層欠陥などの結晶
欠陥を発生させ素子の電気的特性の劣化を起こしやすい
ことである。したがって、耐酸化マスクの構成、膜厚や
選択酸化条件に厳しい制限が必要となる。第３の欠点と
しては、分離用の厚い酸化膜をシリコン基板の熱酸化に
よって形成するため、高温で長時間の熱処理をともない
、チャンネルストップ層の不純１ 物の拡散再分
布が大きいことである。特に、横力向への拡散が大きく
なることにより、チャンネル幅が減少し、いわゆる１ナ
ローチヤンイ・ル効果″のためトランジスタの特性が変
化したり、接合容量が大きくなったりする。このため、
素子の微細化にとって大きな障害となる。
は、窒化膜を耐酸化マスクとしてシリコン基板を熱酸化
するため、選択酸化時に横方向（能動領域方向）へも酸
化が進み“バーズビーク″と呼ばれる能動領域に食い込
んだ薄い酸化膜が形成されることである。このため、能
動領域が設計値に比べ狭くなってしまう。今後、超高集
積回路装置の製造においては、非常に狭い能動領域の形
成が必要となるが、バーズビークの発生のため能動領域
の形成が不可能となってしまい、素子の微細化にとって
大きな障害となる。第２の欠点としては、シリコン基板
中に熱酸化膜を選択的に埋め込むため、シリコン基板に
大きなストレスを与えたり酸化誘起積層欠陥などの結晶
欠陥を発生させ素子の電気的特性の劣化を起こしやすい
ことである。したがって、耐酸化マスクの構成、膜厚や
選択酸化条件に厳しい制限が必要となる。第３の欠点と
しては、分離用の厚い酸化膜をシリコン基板の熱酸化に
よって形成するため、高温で長時間の熱処理をともない
、チャンネルストップ層の不純１ 物の拡散再分
布が大きいことである。特に、横力向への拡散が大きく
なることにより、チャンネル幅が減少し、いわゆる１ナ
ローチヤンイ・ル効果″のためトランジスタの特性が変
化したり、接合容量が大きくなったりする。このため、
素子の微細化にとって大きな障害となる。
以上説明したように、従来用いられて゛いる選択酸化法
は多くの欠点を有しておシ、新しい素子分離法が必要と
される。
は多くの欠点を有しておシ、新しい素子分離法が必要と
される。
この発明は上記の点に鑑みなされたもので、その目的は
、前述のバーズビークの発生、結晶欠陥の発生、チャン
ネルスト、ゾ層の拡散再分布などの問題点を解決するだ
めの、新しい、酸化物による半導体素子の分離法を提供
することにある。
、前述のバーズビークの発生、結晶欠陥の発生、チャン
ネルスト、ゾ層の拡散再分布などの問題点を解決するだ
めの、新しい、酸化物による半導体素子の分離法を提供
することにある。
（問題点を解決するだめの手段）
この発明の要点は、半導体基板上に酸化膜と窒化膜を形
成した後、不純物を高濃度に含んだアモルファスシリコ
ン膜を能動領域以外の領域にリフトオフ法により形成し
、このアモルファスシリコン膜を多結晶シリコン膜に変
換し、その後この多結晶シリコン膜を熱酸化し素子分離
用の厚い酸化膜を形成することにある。
成した後、不純物を高濃度に含んだアモルファスシリコ
ン膜を能動領域以外の領域にリフトオフ法により形成し
、このアモルファスシリコン膜を多結晶シリコン膜に変
換し、その後この多結晶シリコン膜を熱酸化し素子分離
用の厚い酸化膜を形成することにある。
（作 用）
この発明によれば、素子分離用の厚い酸化膜は、アモル
ファスシリコン膜を能動領域以外の領域にり７トオフ法
により形成され、多結晶シリコン膜に変換された後、熱
酸化により形成される。従って、バーズビークが発生す
ることはない。
ファスシリコン膜を能動領域以外の領域にり７トオフ法
により形成され、多結晶シリコン膜に変換された後、熱
酸化により形成される。従って、バーズビークが発生す
ることはない。
又、多結晶シリコン膜を熱酸化することＫよって分離用
の厚い酸化膜を形成するので、半導体基板にストレスを
与えたシ、酸化誘起積層欠陥などを発光させない。
の厚い酸化膜を形成するので、半導体基板にストレスを
与えたシ、酸化誘起積層欠陥などを発光させない。
更に、多結晶シリコンを酸化することによって厚い酸化
膜を形成するため、酸化速度が早く、酸化時間が短かく
て済み、チャンネルストッパ層の再拡散分布によるナロ
ーチャンネル効果を低減させることができる。
膜を形成するため、酸化速度が早く、酸化時間が短かく
て済み、チャンネルストッパ層の再拡散分布によるナロ
ーチャンネル効果を低減させることができる。
（実施例）
以下この発明の一実施例を図面を参照して説明する。第
１図（、）ないしくｈ）はξの発明の一実施例を示す工
程断面図である。
１図（、）ないしくｈ）はξの発明の一実施例を示す工
程断面図である。
まず、第１図（、）に示すように、Ｐ型のシリコン半導
体基板ｌを熱酸化して、５００−１０００Ｘのシリコン
酸化膜２を形成、更にシリコン酸化膜２上に化学気相反
応法により、シリコン窒化膜３を５００〜２０００Ｘ堆
積する。次に、通常のホトリングラフィにより、能動領
域６が形成される領域上の前記ンリコ／窒化膜３上にレ
ノストパターン４′ｆｒ：形成し、次いでレノスト・や
ターフ４によって被われていない領域のシリコン窒化膜
３をエツチングし除去する。この後レノストノナターフ
４ｆニー１スクとして、前記基板１と同一導電型の不純
物であるボロンω）を能動領域６以外の基板！中にエネ
ルギー５０〜ｌ ＯＯｋｅＶ、 ドーズ量１〜５ Ｘ
］ Ｏ”７ｃｍ２でイオン注入することによってチャ
ンネルスト。
体基板ｌを熱酸化して、５００−１０００Ｘのシリコン
酸化膜２を形成、更にシリコン酸化膜２上に化学気相反
応法により、シリコン窒化膜３を５００〜２０００Ｘ堆
積する。次に、通常のホトリングラフィにより、能動領
域６が形成される領域上の前記ンリコ／窒化膜３上にレ
ノストパターン４′ｆｒ：形成し、次いでレノスト・や
ターフ４によって被われていない領域のシリコン窒化膜
３をエツチングし除去する。この後レノストノナターフ
４ｆニー１スクとして、前記基板１と同一導電型の不純
物であるボロンω）を能動領域６以外の基板！中にエネ
ルギー５０〜ｌ ＯＯｋｅＶ、 ドーズ量１〜５ Ｘ
］ Ｏ”７ｃｍ２でイオン注入することによってチャ
ンネルスト。
ノ層５を形成し、第１図（ｂ）に示す構造とする。しか
る後第１図（ｃ）に示すように、ス・ぐツタリングまた
は蒸着により、アモルファスシリコンＭ７ｒ？２０００
〜５０００ Ｘ厚に全面に被着、する。次にアモルファ
スシリコン膜７！にリン（Ｐ）をイオン注入する。注入
条件は７Ｏ−１５０ｋｅＶ、１〜５×１０１６／ｃｆｎ
２である。なお注入する不純物としてはリン以外に砒素
（Ａｓ）、ボロン（Ｂ）も用いることができる。
る後第１図（ｃ）に示すように、ス・ぐツタリングまた
は蒸着により、アモルファスシリコンＭ７ｒ？２０００
〜５０００ Ｘ厚に全面に被着、する。次にアモルファ
スシリコン膜７！にリン（Ｐ）をイオン注入する。注入
条件は７Ｏ−１５０ｋｅＶ、１〜５×１０１６／ｃｆｎ
２である。なお注入する不純物としてはリン以外に砒素
（Ａｓ）、ボロン（Ｂ）も用いることができる。
次いで、リフトオフを行ないレノストノターン４を除去
すると、同時にレノスト・ぐターフ４上のアモルファス
シリコン膜７□ も除去され、第１図（ｄ）に示すよう
に能動領域６以外の領域にアモルファスシリコン膜７１
が残在する。
すると、同時にレノスト・ぐターフ４上のアモルファス
シリコン膜７□ も除去され、第１図（ｄ）に示すよう
に能動領域６以外の領域にアモルファスシリコン膜７１
が残在する。
この後、９００〜１０００℃の窒素雰囲気中で熱処理す
ると、アモルファスシリコン膜２Ｉに注入されたリンが
シリコン膜に均一に拡散され、同時にアモルファスシリ
コン膜７１がＮ＋型の多結晶シリコン膜２□に変換する
。（第１図（ｅ））次に第１図（ｆ）に示すように、８
５０〜１０００℃のウニ、ト酸素雰囲気中で多結晶シリ
コン膜７２を熱酸化すると、５０００〜１００ＯＯＸの
厚いシリコン酸化膜８（フィールド酸化膜）が形成され
る。この厚い酸化膜８が素子分離用の酸化膜となる。−
万能動領域６はシリコン窒化膜３によって覆われている
ため多結晶シリコン膜７ｚを熱酸化する時、能動類１
域６上のシリコン表面にはシリコン酸化膜は成
長しない。
ると、アモルファスシリコン膜２Ｉに注入されたリンが
シリコン膜に均一に拡散され、同時にアモルファスシリ
コン膜７１がＮ＋型の多結晶シリコン膜２□に変換する
。（第１図（ｅ））次に第１図（ｆ）に示すように、８
５０〜１０００℃のウニ、ト酸素雰囲気中で多結晶シリ
コン膜７２を熱酸化すると、５０００〜１００ＯＯＸの
厚いシリコン酸化膜８（フィールド酸化膜）が形成され
る。この厚い酸化膜８が素子分離用の酸化膜となる。−
万能動領域６はシリコン窒化膜３によって覆われている
ため多結晶シリコン膜７ｚを熱酸化する時、能動類１
域６上のシリコン表面にはシリコン酸化膜は成
長しない。
この後、能動領域上のシリコン酸化膜２とシリコン窒化
膜３を除去しシリコン基板表面を露出させ第１図優）に
示す構造とする。ここまでの工程によって、厚い酸化膜
８による素子の分離が終了する。
膜３を除去しシリコン基板表面を露出させ第１図優）に
示す構造とする。ここまでの工程によって、厚い酸化膜
８による素子の分離が終了する。
その後、第１図（ｈ）に示すように、ダート酸化膜９、
デート電極１０、およびソース１ノ、ドレイ７１２の拡
散層を形成し、さらに図示していないが保獲用絶縁膜、
金属配線を公知の技術により形成し、半導体装置を完成
する。
デート電極１０、およびソース１ノ、ドレイ７１２の拡
散層を形成し、さらに図示していないが保獲用絶縁膜、
金属配線を公知の技術により形成し、半導体装置を完成
する。
なお、上記一実施例はＭＯ８型半導体装置について述べ
たが、バイＩ−ラ型半導体装置にも利用できる。
たが、バイＩ−ラ型半導体装置にも利用できる。
（発明の効果）
以上説明したように、この発明では素子分離用の厚い酸
化膜は分離領域上に選択的に形成された多結晶シリコン
膜を熱酸化することにより形成されるため、バーズビー
クが発生することはない。
化膜は分離領域上に選択的に形成された多結晶シリコン
膜を熱酸化することにより形成されるため、バーズビー
クが発生することはない。
したがって、マスク設計値にほぼ近い寸法の能動領域が
形成でき、素子の微細化に適している。またこの発明の
方法では、従来法のように半導体基板を直接厚く酸化し
、かつ厚い熱酸化膜を半導体基板中に埋め込むことなく
、多結晶シリコン膜を熱酸化することＫよって、分離用
の厚い酸化膜を形成するため半導体基板にストレスを与
えたり結晶欠陥（例えば酸化誘起積層欠陥など）を発生
させたりすることはない。このため素子の電気的特性の
劣化が起こることはなくなる。
形成でき、素子の微細化に適している。またこの発明の
方法では、従来法のように半導体基板を直接厚く酸化し
、かつ厚い熱酸化膜を半導体基板中に埋め込むことなく
、多結晶シリコン膜を熱酸化することＫよって、分離用
の厚い酸化膜を形成するため半導体基板にストレスを与
えたり結晶欠陥（例えば酸化誘起積層欠陥など）を発生
させたりすることはない。このため素子の電気的特性の
劣化が起こることはなくなる。
さらに、半導体基板よシ酸化速度が非常に大きい、不純
物を高濃度に含んだ多結晶シリコン膜を酸化するため、
フィールド酸化が低温、短時間で済むことになり、ナ・
ローチャンネル効果の低〜減や熱的ストレスの減少とい
った利点がちる。またこの発明の方法では、多結晶シリ
コン膜の基となるアモルファスシリコン膜をリフトオフ
法で分離領域上に形成しているので、リフトオフに用い
るレノストをマスクとして、チャンネルストラグ層をセ
ルファライ／で形成することができる。
物を高濃度に含んだ多結晶シリコン膜を酸化するため、
フィールド酸化が低温、短時間で済むことになり、ナ・
ローチャンネル効果の低〜減や熱的ストレスの減少とい
った利点がちる。またこの発明の方法では、多結晶シリ
コン膜の基となるアモルファスシリコン膜をリフトオフ
法で分離領域上に形成しているので、リフトオフに用い
るレノストをマスクとして、チャンネルストラグ層をセ
ルファライ／で形成することができる。
このように、この発明の方法によれば従来法に比べて幾
つかの重量な利点が得られるため、特性が良好で信頼性
の高い微細な半導体素子が形成でき、半導体装置の歩留
シ向上が得られる◇
つかの重量な利点が得られるため、特性が良好で信頼性
の高い微細な半導体素子が形成でき、半導体装置の歩留
シ向上が得られる◇
第１図（、）ないしくｈ）はこの発明の半導体素子の分
離法の一実施例を示す工程断面図である。 １・・・／リコン基板、２・・・シリコン酸化膜、３・
・・シリコン窒化膜、４・・・レノストノ？ターン、５
・・・チャ／イ・ルストッ！層、６・・能動領域、２１
・・アモルファスシリコン膜、２ｚ・・・多結晶シリ
コン膜、８・・・シリコン酸化膜、９・・・ゲート酸化
膜、ＩＯ・・・ゲート電極、１ノ・・・ソース拡散層、
１２・・・ドレイン拡散層。 特許出願人 沖電気工業株式会社 １ 事件の表示 昭和５９年 ・特 許 願第１７１６３６号２ 発
明の名称 半導体素子の分離法 ３ 補正をする者 事件との関係 特許 出 願 人任 所（
〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目’Ｑ１１２
号５、補正の対象 図面「第１図（ｇ）Ｊ
、／’６補正の内容 図面「第１図０〕」を別紙の
通り補正する。 第１図
離法の一実施例を示す工程断面図である。 １・・・／リコン基板、２・・・シリコン酸化膜、３・
・・シリコン窒化膜、４・・・レノストノ？ターン、５
・・・チャ／イ・ルストッ！層、６・・能動領域、２１
・・アモルファスシリコン膜、２ｚ・・・多結晶シリ
コン膜、８・・・シリコン酸化膜、９・・・ゲート酸化
膜、ＩＯ・・・ゲート電極、１ノ・・・ソース拡散層、
１２・・・ドレイン拡散層。 特許出願人 沖電気工業株式会社 １ 事件の表示 昭和５９年 ・特 許 願第１７１６３６号２ 発
明の名称 半導体素子の分離法 ３ 補正をする者 事件との関係 特許 出 願 人任 所（
〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目’Ｑ１１２
号５、補正の対象 図面「第１図（ｇ）Ｊ
、／’６補正の内容 図面「第１図０〕」を別紙の
通り補正する。 第１図
Claims (1)
- 半導体基板上に酸化膜を形成し、次に前記酸化膜上に窒
化膜を形成する工程と、能動領域上の前記窒化膜上にレ
ジストパターンを形成した後このレジストパターンをマ
スクとして能動領域以外の窒化膜をエッチングし、次に
前記能動領域以外の基板中に半導体基板と同じ導電型の
不純物をイオン注入する工程と、その後前記レジストパ
ターンを残したまま、全面にアモルファスシリコン膜を
被着する工程と、そのアモルファスシリコン膜に不純物
を高濃度にイオン注入する工程と、その後リフトオフを
行なって前記レジストおよびその上のアモルファスシリ
コン膜を除去し、アモルファスシリコン膜を能動領域上
以外の領域にのみ残す工程と、この残されたアモルファ
スシリコン膜を不活性ガス中の熱処理により多結晶シリ
コン膜に変換する工程と、前記多結晶シリコン膜を酸化
して、素子分離用の厚い酸化膜を形成する工程とを具備
することを特徴とする半導体素子の分離法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17163684A JPS6150343A (ja) | 1984-08-20 | 1984-08-20 | 半導体素子の分離法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17163684A JPS6150343A (ja) | 1984-08-20 | 1984-08-20 | 半導体素子の分離法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150343A true JPS6150343A (ja) | 1986-03-12 |
Family
ID=15926867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17163684A Pending JPS6150343A (ja) | 1984-08-20 | 1984-08-20 | 半導体素子の分離法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457338A (en) * | 1987-08-27 | 1989-03-03 | Matsushita Electric Ind Co Ltd | Instruction look-ahead control device |
-
1984
- 1984-08-20 JP JP17163684A patent/JPS6150343A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457338A (en) * | 1987-08-27 | 1989-03-03 | Matsushita Electric Ind Co Ltd | Instruction look-ahead control device |
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