JPS62156869A - バイポ−ラ・トランジスタ構造の製造方法 - Google Patents
バイポ−ラ・トランジスタ構造の製造方法Info
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- JPS62156869A JPS62156869A JP61301097A JP30109786A JPS62156869A JP S62156869 A JPS62156869 A JP S62156869A JP 61301097 A JP61301097 A JP 61301097A JP 30109786 A JP30109786 A JP 30109786A JP S62156869 A JPS62156869 A JP S62156869A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発り1)は、直接基板表面に析出した後で接続端子
を構成するポリシリコン層構造からのドーパントの拡散
によってエミッタ区域ならびにベース区域がシリコン基
板内に作られ、その際マスク層および絶縁分#ll#I
として5103層を使用して始めにベース区域、次いで
このベース区域の中央にエミッタ区域が作られてエミッ
タ区域の下に能動ベース領域とそれに対称に非能動ベー
ス飴域が形成され、更にStO,層とポリシリコン層の
構造化C二対して■直側面を作る乾式エツチングが採用
される自己整合エミッタ・ベース区域を備えるバイポー
ラ・トランジスタ構造の製造方法に関するものである。
を構成するポリシリコン層構造からのドーパントの拡散
によってエミッタ区域ならびにベース区域がシリコン基
板内に作られ、その際マスク層および絶縁分#ll#I
として5103層を使用して始めにベース区域、次いで
このベース区域の中央にエミッタ区域が作られてエミッ
タ区域の下に能動ベース領域とそれに対称に非能動ベー
ス飴域が形成され、更にStO,層とポリシリコン層の
構造化C二対して■直側面を作る乾式エツチングが採用
される自己整合エミッタ・ベース区域を備えるバイポー
ラ・トランジスタ構造の製造方法に関するものである。
この種の製法の1例は西独国特許出願公開第32430
59号公報により公知である。この方法は高いスイッチ
ング速度を示す高密度集積バイポーラ・トランジスタ回
路あるいは論理操作時間が極めて短い論理素子の製作を
可能1;する。この回路の場合ベース接続端材料として
ホウ素をドープしたポリシリコンが使用されるが、この
材料は粒径が小さいことにより自己整合バイポーラ・ト
ランジスタの外部ベース通路抵抗を決める層抵抗が不当
に高くなる。
59号公報により公知である。この方法は高いスイッチ
ング速度を示す高密度集積バイポーラ・トランジスタ回
路あるいは論理操作時間が極めて短い論理素子の製作を
可能1;する。この回路の場合ベース接続端材料として
ホウ素をドープしたポリシリコンが使用されるが、この
材料は粒径が小さいことにより自己整合バイポーラ・ト
ランジスタの外部ベース通路抵抗を決める層抵抗が不当
に高くなる。
p 型(ホウ素)ドープ・ポリシリコン層抵抗を低下さ
せることは西独国特許出願公開第3402188号公報
に記載されている。この場合ホウ素ドープ・ポリシリコ
ン層は蒸気相からの化学析出法により非晶質状態に作ら
れた後熱処理によって多結晶状態に移される。この方法
により粒径が大きくしかも平滑な表面をもつ層が作られ
1層抵抗を約1/3に低下させることができる。
せることは西独国特許出願公開第3402188号公報
に記載されている。この場合ホウ素ドープ・ポリシリコ
ン層は蒸気相からの化学析出法により非晶質状態に作ら
れた後熱処理によって多結晶状態に移される。この方法
により粒径が大きくしかも平滑な表面をもつ層が作られ
1層抵抗を約1/3に低下させることができる。
ベース通路抵抗を低減させる別の方法は特定の配置設計
の変更によるものである。例えば文献[シーメンス研究
開発報告[Siemens Forschun−gs−
und Bntwicklungsberiehten
) J 1且(19841、8,246〜252
C二発表されている方法では、2つのベース接続端を設
けることによりベース通路抵抗を低減させる。
の変更によるものである。例えば文献[シーメンス研究
開発報告[Siemens Forschun−gs−
und Bntwicklungsberiehten
) J 1且(19841、8,246〜252
C二発表されている方法では、2つのベース接続端を設
けることによりベース通路抵抗を低減させる。
この発明の基本的な目的は、配置設計の変更を行うこと
なく外部ベース通路抵抗の低減が可能であり、特にエミ
ッタを取囲むベース接続端の干渉効果を改善できるポリ
シリコン・ベース接続端を備えるバイポーラ・トランジ
スタ構造の製造方法を提供することである。
なく外部ベース通路抵抗の低減が可能であり、特にエミ
ッタを取囲むベース接続端の干渉効果を改善できるポリ
シリコン・ベース接続端を備えるバイポーラ・トランジ
スタ構造の製造方法を提供することである。
この発明の別の目的はこのようなバイポーラ・トランジ
スタ構造を公知のCMO8工程l:おいて集積するのに
適した製造工程を提供することである。
スタ構造を公知のCMO8工程l:おいて集積するのに
適した製造工程を提供することである。
〔問題点を解決するための手段〕
上記の目的は璽頭に挙げたバイポーラ・トランジスタ構
造の製造方法において、エミッタ接続端を構成するポリ
シリコン層構造の作成後エミッタ層構造をマスクとして
ベース接続端を構成するポリシリコン層構造をエッチし
、両方の層構造の側面絶縁分離層の形成後露出したシリ
コン表面に金属伝導層を選択的に設けることによって達
成される。この金属伝導層としては高融点金属のケイ化
物あるいは高融体金属自体例えばタンタル、タングステ
ン、口金等が使用される。
造の製造方法において、エミッタ接続端を構成するポリ
シリコン層構造の作成後エミッタ層構造をマスクとして
ベース接続端を構成するポリシリコン層構造をエッチし
、両方の層構造の側面絶縁分離層の形成後露出したシリ
コン表面に金属伝導層を選択的に設けることによって達
成される。この金属伝導層としては高融点金属のケイ化
物あるいは高融体金属自体例えばタンタル、タングステ
ン、口金等が使用される。
エミッタ区域に自己整合してエミッタを環状に包囲する
金属伝導層を作ることにより、外部ベース通路抵抗が著
しく低下するだけではなくエミッタを取囲むベース接続
端の干渉効果が改善され、エミッタ区域は動作中良い近
θをもってベース電位の等電位線で囲まれるようになる
。
金属伝導層を作ることにより、外部ベース通路抵抗が著
しく低下するだけではなくエミッタを取囲むベース接続
端の干渉効果が改善され、エミッタ区域は動作中良い近
θをもってベース電位の等電位線で囲まれるようになる
。
この発明の種々の実施態様は特許請求の範囲第2項以下
に示されている。
に示されている。
次に図面を参照し実施例についてこの発明によるバイポ
ーラ・トランジスタの製造過程を更に詳細に説明する。
ーラ・トランジスタの製造過程を更に詳細に説明する。
図面に示されている製造過程は例えばp型にドープされ
たシリコン基板にn型ドープ区域が作られ、このn型ド
ープ区域にnpnバイポーラ・トランジスタがn型ドー
プ区域をコレクタとして設けられ、n型ドープ区域の下
に置か几ているn 型ドープ領域は深部にあるコレクタ
接続端を通して接続されるようにするものである。
たシリコン基板にn型ドープ区域が作られ、このn型ド
ープ区域にnpnバイポーラ・トランジスタがn型ドー
プ区域をコレクタとして設けられ、n型ドープ区域の下
に置か几ているn 型ドープ領域は深部にあるコレクタ
接続端を通して接続されるようにするものである。
第1因に示されている構造は次の工程段1al・・・(
o)によって作られる。これらの工程段の中aからil
+までは既に前述の文献に発表された公知のものである
。
o)によって作られる。これらの工程段の中aからil
+までは既に前述の文献に発表された公知のものである
。
(al l)型ドープ・シリコン基板)に面密度3×
10”C11″″1 、イオンエネルギー80 ke
Vのアンチモン又はヒ素イオン注入により埋込みコレク
タ区域2を形成させる。
10”C11″″1 、イオンエネルギー80 ke
Vのアンチモン又はヒ素イオン注入により埋込みコレク
タ区域2を形成させる。
(bl n−型ドープ・エピタキシャル1ii5(A
s ドープ密度] X ] 0” Cm−” )
io、5乃至2μ鶏の厚さに析出させる。
s ドープ密度] X ] 0” Cm−” )
io、5乃至2μ鶏の厚さに析出させる。
(cl 隣接コレクタ領域間を確実に絶縁分離するた
めのチャネル・ヌトッパ区域21を形成させるホク素の
イオン注入又は拡散処理を実施する。
めのチャネル・ヌトッパ区域21を形成させるホク素の
イオン注入又は拡散処理を実施する。
(d) 酸化シリコンと窒化シリコンから成る二重層
を設け、続< LOCO8過程のため窒化シリコン層に
構造を作る。
を設け、続< LOCO8過程のため窒化シリコン層に
構造を作る。
(e) 基板l内の能動トランジスタ区域間の分離に
必要なフィールド酸化膜6を工程段tdlで作られた窒
化シリコン構造を酸化マスクとする局部酸化によって作
る。
必要なフィールド酸化膜6を工程段tdlで作られた窒
化シリコン構造を酸化マスクとする局部酸化によって作
る。
(f) 窒化物・酸化物マスクを除去する。
(g+ フォトレジスト技術の実施後リンのイオン注
入又は拡散によりコレクタ区域4を形成させる。
入又は拡散によりコレクタ区域4を形成させる。
ml 900乃至1100℃の高温処理を実施し、その
際コレクタ接続端4もコレクタ区域2に達するまで拡げ
る。
際コレクタ接続端4もコレクタ区域2に達するまで拡げ
る。
+il p 型の$1ポリシリコン層7を全面的に
析出させる。
析出させる。
む)第1絶縁分離層8を全面的に析出させる。
(kl フォトレジスト技術を行った後乾式エツチン
グにより両層7.8に垂直側面をもつ構造を作す、基板
表面の一部を露出させてベース区域を画定する。
グにより両層7.8に垂直側面をもつ構造を作す、基板
表面の一部を露出させてベース区域を画定する。
― 第2絶縁分離層18を析出させ、この層を再エッチ
してp 型ポリシリコン層構造7の縁端に側面絶縁分離
NII]9(スペーサ)を形成させる。
してp 型ポリシリコン層構造7の縁端に側面絶縁分離
NII]9(スペーサ)を形成させる。
fnl第2ポリシリコン層10を全面析出させる。
(o) フォトレジスト技術を実施し、第2ポリシリ
コン施】θに構造を作って基板1上Cニエミツタとコレ
クタの接続端を形成させる。
コン施】θに構造を作って基板1上Cニエミツタとコレ
クタの接続端を形成させる。
フィールド酸化膜区域又は厚い酸化膜区域はシリコン深
部エツチングと局部酸化あるいは溝の形成と絶縁材料に
よる埋込み等の公知方法によって作ることができる。
部エツチングと局部酸化あるいは溝の形成と絶縁材料に
よる埋込み等の公知方法によって作ることができる。
第2図に示すように、第2ポリシリコン層】0の構造化
の際のフォトレジスト・マスク(これは図面に示されて
いない]を使用するかポリシリコン層10自体をマスク
として売方性エツチング例えはトリフルオルメタン・酸
素I CHF510s )混合ガス中の反応性イオンエ
ツチングを実施し、その際第1ポリシリコン層7を覆う
絶縁r?II8をp型fixポリシリコン層7が露出す
るまで除去する。
の際のフォトレジスト・マスク(これは図面に示されて
いない]を使用するかポリシリコン層10自体をマスク
として売方性エツチング例えはトリフルオルメタン・酸
素I CHF510s )混合ガス中の反応性イオンエ
ツチングを実施し、その際第1ポリシリコン層7を覆う
絶縁r?II8をp型fixポリシリコン層7が露出す
るまで除去する。
ここでフォトレジスト・マスクが残っていればそれを溶
解除去して縁端と良好に被覆する絶縁分離層11を設け
、スペーサ酸化膜とする。層】】には8i0.が有利で
ある。このスペーサ酸化膜】lは売方性エツチング例え
ばCHF@10x混合ガス中の反応性イオンエツチング
により構造化して、第1スペーサ酸化膜】9を備える第
1ポリシリコン層構造および第2ポリシリコン層構造】
0の側面だけに横絶縁分離片11が残るようにする。
解除去して縁端と良好に被覆する絶縁分離層11を設け
、スペーサ酸化膜とする。層】】には8i0.が有利で
ある。このスペーサ酸化膜】lは売方性エツチング例え
ばCHF@10x混合ガス中の反応性イオンエツチング
により構造化して、第1スペーサ酸化膜】9を備える第
1ポリシリコン層構造および第2ポリシリコン層構造】
0の側面だけに横絶縁分離片11が残るようにする。
最後に第2ポリシリコン層10のドーピングを(析出時
に行われていないとき)ヒ素イオン注入によって実施す
る。その際不必要部分はフォトレジスト・マスクで覆う
。この段階におけるヒ素イオン注入は特にこの発明によ
る方法をCMO8過程と組合せてバイポーラ/0M08
回路の製作に利用すると同時にn 型ソース・ドレン領
域が形成されることから極めて有利である。
に行われていないとき)ヒ素イオン注入によって実施す
る。その際不必要部分はフォトレジスト・マスクで覆う
。この段階におけるヒ素イオン注入は特にこの発明によ
る方法をCMO8過程と組合せてバイポーラ/0M08
回路の製作に利用すると同時にn 型ソース・ドレン領
域が形成されることから極めて有利である。
第3図に示されているデバイスは次の工程段を通して構
成されたものである。
成されたものである。
(al 異方性エツチングによって、lI;h出した
ポリシリコン層構造7と10中のシリコン表面に例えば
タングステン又はケイ化タンタルから成る金属層S層を
選択析出させるかあるいはケイ化物層を辿択的に形成さ
せる。
ポリシリコン層構造7と10中のシリコン表面に例えば
タングステン又はケイ化タンタルから成る金属層S層を
選択析出させるかあるいはケイ化物層を辿択的に形成さ
せる。
(h) エミッタ区域]3とベース区域】4にドーパ
ントを拡散させ、エミッタ、ベースおよびコレクタの接
続端区域7.10に安定なケイ化物12を形成させるた
め約900て゛において約30分の熱鋸31!Jを実施
する、 let 中間酸化膜】5の析出とエミッタ(E)とベ
ース(B)およびコレクタ(C)の接続端に釣下る接触
孔の形成と金属化処理を公知の標準的工程に従って行う
。
ントを拡散させ、エミッタ、ベースおよびコレクタの接
続端区域7.10に安定なケイ化物12を形成させるた
め約900て゛において約30分の熱鋸31!Jを実施
する、 let 中間酸化膜】5の析出とエミッタ(E)とベ
ース(B)およびコレクタ(C)の接続端に釣下る接触
孔の形成と金属化処理を公知の標準的工程に従って行う
。
上記の製造工程の変形としてベースとエミッタの拡散処
理を金属層又はケイ化物層の選択析出の前に行うことが
できる。これによって高温劇性のない金属又はケイ化物
例えばケイ化口金を自己整合接触形成に使用することが
可能となる。従ってこの発明の方法は慣行のケイ化白金
・チタン−タングステン・アルミニウム金属化技術と完
全に両立性がある。
理を金属層又はケイ化物層の選択析出の前に行うことが
できる。これによって高温劇性のない金属又はケイ化物
例えばケイ化口金を自己整合接触形成に使用することが
可能となる。従ってこの発明の方法は慣行のケイ化白金
・チタン−タングステン・アルミニウム金属化技術と完
全に両立性がある。
第1図、第2図、第3因はこの発明による製造工程の3
つの段階においてのデバイスの断面構成を示すもので、
】はp型ドープ基板、2はn+如ドープ領域、5はn−
型ドープエピタキシャル層、6はフィール酸化膜、7は
ベース接続端となるポリシリコン層構造、10はエミッ
タ接続端となるポリシリコン層構造、11は側面絶縁分
離層、12は金属伝導層である。
つの段階においてのデバイスの断面構成を示すもので、
】はp型ドープ基板、2はn+如ドープ領域、5はn−
型ドープエピタキシャル層、6はフィール酸化膜、7は
ベース接続端となるポリシリコン層構造、10はエミッ
タ接続端となるポリシリコン層構造、11は側面絶縁分
離層、12は金属伝導層である。
Claims (1)
- 【特許請求の範囲】 1)シリコン半導体基板内のエミッタ区域とベース区域
が、直接基板表面に析出した後で接続端となるポリシリ
コン層構造からのドーパントの拡散によつて作られ、そ
の際マスキングならびに絶縁分離層としてのSiO_2
を層を使用して最初にベース区域が作られ、次いでエミ
ッタ区域がこのベース区域の中央に作られてエミッタ区
域の下に能動ベース領域とそれに対称に非能動ベース領
域が形成され、SiO_2層とポリシリコン層の構造化
に対して垂直側面を作る乾式エッチング処理が採用され
る自己整合エミッタ・ベース区域を備えるバイポーラ・
トランジスタ構造の製造方法において、エミッタ接続端
を構成するポリシリコン層構造(10)の作成後ベース
接続端を構成するポリシリコン層構造(7)がエミッタ
層構造(10)をマスクとしてエッチされること、両方
の層構造(7、10)に側面絶縁分離層(11)を作つ
た後露出しているシリコン表面に選択的に金属伝導層(
12)を設けることを特徴とするバイポーラ・トランジ
スタ構造の製造方法。 2)金属伝導層(12)を高融点金属のケイ化物で構成
することを特徴とする特許請求の範囲第1項記載の方法
。 3)金属伝導層(12)をタングステン又はケイ化白金
で構成することを特徴とする特許請求の範囲第1項記載
の方法。 4)次の工程段: (a)注入不要個所をマスクで覆つた後n型ドーパント
のイオン注入によりp型ドープ基 板(1)内にn^+型埋込み領域(2)を作る; (b)n^−型にドープされたエピタキシイ層(5)を
0.5乃至2.0μmの厚さに析出させる; (c)チャネル・ストッパ区域を作るためのホウ素イオ
ンの注入又は拡散を実施する; (d)酸化シリコンと窒化シリコンから成る二重層を設
け、その窒化シリコン層を次の局 所酸化(LOCOS)のために構造化する;(e)基板
(1)内の能動トランジスタ区域の分離に必要なフィー
ルド酸化膜(6)を、 フォトレジスト・マスクの除去後窒化シリ コン層構造を酸化マスクとして局部酸化に よつて作る; (f)窒化物・酸化物マスクを除去する; (g)フォトレジスト技術の実施後リンイオンの注入又
は拡散によつてコレクタ区域(4 )を作る; (h)高温熱処理を実施する: (i)ポリシリコンから成るp^+型第1層(7)を全
面的に析出させる; (j)絶縁分離層(8)を全面的に析出させる;(k)
フォトレジスト技術を実施し、両層(7、8)を基板(
1)に達する垂直側面を持 つように乾式エッチングによつて構造化し てベース区域(B)を画定する; (l)ホウ素イオン注入によつて能動ベース区域(9)
を作る; (m)第2絶縁分離層(18)を析出させた後エッチし
てp^+型ポリシリコン層(7)の縁端に側面絶縁分離
体(19)を形成させ る; (n)第2ポリシリコン層(10)を全面析出させる; (o)フォトレジスト技術を実施し、第2ポリシリコン
層(10)を構造化して基板(1)上にエミッタ接続端
とコレクタ接続端を作 る; (p)異方性エッチングを実施してp^+型の第1ポリ
シリコン層(7)を覆う絶縁分離層 (8)をp^+型第1ポリシリコン層(7)の表面が露
出するまで除去する; (q)p^+型の第1ポリシリコン層(7)の構造と第
2ポリシリコン層(10)の構造の 縁端を良好に被覆する別の絶縁分離層(11)を全面析
出させる; (r)別の絶縁分離層(11)の異方性エッチングによ
つて第1ポリシリコン層(7)と 第2ポリシリコン層(10)の構造側面に 絶縁分離片(11)を形成させると共にこ れらの層のシリコン表面を露出させる; (s)圧入不要部分をマスクした後第2ポリシリコン層
(10)のエミッタ区域とコレク タ区域にヒ素イオン注入を実施する; (t)マスクを除去した後露出したシリコン表面(7、
10)に金属層(12)又はケイ 化物層(12)を選択析出あるいは形成さ せる; (u)高温熱処理を実施して金属又はケイ化物で覆われ
た表面(12)を安定なケイ化物 層に変え、又第1と第2のポリシリコン層 構造(7、10)からドーパントをシリコ ン基板内に拡散させる; (v)絶縁分離酸化膜(15)としての中間層の形成と
ドープされたポリシリコン構造か ら成る能動トランジスタ区域接続端に対す る接触孔の開設を公知方法によつて行う によることを特徴とする埋込みコレクタ区域と深部に達
するコレクタ接続端を備えるバイポーラ・トランジスタ
の製造方法。 5)高温熱処理が約900℃の温度で30分間行われる
ことを特徴とする特許請求の範囲第4項記載の方法。 6)高温熱処理が急速焼なましの形で行われ、1000
乃至1200℃の温度が最高60秒間加えられることを
特徴とする特許請求の範囲第4項記載の方法。 7)工程段(u)が工程段(t)の前に置かれることを
特徴とする特許請求の範囲第4項記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3544573.4 | 1985-12-17 | ||
DE3544573 | 1985-12-17 |
Publications (2)
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---|---|
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Family Applications (1)
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EP (1) | EP0226890B1 (ja) |
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JP2623635B2 (ja) * | 1988-02-16 | 1997-06-25 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
EP0343563A3 (de) * | 1988-05-26 | 1990-05-09 | Siemens Aktiengesellschaft | Bipolartransistorstruktur mit reduziertem Basiswiderstand und Verfahren zur Herstellung eines Basisanschlussbereiches für eine Bipolartransistorstruktur |
EP0353509B1 (de) * | 1988-08-04 | 1995-06-14 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer integrierten Halbleiteranord- nung mit einem Photoelement und einem npn-Bipolartransistor in einem Siliziumsubstrat |
US5015594A (en) * | 1988-10-24 | 1991-05-14 | International Business Machines Corporation | Process of making BiCMOS devices having closely spaced device regions |
IT1225631B (it) * | 1988-11-16 | 1990-11-22 | Sgs Thomson Microelectronics | Rastremazione di fori attraverso strati dielettrici per formare contatti in dispositivi integrati. |
DE58909822D1 (de) * | 1989-05-11 | 1997-11-27 | Siemens Ag | Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einem lateralen Bipolartransistor |
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US5439846A (en) * | 1993-12-17 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
US6284584B1 (en) | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
US6107194A (en) * | 1993-12-17 | 2000-08-22 | Stmicroelectronics, Inc. | Method of fabricating an integrated circuit |
US5439833A (en) * | 1994-03-15 | 1995-08-08 | National Semiconductor Corp. | Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance |
EP0812470B1 (en) * | 1995-12-28 | 2003-03-19 | Koninklijke Philips Electronics N.V. | A method of manufacturing a self-aligned vertical bipolar transistor on an soi |
US5953596A (en) * | 1996-12-19 | 1999-09-14 | Micron Technology, Inc. | Methods of forming thin film transistors |
US6074954A (en) | 1998-08-31 | 2000-06-13 | Applied Materials, Inc | Process for control of the shape of the etch front in the etching of polysilicon |
US6110345A (en) * | 1998-11-24 | 2000-08-29 | Advanced Micro Devices, Inc. | Method and system for plating workpieces |
AT4149U1 (de) | 1999-12-03 | 2001-02-26 | Austria Mikrosysteme Int | Verfahren zum herstellen von strukturen in chips |
US6682992B2 (en) | 2002-05-15 | 2004-01-27 | International Business Machines Corporation | Method of controlling grain size in a polysilicon layer and in semiconductor devices having polysilicon structures |
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---|---|---|---|---|
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FR2508704B1 (fr) * | 1981-06-26 | 1985-06-07 | Thomson Csf | Procede de fabrication de transistors bipolaires integres de tres petites dimensions |
DE3211752C2 (de) * | 1982-03-30 | 1985-09-26 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum selektiven Abscheiden von aus Siliziden hochschmelzender Metalle bestehenden Schichtstrukturen auf im wesentlichen aus Silizium bestehenden Substraten und deren Verwendung |
DE3243059A1 (de) * | 1982-11-22 | 1984-05-24 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen |
US4546536A (en) * | 1983-08-04 | 1985-10-15 | International Business Machines Corporation | Fabrication methods for high performance lateral bipolar transistors |
DE3402188A1 (de) * | 1984-01-23 | 1985-07-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bor-dotierten polykristallinen siliziumschichten fuer bipolartransistorschaltungen |
-
1986
- 1986-11-17 US US06/931,802 patent/US4755476A/en not_active Expired - Lifetime
- 1986-12-02 EP EP86116736A patent/EP0226890B1/de not_active Expired - Lifetime
- 1986-12-02 DE DE8686116736T patent/DE3681785D1/de not_active Expired - Lifetime
- 1986-12-02 AT AT86116736T patent/ATE68055T1/de not_active IP Right Cessation
- 1986-12-16 JP JP61301097A patent/JP2581652B2/ja not_active Expired - Lifetime
- 1986-12-17 KR KR1019860010805A patent/KR950006478B1/ko not_active IP Right Cessation
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---|---|
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ATE68055T1 (de) | 1991-10-15 |
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