JPS6222453A - 素子分離領域の形成方法 - Google Patents
素子分離領域の形成方法Info
- Publication number
- JPS6222453A JPS6222453A JP16033485A JP16033485A JPS6222453A JP S6222453 A JPS6222453 A JP S6222453A JP 16033485 A JP16033485 A JP 16033485A JP 16033485 A JP16033485 A JP 16033485A JP S6222453 A JPS6222453 A JP S6222453A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- silicon film
- amorphous silicon
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に半導体素
子の分離領域の形成方法に係る。
子の分離領域の形成方法に係る。
従来、半導体集積回路の製造における素子分離領域の形
成方法としては、例えば、フィリップスリサーチ レポ
ーツ（Ｐｈ１ｌｉｐｓ Ｒｅａ、Ｒｅｐ、） ２５ 。
成方法としては、例えば、フィリップスリサーチ レポ
ーツ（Ｐｈ１ｌｉｐｓ Ｒｅａ、Ｒｅｐ、） ２５ 。
Ｐ１１８〜１３２ （１９７０）に示されるように、シ
リコン窒化膜（５ｉｓ１１Ｊ４）を耐酸化性マスクとし
て用いる選択酸化法（Ｌｏｃａｌ ｐｘｉｄａｔｉｏｎ
ｏｆ ５ｉｌ−１ｃｏｎ；以後、ＬＯＣＯ８法と称す
る）が広く用いられている。このＬＯＣＯ８法では、能
動領域と素子分離領域とを自己整合（Ｓｅｌｆ−Ａｌｉ
ｇｎ ）により形成出来、製造工程の簡略化等が図れる
と共に、素子分離用の厚いフィールド酸化膜の一部を能
動領域の半導体表面より下方に埋め込む（通常はフィ−
ルド酸化膜の膜厚の半分程度の深さ）事により表面段差
を低減出来るので、段差部での電極のウィークスポット
発生が抑制されるといった利点がある。
リコン窒化膜（５ｉｓ１１Ｊ４）を耐酸化性マスクとし
て用いる選択酸化法（Ｌｏｃａｌ ｐｘｉｄａｔｉｏｎ
ｏｆ ５ｉｌ−１ｃｏｎ；以後、ＬＯＣＯ８法と称す
る）が広く用いられている。このＬＯＣＯ８法では、能
動領域と素子分離領域とを自己整合（Ｓｅｌｆ−Ａｌｉ
ｇｎ ）により形成出来、製造工程の簡略化等が図れる
と共に、素子分離用の厚いフィールド酸化膜の一部を能
動領域の半導体表面より下方に埋め込む（通常はフィ−
ルド酸化膜の膜厚の半分程度の深さ）事により表面段差
を低減出来るので、段差部での電極のウィークスポット
発生が抑制されるといった利点がある。
しかしながら、このＬＯＣＯ８法においては、フィール
ド酸化膜の形成は、パッド用酸化膜（ＳｔＯ，）上に積
層されたシリコン窒化膜（ｓｔｓｓ＋）を耐酸化性マス
クとして、シリコン基板の表面を直接熱的酸化する事に
より行われる。この為、パッド用酸化膜の介在と相まっ
て選択酸化時においては、酸化が横方向へ進む為、能動
領域に食い込みを生じ、所謂バーズビークが発生すると
いう問題がある。
ド酸化膜の形成は、パッド用酸化膜（ＳｔＯ，）上に積
層されたシリコン窒化膜（ｓｔｓｓ＋）を耐酸化性マス
クとして、シリコン基板の表面を直接熱的酸化する事に
より行われる。この為、パッド用酸化膜の介在と相まっ
て選択酸化時においては、酸化が横方向へ進む為、能動
領域に食い込みを生じ、所謂バーズビークが発生すると
いう問題がある。
このバーズビークは能動領域を狭める為、半導体集積回
路の微細パターンデザイン上の制約となり、高密度化を
図る上で大きな障害となる。
路の微細パターンデザイン上の制約となり、高密度化を
図る上で大きな障害となる。
また、フィールド酸化膜は、熱的酸化によりシリコン基
板の縦方向に成長し、埋め込み形成される為、酸化の際
シリコン基板に大きな機械的ストレスがかかり、酸化誘
起積層欠陥等の結晶欠陥が発生するという問題が生ずる
。このような結晶欠陥は、半導体素子の電気的特性を低
下させると共に、劣化、故障要因となり易い。また更に
、熱的酸化は、通常１０００℃以上の高温での長時間の
熱処理により行われる為、チャンネルストップ層の不純
物の拡散再分布が大きく生ずるという問題をきたす。特
に横方向への拡散により、チャンネル幅が狭められ、所
謂ナローチャンネル効果の為に、素子特性の変動、接合
容量の増大等が生ずる。
板の縦方向に成長し、埋め込み形成される為、酸化の際
シリコン基板に大きな機械的ストレスがかかり、酸化誘
起積層欠陥等の結晶欠陥が発生するという問題が生ずる
。このような結晶欠陥は、半導体素子の電気的特性を低
下させると共に、劣化、故障要因となり易い。また更に
、熱的酸化は、通常１０００℃以上の高温での長時間の
熱処理により行われる為、チャンネルストップ層の不純
物の拡散再分布が大きく生ずるという問題をきたす。特
に横方向への拡散により、チャンネル幅が狭められ、所
謂ナローチャンネル効果の為に、素子特性の変動、接合
容量の増大等が生ずる。
以上のように、従来のＬＯＣＯ８法においては上記諸問
題が含まれるので、半導体集積回路に対し、所望の電気
的特性、及び信頼性を実現させる為に社、耐酸化性マス
クの構成１選択酸化条件等に厳しい制約が課せられ、ま
た半導体集積回路の微細化を図る上で大きな障害となっ
ている。
題が含まれるので、半導体集積回路に対し、所望の電気
的特性、及び信頼性を実現させる為に社、耐酸化性マス
クの構成１選択酸化条件等に厳しい制約が課せられ、ま
た半導体集積回路の微細化を図る上で大きな障害となっ
ている。
従って本発明は、上記のバーズビーク発生、結晶欠陥の
発生、及びナローチャンネル効果の問題 ｊを解消
し、良好な電気的特性を有し、かつ高信頼性の高集積半
導体回路を実現し得る、半導体素子の分離領域の形成方
法を提供する事を目的とする。
発生、及びナローチャンネル効果の問題 ｊを解消
し、良好な電気的特性を有し、かつ高信頼性の高集積半
導体回路を実現し得る、半導体素子の分離領域の形成方
法を提供する事を目的とする。
この発明に係る半導体装置の素子分離領域の形成方法は
、 （ａ）シリコン半導体基板上に、シリコン酸化膜及びシ
リコン窒化膜を順次積層形成する工程、（ｂ）該積層き
れたシリコン酸化膜及びシリコン窒化膜にエツチング処
理を施す事により、バターニングし、更に同一パターン
でエツチング処理を施して、上記シリコン半導体基板に
溝部を形成する工程、 （ｃ）該シリコン半導体基板と同導電型のドーパントを
含んだドープトアモルファスシリコン膜を、上記溝部に
のみ形成する工程、 （ｄ）不活性ガス中で熱処理を施す事により、該ドープ
トアモルファスシリコン膜中のドーパントを拡散させ、
チャンネルストップ層を形成すると共に、該ドープトア
モルファスシリコン膜をドープト多結晶シリコン膜に改
質する工程、 （ｅ）熱的酸化処理を施す事により、該ドープト多結晶
シリコン膜を酸化して、フィールド酸化膜を形成する工
程 とを順に施すものである。
、 （ａ）シリコン半導体基板上に、シリコン酸化膜及びシ
リコン窒化膜を順次積層形成する工程、（ｂ）該積層き
れたシリコン酸化膜及びシリコン窒化膜にエツチング処
理を施す事により、バターニングし、更に同一パターン
でエツチング処理を施して、上記シリコン半導体基板に
溝部を形成する工程、 （ｃ）該シリコン半導体基板と同導電型のドーパントを
含んだドープトアモルファスシリコン膜を、上記溝部に
のみ形成する工程、 （ｄ）不活性ガス中で熱処理を施す事により、該ドープ
トアモルファスシリコン膜中のドーパントを拡散させ、
チャンネルストップ層を形成すると共に、該ドープトア
モルファスシリコン膜をドープト多結晶シリコン膜に改
質する工程、 （ｅ）熱的酸化処理を施す事により、該ドープト多結晶
シリコン膜を酸化して、フィールド酸化膜を形成する工
程 とを順に施すものである。
本発明においては、フィールド酸化膜は、シリコン半導
体基板に選択的に設けられた溝部に、該シリコン半導体
基板と同導電型のドーパントを含んだドープトアモルフ
ァスシリコン膜を形成し、これに不活性ガス雰囲気中で
の熱処理、更に熱的酸化処理を層成施す事により形成さ
れる。
体基板に選択的に設けられた溝部に、該シリコン半導体
基板と同導電型のドーパントを含んだドープトアモルフ
ァスシリコン膜を形成し、これに不活性ガス雰囲気中で
の熱処理、更に熱的酸化処理を層成施す事により形成さ
れる。
従って、シリコン半導体基板表面を直接酸化してフィー
ルド酸化膜を形成するという従来方法と異なり、横方向
への酸化が軽減される為、素子分離領域の広がりを抑制
する事が出来る。また、基板の縦方向への酸化膜成長も
従来方法に較べれば小さく、酸化膜成長の際の基板にか
かる機械的ストレスも緩和される為、酸化誘起積層欠陥
等の結晶欠陥の発生が軽減される。また更に、本発明に
よれば、フィールド酸化膜は高濃度のドーパントを含む
ドープト多結晶シリコン膜を熱的酸化する事により形成
するものであるから、酸化膜の成膜速度も速く１低温か
つ短時間の熱的酸化により形成される事となる。この為
、チャンネルストップ層の不純物再分布も小さく出来る
。
ルド酸化膜を形成するという従来方法と異なり、横方向
への酸化が軽減される為、素子分離領域の広がりを抑制
する事が出来る。また、基板の縦方向への酸化膜成長も
従来方法に較べれば小さく、酸化膜成長の際の基板にか
かる機械的ストレスも緩和される為、酸化誘起積層欠陥
等の結晶欠陥の発生が軽減される。また更に、本発明に
よれば、フィールド酸化膜は高濃度のドーパントを含む
ドープト多結晶シリコン膜を熱的酸化する事により形成
するものであるから、酸化膜の成膜速度も速く１低温か
つ短時間の熱的酸化により形成される事となる。この為
、チャンネルストップ層の不純物再分布も小さく出来る
。
以下、本発明の一実施例を第１図に基いて詳細に説明す
る。まず、同図（ａ）に示す如く、シリコン半導体基板
（Ｐ型）１を熱的酸化して、パッド用のシリコン酸化膜
（Ｓ１０．）２を１００〜１０００′Ａ程度成膜し、次
にこのシリコン酸化ｍ２上に化学気相反応法（以下、Ｃ
ＶＤ法と称する）により、耐酸化性マスク用のシリコン
窒化膜（Ｓｉ、Ｎ、 ） ３を５００〜２０００Ａ程度
堆積する。そして、同図（ｂ）に示す如く、間知のホト
リソグラフィー技術を用いて、レジストパターン４を形
成シ、次いで、このレジストパターン４をマスクとして
、例えば異方性エツチングにより窒化シリコン膜３、及
びシリコン酸化膜２を順次エツチング除去する。レジス
トパターン４下層部のシリコン半導体基板（Ｐ型）１表
面部が能動領域５となる。
る。まず、同図（ａ）に示す如く、シリコン半導体基板
（Ｐ型）１を熱的酸化して、パッド用のシリコン酸化膜
（Ｓ１０．）２を１００〜１０００′Ａ程度成膜し、次
にこのシリコン酸化ｍ２上に化学気相反応法（以下、Ｃ
ＶＤ法と称する）により、耐酸化性マスク用のシリコン
窒化膜（Ｓｉ、Ｎ、 ） ３を５００〜２０００Ａ程度
堆積する。そして、同図（ｂ）に示す如く、間知のホト
リソグラフィー技術を用いて、レジストパターン４を形
成シ、次いで、このレジストパターン４をマスクとして
、例えば異方性エツチングにより窒化シリコン膜３、及
びシリコン酸化膜２を順次エツチング除去する。レジス
トパターン４下層部のシリコン半導体基板（Ｐ型）１表
面部が能動領域５となる。
その後、同図（Ｃ）の如く、レジストパターン４をマス
クとして、更にシリコン半導体基板１にエツチング処理
を施こし、深き０．１〜１．０μｍ程度の溝部６を形成
する。次に、同図（ｄ）に示す如く、スパッタリング法
または真空蒸着法を用いて、レジス） パターン４及び
溝部６上に、フィールド酸化膜形成用のアモルファスシ
リコン膜７を１５００〜５０００ Ａ程度形成する。そ
して、このアモルファスシリコン膜７に、３０〜１００
Ｋｅｙ、 １〜５Ｘ １０” ／−程度の打ち込み条
件で、シリコン半導体基板１と同導電型のドーパント（
ｐ型ドーパント）として、ボロン（Ｂ）を注入し、ドー
プトアモルファスシリコン膜（Ｐ 型）７ａとする。な
お、Ｎ型シリコン半導体を基板に用いる場合には、同導
電型のＮ型ドーパントとして、例えば燐（Ｐ）あるいは
砒素（Ａｓ）等を用いる。
クとして、更にシリコン半導体基板１にエツチング処理
を施こし、深き０．１〜１．０μｍ程度の溝部６を形成
する。次に、同図（ｄ）に示す如く、スパッタリング法
または真空蒸着法を用いて、レジス） パターン４及び
溝部６上に、フィールド酸化膜形成用のアモルファスシ
リコン膜７を１５００〜５０００ Ａ程度形成する。そ
して、このアモルファスシリコン膜７に、３０〜１００
Ｋｅｙ、 １〜５Ｘ １０” ／−程度の打ち込み条
件で、シリコン半導体基板１と同導電型のドーパント（
ｐ型ドーパント）として、ボロン（Ｂ）を注入し、ドー
プトアモルファスシリコン膜（Ｐ 型）７ａとする。な
お、Ｎ型シリコン半導体を基板に用いる場合には、同導
電型のＮ型ドーパントとして、例えば燐（Ｐ）あるいは
砒素（Ａｓ）等を用いる。
次いで、同図（ｅ）の如く、す７トオ７法を用いて、レ
ジストパターン４と共にその上層部のドープトアモルフ
ァスシリコン膜７色を除去し、溝部６上にのみド
あ−ブトアモルファスシリコン膜７ａを残存させてパタ
ーンを形成する。その後、同図（ｆ）に示す如く、９０
０〜１０００℃程度の窒素雰囲気中において熱処理ヲ施
す事により、ドープトアモルファスシリコン膜７＆中の
ボロンを熱拡散させ、溝部６の底部及び側面部のシリコ
ン半導体基板１中にチャンネルストップ層（Ｐ型）８を
形成する。同時に、この熱処理によって、ドープトアモ
ルファスシリコン膜７ａはドープト多結晶シリコン膜（
Ｐ型）７ｂに改質される。
ジストパターン４と共にその上層部のドープトアモルフ
ァスシリコン膜７色を除去し、溝部６上にのみド
あ−ブトアモルファスシリコン膜７ａを残存させてパタ
ーンを形成する。その後、同図（ｆ）に示す如く、９０
０〜１０００℃程度の窒素雰囲気中において熱処理ヲ施
す事により、ドープトアモルファスシリコン膜７＆中の
ボロンを熱拡散させ、溝部６の底部及び側面部のシリコ
ン半導体基板１中にチャンネルストップ層（Ｐ型）８を
形成する。同時に、この熱処理によって、ドープトアモ
ルファスシリコン膜７ａはドープト多結晶シリコン膜（
Ｐ型）７ｂに改質される。
次に、同図億）に示すように、８００〜１０００℃のウ
ェット酸素雰囲気中でドープト多結晶シリコン膜（Ｐ型
）７ｂを熱的酸化する事により、素子分離用のフィール
ド酸化膜として、３０００〜１００００Ｘ程度の膜厚の
厚いシリコン酸化膜９を形成する。この際、能動領域５
上の最上層部は耐酸化性のシリコン窒化膜３で覆われて
いる為、この能動領域５上のシリコン半導体基板１表面
は酸化される事はない。この後、能動領域５上のシリコ
ン窒化膜３とシリコン酸化膜２とを順次エツチング除去
する事により、シリコン半導体基板１表面を露出させ、
同図（社）に示す構造とする。これまでの工程によって
、シリコン酸化膜から成るフィールド酸化膜９による素
子分離領域の形成が終了する。
ェット酸素雰囲気中でドープト多結晶シリコン膜（Ｐ型
）７ｂを熱的酸化する事により、素子分離用のフィール
ド酸化膜として、３０００〜１００００Ｘ程度の膜厚の
厚いシリコン酸化膜９を形成する。この際、能動領域５
上の最上層部は耐酸化性のシリコン窒化膜３で覆われて
いる為、この能動領域５上のシリコン半導体基板１表面
は酸化される事はない。この後、能動領域５上のシリコ
ン窒化膜３とシリコン酸化膜２とを順次エツチング除去
する事により、シリコン半導体基板１表面を露出させ、
同図（社）に示す構造とする。これまでの工程によって
、シリコン酸化膜から成るフィールド酸化膜９による素
子分離領域の形成が終了する。
その後、同図（１）に示すように、ゲート絶縁膜１０゜
ゲート電極１１、及びソース、ドレインの拡散層（Ｎ型
）１２．１３を形成し、更に図示してはいないが、周知
の技術によりパッシベーション用絶縁膜、金属配線等を
形成する事により、半導体装置を完成する。
ゲート電極１１、及びソース、ドレインの拡散層（Ｎ型
）１２．１３を形成し、更に図示してはいないが、周知
の技術によりパッシベーション用絶縁膜、金属配線等を
形成する事により、半導体装置を完成する。
なお、フィールド酸化膜９形成で生ずる表面段差は、溝
部６の深さと、ドープト多結晶シリコン膜（Ｐ型）７ｂ
の膜厚を適度に選択する事により１容易にコントロール
する事が出来る。従って、フィールド酸化膜９をシリコ
ン半導体基板（Ｐ型）ｌ中に完全に埋め込むようにする
事も勿論可能である。
部６の深さと、ドープト多結晶シリコン膜（Ｐ型）７ｂ
の膜厚を適度に選択する事により１容易にコントロール
する事が出来る。従って、フィールド酸化膜９をシリコ
ン半導体基板（Ｐ型）ｌ中に完全に埋め込むようにする
事も勿論可能である。
また、上記実施例はＭＯ８型半導体装置の製造に適用す
る場合について述べたが、本発明はシリコン酸化膜によ
り素子分離領域を形成するものであるから、バイポーラ
型半導体装置についても適用出来る。
る場合について述べたが、本発明はシリコン酸化膜によ
り素子分離領域を形成するものであるから、バイポーラ
型半導体装置についても適用出来る。
以上、詳細に説明したように、本発明によれば、素子分
離用のフィールド酸化膜は、従来方法のシリコン半導体
基板表面を直接酸化して形成する場合と異なり、シリコ
ン半導体基板（Ｐ型）中の溝部に形成されたドープトア
モ／Ｌ／７アスシリコン膜（Ｐ型）を、不活性ガス中で
の熱処理によりドープト多結晶シリコン膜（Ｐ型）に改
質し、更にこれに熱的酸化を施す事により形成される。
離用のフィールド酸化膜は、従来方法のシリコン半導体
基板表面を直接酸化して形成する場合と異なり、シリコ
ン半導体基板（Ｐ型）中の溝部に形成されたドープトア
モ／Ｌ／７アスシリコン膜（Ｐ型）を、不活性ガス中で
の熱処理によりドープト多結晶シリコン膜（Ｐ型）に改
質し、更にこれに熱的酸化を施す事により形成される。
従って、成膜速度も速く酸化処理時間が短縮化される事
と相まって、横方向への酸化、すなわちバーズビークの
発生が抑制され、能動領域はマスク設計値に略等しい寸
法に形成されるので、素子の微細化に適用出来るという
効果がある。
と相まって、横方向への酸化、すなわちバーズビークの
発生が抑制され、能動領域はマスク設計値に略等しい寸
法に形成されるので、素子の微細化に適用出来るという
効果がある。
また、フィールド酸化膜の、シリコン半導体基板の縦方
向への酸化膜成長も従来方法に較べれば小さく、酸化膜
成長の際シリコン半導体基板にかかる機械的ストレスも
緩和され、酸化誘起積層欠陥等の結晶欠陥の発生が抑制
出来る。また更に、上述したように高濃度の不純物、例
えばリンを含むドープト多結晶シリコン膜は、ノンドー
プ型に較べ酸化速度が非常に大きい為、フィールド酸化
膜形成は低温かつ短時間の条件で行える。従って、チャ
ンネルストップ層の不純物の拡散再分布も小さく、ナロ
ーチャンネル効果の低減や熱ストレスの減少が図れる。
向への酸化膜成長も従来方法に較べれば小さく、酸化膜
成長の際シリコン半導体基板にかかる機械的ストレスも
緩和され、酸化誘起積層欠陥等の結晶欠陥の発生が抑制
出来る。また更に、上述したように高濃度の不純物、例
えばリンを含むドープト多結晶シリコン膜は、ノンドー
プ型に較べ酸化速度が非常に大きい為、フィールド酸化
膜形成は低温かつ短時間の条件で行える。従って、チャ
ンネルストップ層の不純物の拡散再分布も小さく、ナロ
ーチャンネル効果の低減や熱ストレスの減少が図れる。
従って、この２点から、半導体素子の電気的特性及び信
頼性を向上出来°るという効果もある。
頼性を向上出来°るという効果もある。
第１図（ａ）ないし第１図（ｉ）は、本発明の詳細な説
明する要部断面図である。 １・・・シリコン半導体基板（Ｐ型）、２・・・シリコ
ン酸化膜（８１０，）、３−・・シリコン窒化膜（Ｓｉ
ｓＮ４）、４・・・レジストパターン、５・・・能動領
域、６・・・溝部、７ａ・・・ドープトアモルファスシ
リコン膜（ｐ〜）、７ｂ・・・多結晶シリコン膜（Ｐ型
）、８・・・チャンネルストップ層（Ｐ型）、９・・・
フィールド酸化膜 ；（Ｓｉｎ、）。
明する要部断面図である。 １・・・シリコン半導体基板（Ｐ型）、２・・・シリコ
ン酸化膜（８１０，）、３−・・シリコン窒化膜（Ｓｉ
ｓＮ４）、４・・・レジストパターン、５・・・能動領
域、６・・・溝部、７ａ・・・ドープトアモルファスシ
リコン膜（ｐ〜）、７ｂ・・・多結晶シリコン膜（Ｐ型
）、８・・・チャンネルストップ層（Ｐ型）、９・・・
フィールド酸化膜 ；（Ｓｉｎ、）。
Claims (1)
- （１）（ａ）シリコン半導体基板上に、シリコン酸化膜
及びシリコン窒化膜を順次積層形成する工程、（ｂ）該
積層されたシリコン酸化膜及びシリコン窒化膜にエッチ
ング処理を施す事により、パターニングし、更に同一パ
ターンによりエッチング処理を施して、上記シリコン半
導体基板に溝部を形成する工程、 （ｃ）該シリコン半導体基板と同導電型のドーパントを
含んだドープトアモルフアスシリコン膜を、上記溝部に
のみ形成する工程、 （ｄ）不活性ガス中で熱処理を施す事により、該ドープ
トアモルフアスシリコン膜中のドーパントを拡散させて
、チャンネルストップ層を形成すると共に、該ドープト
アモルフアスシリコン膜をドープト多結晶シリコン膜に
改質する工程、 （ｅ）熱的酸化処理を施す事により、骸ドープト多結晶
シリコン膜を酸化して、フィールド酸化膜を形成する工
程とを有する事を特徴とする素子分離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033485A JPS6222453A (ja) | 1985-07-22 | 1985-07-22 | 素子分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033485A JPS6222453A (ja) | 1985-07-22 | 1985-07-22 | 素子分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6222453A true JPS6222453A (ja) | 1987-01-30 |
Family
ID=15712724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16033485A Pending JPS6222453A (ja) | 1985-07-22 | 1985-07-22 | 素子分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222453A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0645808B1 (de) * | 1993-09-27 | 2000-03-15 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Isolationsgrabens in einem SOI-Substrat |
| US6328468B1 (en) | 1997-11-28 | 2001-12-11 | Matsushita Electric Industrial Co., Ltd. | Device for fixing temperature sensing element for air conditioner and method of assembling the same |
| JP2008153685A (ja) * | 2001-05-18 | 2008-07-03 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2011249354A (ja) * | 2010-05-21 | 2011-12-08 | Sharp Corp | 半導体装置の製造方法 |
-
1985
- 1985-07-22 JP JP16033485A patent/JPS6222453A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0645808B1 (de) * | 1993-09-27 | 2000-03-15 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Isolationsgrabens in einem SOI-Substrat |
| US6328468B1 (en) | 1997-11-28 | 2001-12-11 | Matsushita Electric Industrial Co., Ltd. | Device for fixing temperature sensing element for air conditioner and method of assembling the same |
| JP2008153685A (ja) * | 2001-05-18 | 2008-07-03 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2011249354A (ja) * | 2010-05-21 | 2011-12-08 | Sharp Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3058954B2 (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法 | |
| JP2679639B2 (ja) | 半導体装置及びその製造方法 | |
| JPH088270A (ja) | 半導体装置およびその製造方法 | |
| JP2785919B2 (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法 | |
| JPH0786296A (ja) | 高速バイポーラトランジスタの製造方法 | |
| JP2989051B2 (ja) | 炭化シリコンバイポーラ半導体装置およびその製造方法 | |
| US4755863A (en) | Semiconductor device having a semiconductor substrate with a high impurity concentration | |
| JPS6222453A (ja) | 素子分離領域の形成方法 | |
| JPS59108325A (ja) | 半導体装置の製造方法 | |
| JPS59977B2 (ja) | 絶縁ゲ−ト型集積回路 | |
| JP3173048B2 (ja) | 半導体装置 | |
| JPH0239091B2 (ja) | ||
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPS58206158A (ja) | 半導体装置の製造方法 | |
| JPS6117144B2 (ja) | ||
| JP5238940B2 (ja) | 半導体装置の製造方法 | |
| JPS5877240A (ja) | 半導体装置とその製造方法 | |
| JPS63144567A (ja) | 半導体装置の製造方法 | |
| JPS6021539A (ja) | 半導体装置の製造方法 | |
| JPH0831468B2 (ja) | 半導体装置の製造方法 | |
| JPH0239093B2 (ja) | ||
| JPH0240921A (ja) | バイポーラトランジスタの製造方法 | |
| JPH01214166A (ja) | バイポーラトランジスタを有する半導体集積回路装置 | |
| JPS63205953A (ja) | 半導体装置の製造方法 | |
| JPH0235465B2 (ja) |