JPS5877240A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS5877240A JPS5877240A JP17557381A JP17557381A JPS5877240A JP S5877240 A JPS5877240 A JP S5877240A JP 17557381 A JP17557381 A JP 17557381A JP 17557381 A JP17557381 A JP 17557381A JP S5877240 A JPS5877240 A JP S5877240A
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- JP
- Japan
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- region
- type
- porous
- silicon
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシリコン領域が多孔質シリコン酸化物層により
電気的に分離されてなる半導体装置とその製造方法に関
する。
電気的に分離されてなる半導体装置とその製造方法に関
する。
従来、この種の半導体装置の基板として第１図に示すよ
うな構成が提案されていた。この構成はＰ型巣結晶８ｉ
基板１上に素子形成用領域であるＮ型あるいはＰ型５ｌ
−１ｆｊ域２が形成され、にれらの８１領域２は互いに
、かつ８ｉ基板１と多孔質シリコン酸化物領域３によっ
て電気的に分離されているものである。この構造は厚い
絶縁物層（多孔質Ｓｉ酸化物層、厚さ５〜１０μｍ）５
によってＳｉ層２が分離されているため、こＱＳｉ層に
半導体素子を形成した場合、電極配線の浮遊容量あるい
はＰＮ接合容量を小さくすることができ、半導体集積回
路装置を高速化、低消費電力化することができる。しか
し、８１層にバイポーラトランジスタあるいは接合型Ｆ
ｇＴを形成した場合、第１図に示す構造に７は以下に示
すような欠点を有していた。
うな構成が提案されていた。この構成はＰ型巣結晶８ｉ
基板１上に素子形成用領域であるＮ型あるいはＰ型５ｌ
−１ｆｊ域２が形成され、にれらの８１領域２は互いに
、かつ８ｉ基板１と多孔質シリコン酸化物領域３によっ
て電気的に分離されているものである。この構造は厚い
絶縁物層（多孔質Ｓｉ酸化物層、厚さ５〜１０μｍ）５
によってＳｉ層２が分離されているため、こＱＳｉ層に
半導体素子を形成した場合、電極配線の浮遊容量あるい
はＰＮ接合容量を小さくすることができ、半導体集積回
路装置を高速化、低消費電力化することができる。しか
し、８１層にバイポーラトランジスタあるいは接合型Ｆ
ｇＴを形成した場合、第１図に示す構造に７は以下に示
すような欠点を有していた。
第２図にはＰＮＰ）ランジスタを第１図の構造に形成し
た場合を示す。図において、１はＰ型シリコン基板、２
ばＰ型シリコン層（コレクタ領域）６は多孔質シリコン
酸化物層、４はＮ型シリコン層（ベース領域）、５はＰ
型シリコン層（エミ。
た場合を示す。図において、１はＰ型シリコン基板、２
ばＰ型シリコン層（コレクタ領域）６は多孔質シリコン
酸化物層、４はＮ型シリコン層（ベース領域）、５はＰ
型シリコン層（エミ。
夕領域）である。第２図の構造では、第１図において得
られたＰ型シリコン層２をコレクタ領域に使用している
ため、コレクタ領域の抵抗を低くするととが困難であり
、ＰＮＰ ）ランジスタの動作□速度を速くすることが
できなかった。
られたＰ型シリコン層２をコレクタ領域に使用している
ため、コレクタ領域の抵抗を低くするととが困難であり
、ＰＮＰ ）ランジスタの動作□速度を速くすることが
できなかった。
また、第６図にはＰチャネル接合型１４Ｔを第１図の構
造に形成した場合を示す。図において、１〜３は第１図
の場合と同じであり、６はＮ型ゲート領域である。第３
図の構造では、チャネル電流を制御するゲート領域が上
部にしがないため、ゲート電圧に対するチャネル電流の
変化を大きくすることが困難であった。
造に形成した場合を示す。図において、１〜３は第１図
の場合と同じであり、６はＮ型ゲート領域である。第３
図の構造では、チャネル電流を制御するゲート領域が上
部にしがないため、ゲート電圧に対するチャネル電流の
変化を大きくすることが困難であった。
本発明は上記の欠点を除去するために、多孔質シリボン
酸化物領域によって分離されたシリコン高濃度不純物を
含む領域を有する構造の半導体装置とその製造方法を与
えるものであり、その目的は高速の半導体装置を提供１
〜、かつその製造を容易にすることにある。
酸化物領域によって分離されたシリコン高濃度不純物を
含む領域を有する構造の半導体装置とその製造方法を与
えるものであり、その目的は高速の半導体装置を提供１
〜、かつその製造を容易にすることにある。
以下図面について詳細に説明する。
本発明の実施による構成例を第４図、第５図に示す。図
において、４１．５１はＰ型シリコン基板、４３．５３
は多孔質シリコン酸化物領域、４２．５２はＰ型シリコ
ン領域、４７．５７はそれぞれＰ＋型シリコン領域、Ｎ
＋＋シリコン領域である。第４図はＰ型シリコン領域４
２の内の多孔質シリコン酸化物領域４３に、接する領域
４７がＰ＋。
において、４１．５１はＰ型シリコン基板、４３．５３
は多孔質シリコン酸化物領域、４２．５２はＰ型シリコ
ン領域、４７．５７はそれぞれＰ＋型シリコン領域、Ｎ
＋＋シリコン領域である。第４図はＰ型シリコン領域４
２の内の多孔質シリコン酸化物領域４３に、接する領域
４７がＰ＋。
領域となっているものであり、第５図はＰ型シリコン領
域５２の多孔質シリコン酸化物領域５３に・接する領域
５７がＮ＋型領領域なっているものである。
域５２の多孔質シリコン酸化物領域５３に・接する領域
５７がＮ＋型領領域なっているものである。
第６図、第７図には、第４図、第５図に示した基板を用
いて、それぞれＰＮＰ型バイポーラトランジスタ、Ｐチ
ャネル接合型ＦＥＴを構成した場合を示す。図において
、４１〜４３．５１〜５３４７．５７はそれぞれ第４図
、第５図と同じである。４４はＮ型ベース領域、４５は
Ｐ型エミッタ領域、５６は上部ゲート領域である。
いて、それぞれＰＮＰ型バイポーラトランジスタ、Ｐチ
ャネル接合型ＦＥＴを構成した場合を示す。図において
、４１〜４３．５１〜５３４７．５７はそれぞれ第４図
、第５図と同じである。４４はＮ型ベース領域、４５は
Ｐ型エミッタ領域、５６は上部ゲート領域である。
第４図、第５図からそれぞれ第６図、第７図への製法は
公知のバイポーラトランジスタあるいは接合型いＥＴの
製法と同一であるので、第４図、第５図の製法につｂて
のみ説明する。なお、第４図、第５図のＰ型、Ｎ型を交
換することにより、第６図、第７図のＰＮＰ型バイポー
ラトランジスタ、Ｐチャネル接合型ＦＥＴをそれぞれＮ
Ｐ Ｎ型バイポーラトランジスタ、Ｎチャネル接合型
１，１ ｈ’ｌ １＋にできることは明らかである。
公知のバイポーラトランジスタあるいは接合型いＥＴの
製法と同一であるので、第４図、第５図の製法につｂて
のみ説明する。なお、第４図、第５図のＰ型、Ｎ型を交
換することにより、第６図、第７図のＰＮＰ型バイポー
ラトランジスタ、Ｐチャネル接合型ＦＥＴをそれぞれＮ
Ｐ Ｎ型バイポーラトランジスタ、Ｎチャネル接合型
１，１ ｈ’ｌ １＋にできることは明らかである。
第８図に第４図の構成の製造方法の一例を示す。
まず、予め得られたＰ型巣結晶シリコン基板４１１の主
面４８上に、第８図（Ａ）に示すように、酸化シリコン
膜６１及び窒化シリコン膜６２を櫃択的に被着する。上
記構造において、窒化シリコン膜６２の膜厚は後の工程
であるフッ化水素酸溶液中の陽極化成に耐え、かつ、こ
の工程に続く熱酸化において、酸化マスクとなるのに十
分な厚さが必泌である。また、酸化シリコン膜６１は後
の工程である多孔質シリコン領域の熱酸化において、Ｐ
型巣結晶シリコン基板４１と窒化シリコン膜６２との間
の歪応力を緩和するためのものであるが、省略すること
もできる。さらにまた、後のイオン注入等の工程のため
に必要ならば、酸化シリコン膜６１及び窒化シリコン膜
６２を選択的に形成するためにこの上に被着したフォト
レジストまたは酸化シリコン、金属等の膜６３を窒化ン
リコン膜６２の上に残置してもよい。
面４８上に、第８図（Ａ）に示すように、酸化シリコン
膜６１及び窒化シリコン膜６２を櫃択的に被着する。上
記構造において、窒化シリコン膜６２の膜厚は後の工程
であるフッ化水素酸溶液中の陽極化成に耐え、かつ、こ
の工程に続く熱酸化において、酸化マスクとなるのに十
分な厚さが必泌である。また、酸化シリコン膜６１は後
の工程である多孔質シリコン領域の熱酸化において、Ｐ
型巣結晶シリコン基板４１と窒化シリコン膜６２との間
の歪応力を緩和するためのものであるが、省略すること
もできる。さらにまた、後のイオン注入等の工程のため
に必要ならば、酸化シリコン膜６１及び窒化シリコン膜
６２を選択的に形成するためにこの上に被着したフォト
レジストまたは酸化シリコン、金属等の膜６３を窒化ン
リコン膜６２の上に残置してもよい。
つぎに、第８図（Ｂ）に示すように、硼素、ガリウム等
の■族の不純物をイオン注入または熱拡散によりＰ型巣
結晶シリコン基板４１の主面４８側に選択的に添加し、
少なくとも窒化シリコン膜６２１の下を除く領域にＰ型
の不純物濃度の高い、すなわち、比抵抗の低い領域６４
を形成する。このＰ型シリコン領域５２の不純物濃度分
布は後の工程で添加するプロト／によるドナを十分に相
殺できるようにしておく。
の■族の不純物をイオン注入または熱拡散によりＰ型巣
結晶シリコン基板４１の主面４８側に選択的に添加し、
少なくとも窒化シリコン膜６２１の下を除く領域にＰ型
の不純物濃度の高い、すなわち、比抵抗の低い領域６４
を形成する。このＰ型シリコン領域５２の不純物濃度分
布は後の工程で添加するプロト／によるドナを十分に相
殺できるようにしておく。
つぎに、第８図（Ｃ）に示すように、Ｐ傅単１侍晶シリ
コン店板４１の主面４８側にプロトン注入と熱処理を行
ない、Ｎ型シリコン領域６５を形成する・ つぎに、Ｐ型シリコン基板４１０陽至化成処理によりＮ
ｑシリコン領域６５を取９囲む多孔質シリコン領域６６
を形成し、第８図（Ｄ）に示すように、Ｎ型シリコン領
域６５を多孔質シリコン領域６６によシ分離する。
コン店板４１の主面４８側にプロトン注入と熱処理を行
ない、Ｎ型シリコン領域６５を形成する・ つぎに、Ｐ型シリコン基板４１０陽至化成処理によりＮ
ｑシリコン領域６５を取９囲む多孔質シリコン領域６６
を形成し、第８図（Ｄ）に示すように、Ｎ型シリコン領
域６５を多孔質シリコン領域６６によシ分離する。
つぎに、第８図（ｇ）に示すように、多孔質シリコン領
域６６にイオン注入あるいは熱拡散法によりＰ型不純物
を導入する。ついで、適当な熱処理（窒素中、５００〜
１０００℃、６０〜６０分）によって不純物を拡散させ
る。多孔質シリコン中は単結晶シリコ、ｙ中に比べて不
純物の拡散速度が１０〜１００倍速いので、不純物は多
孔ノ４シリコン領域６６中から分離されたシリコン領域
６５中に拡散上、シリコン領域６５の多孔質シリコン領
域６６に接する部分に高濃度のＰ型シリコン層４７が形
成される。その後、熱酸化処理を行なうことにより、多
孔質シリコン領域６６を多孔質シリコン酸化物領域４３
とすれば、第８図（Ｆ）に示す構造、すなわち、第４図
に示す構造が得られる。どの時、プロトン注入によるド
ナは消滅するため領域６５はＰ型シリコン領域４２とな
る。ここで、拡散させる不純物としてＮ型不純物を用い
た場合には、第５図に示す構造が得られる。
域６６にイオン注入あるいは熱拡散法によりＰ型不純物
を導入する。ついで、適当な熱処理（窒素中、５００〜
１０００℃、６０〜６０分）によって不純物を拡散させ
る。多孔質シリコン中は単結晶シリコ、ｙ中に比べて不
純物の拡散速度が１０〜１００倍速いので、不純物は多
孔ノ４シリコン領域６６中から分離されたシリコン領域
６５中に拡散上、シリコン領域６５の多孔質シリコン領
域６６に接する部分に高濃度のＰ型シリコン層４７が形
成される。その後、熱酸化処理を行なうことにより、多
孔質シリコン領域６６を多孔質シリコン酸化物領域４３
とすれば、第８図（Ｆ）に示す構造、すなわち、第４図
に示す構造が得られる。どの時、プロトン注入によるド
ナは消滅するため領域６５はＰ型シリコン領域４２とな
る。ここで、拡散させる不純物としてＮ型不純物を用い
た場合には、第５図に示す構造が得られる。
また、プロトン注入の代りにＶ族不純物を用いた場合に
は、第４図、第５図のＰ型領峨がＮ型領域となった構造
を得ることができる。
は、第４図、第５図のＰ型領峨がＮ型領域となった構造
を得ることができる。
以上説明したように、本発明によれば多孔質シリコン酸
化物１により分離された単結晶シリコン領域の多孔質シ
リコン酸化物層に接した領域の不純物濃度を制御できる
ため、コレクタ抵抗の低いバイポーラトランジスタ、あ
るいは、相互コンダクタンスの大きな接合型ＦＥＴが形
成できる利点を有する。
化物１により分離された単結晶シリコン領域の多孔質シ
リコン酸化物層に接した領域の不純物濃度を制御できる
ため、コレクタ抵抗の低いバイポーラトランジスタ、あ
るいは、相互コンダクタンスの大きな接合型ＦＥＴが形
成できる利点を有する。
第１図は従来の多孔質シリコン酸化物層により分離され
たクリ・・領域妄示す断面図、第２図は第１図に示した
シリコン領域中にＰＮＰ型ノ（イボーラトランジスタを
形成した場合の断面図、第３図は第１図に示したシリコ
ン領域中にＰチャネル接合型ＦＥＴを形成した場合の断
面図、第４図、第５図はそれぞれ本発明による実施例の
断面図、第、６図、第７図は第４図、第５図にそれぞれ
ＰＮＰ型バイポーラトランジスタ、Ｐチャネル接合型Ｆ
ｇＴを形成した場合の断面図、第８図は本発明による半
導体装置の製造方法の実施例の説明図である。 図において、 １・・・Ｐ型シリコン基板 ２・・・シリコン領域６・
・・多孔質シリコン酸化物領域 ４・・・Ｎ型ベース領域 ５・・・Ｐ型エミッタ領域
６・・・Ｎ型ゲート領域 ４１．５１・・・Ｐ型シリコン基板 ４２．５２・・・Ｐ型シリコン基板 ４５．５Ｓ−・・多孔質シリコン酸化物領域４７・・・
ビ領域 ５７・：・Ｎ＋領域４４・・・Ｎ型ベ
ース領域 ４５・・・Ｐ型エミッタ領球５６・・・上部
ゲート領域 ６１・・・酸化シリコン膜６２・・・窒化
シリコン膜 ６６・・レジスト膜６４・・・ピ領域
６５・・・Ｎ型シリコン領域６６・・・多孔質シ
リコン領域 特許出願人 日本電信電話公社 代理人弁理士 中村純之助 卆１図 中２図 １’３図 第４図 卆５図 第６図 矛７図 才８図
たクリ・・領域妄示す断面図、第２図は第１図に示した
シリコン領域中にＰＮＰ型ノ（イボーラトランジスタを
形成した場合の断面図、第３図は第１図に示したシリコ
ン領域中にＰチャネル接合型ＦＥＴを形成した場合の断
面図、第４図、第５図はそれぞれ本発明による実施例の
断面図、第、６図、第７図は第４図、第５図にそれぞれ
ＰＮＰ型バイポーラトランジスタ、Ｐチャネル接合型Ｆ
ｇＴを形成した場合の断面図、第８図は本発明による半
導体装置の製造方法の実施例の説明図である。 図において、 １・・・Ｐ型シリコン基板 ２・・・シリコン領域６・
・・多孔質シリコン酸化物領域 ４・・・Ｎ型ベース領域 ５・・・Ｐ型エミッタ領域
６・・・Ｎ型ゲート領域 ４１．５１・・・Ｐ型シリコン基板 ４２．５２・・・Ｐ型シリコン基板 ４５．５Ｓ−・・多孔質シリコン酸化物領域４７・・・
ビ領域 ５７・：・Ｎ＋領域４４・・・Ｎ型ベ
ース領域 ４５・・・Ｐ型エミッタ領球５６・・・上部
ゲート領域 ６１・・・酸化シリコン膜６２・・・窒化
シリコン膜 ６６・・レジスト膜６４・・・ピ領域
６５・・・Ｎ型シリコン領域６６・・・多孔質シ
リコン領域 特許出願人 日本電信電話公社 代理人弁理士 中村純之助 卆１図 中２図 １’３図 第４図 卆５図 第６図 矛７図 才８図
Claims (1)
- 【特許請求の範囲】 １、 シリコン領域がその側面及び底面において化物領
域により電気的に分離されてなる構造の半導体装置にお
いて、前記シリコン領域の前記多孔質シリコン酸化物領
域と接する領域が前記シリコン領域に含まれる不純物濃
度より多量の不純物を含むことを特徴とする半導体装置
。 ２、 Ｐ型巣結晶シリコン基板の主面上に上面が耐酸
化性膜に覆われたＮ型シリコン領域をプロトン注入ある
いＵＶ族不純物の導入により形成する工程と該Ｎ型シリ
コン領域の側面及び噸面周辺のＰ型シリコン領域を多孔
質シリコン領域とする工程と該多孔質シリコン領域を酸
化熱処理する工程と該酸化熱処理の前または後に前記Ｎ
型シリコン領域の前記多孔質シリコン領域あるいは多孔
質ンリコン酸化物領域に接する領域に不純物を導入する
工程を少なくとも含むことを特徴とする井←怜Ｉ蓑分半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17557381A JPS5877240A (ja) | 1981-11-02 | 1981-11-02 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17557381A JPS5877240A (ja) | 1981-11-02 | 1981-11-02 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877240A true JPS5877240A (ja) | 1983-05-10 |
Family
ID=15998436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17557381A Pending JPS5877240A (ja) | 1981-11-02 | 1981-11-02 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877240A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4927781A (en) * | 1989-03-20 | 1990-05-22 | Miller Robert O | Method of making a silicon integrated circuit waveguide |
| US5057022A (en) * | 1989-03-20 | 1991-10-15 | Miller Robert O | Method of making a silicon integrated circuit waveguide |
-
1981
- 1981-11-02 JP JP17557381A patent/JPS5877240A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4927781A (en) * | 1989-03-20 | 1990-05-22 | Miller Robert O | Method of making a silicon integrated circuit waveguide |
| US5057022A (en) * | 1989-03-20 | 1991-10-15 | Miller Robert O | Method of making a silicon integrated circuit waveguide |
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