JP2008153685A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 トレンチ溝の周囲にオフセットドレイン領域を有する横型高耐圧トレンチＭＯＳＦＥＴを製造するため、トレンチ溝の周囲に最適な濃度の不純物を注入し、また幅の広いトレンチ溝内を酸化膜で埋めること。
【解決手段】 トレンチ溝２の周囲にオフセットドレイン領域３を形成するにあたり、トレンチ内面にドープドポリシリコン膜２４を形成し、ドライブおこないトレンチ溝の側面および底面に拡散する。その後、ドープドポリシリコン膜２４を熱酸化する。その後トレンチ溝内を酸化膜で埋めるにあたり、熱酸化によりトレンチ溝２内を酸化物４で埋めるか、熱酸化によりトレンチ溝内に酸化膜を生成して溝を狭めた後、残った溝を酸化物の堆積により埋める。あるいは、複数のトレンチ溝を形成し、それらの中を酸化物で埋めると共に、トレンチ間の基板部分を熱酸化して酸化膜に変える。
【選択図】 図１

Description

本発明は、トレンチ構造を有する半導体装置の製造方法に関し、特にパワーＩＣなどに使用される横型高耐圧トレンチＭＯＳＦＥＴを構成する半導体装置の製造方法に関し、特にトレンチ部にオフセットドレイン領域おＷ計性するプロセスにおいて、最適な拡散方法、トレンチ内の絶縁膜の埋め込み方法に関する。
従来よりトレンチ技術は、ＤＲＡＭなどにおいてキャパシタンスを作製する技術や素子分離のためのＳＯＩ技術として、またディスクリートＭＯＳＦＥＴのトレンチゲート技術として、種々検討されている。また、近年、パワーＩＣなどに使用される横型高耐圧ＭＯＳＦＥＴにおいてもトレンチ技術を応用する提案がなされている。横型高耐圧ＭＯＳＦＥＴの構造の一つに、トレンチ溝の周囲にオフセットドレイン領域を設けたものがある。このようにトレンチ溝の周囲にオフセットドレイン領域を設けるためには、トレンチ溝の周囲に最適な濃度の不純物イオンを注入する技術と、幅の広いトレンチ溝内に酸化膜などを埋め込む技術が必要である。
しかしながら、トレンチ溝の周囲にオフセットドレイン領域を設けるためのイオン注入技術や、トレンチ溝を酸化膜などで埋める技術に関して、実現上有効な提案や報告はほとんどない。
本発明は、上記事情に鑑みてなされたものであって、トレンチ溝の周囲にオフセットドレイン領域を有する横型高耐圧トレンチＭＯＳＦＥＴを得るために、トレンチ溝の周囲に最適な濃度の不純物イオンを拡散する方法、および幅の広いトレンチ溝内を酸化膜で埋める方法を含む半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、トレンチ溝の周囲にオフセットドレイン領域を形成するにあたって、トレンチ溝を形成した後、該トレンチ溝内にドレイン領域と同導電型の導電膜を堆積し、その後ドライブ処理を行うことにより、該導電膜より含有不純物がトレンチ側面、底面へ固相拡散し、オフセットドレイン領域を形成する。
この発明によれば、トレンチの底面および側面に制御性よく拡散層を形成することができる。また、トレンチ内に堆積する導電膜の濃度，厚さ，ドライブ時間などを制御することにより、オフセットドレイン領域の濃度を最適に制御できる。
また、上記目的を達成するため、本発明にかかる半導体装置の製造方法は、トレンチ溝内を酸化膜で埋めるにあたって、トレンチ溝を形成した後、そのトレンチ溝の幅が、半導体基板の熱酸化により生成される酸化膜によって埋めることができる程度である場合には、その熱酸化膜でトレンチ溝内を埋める。一方、トレンチ溝の幅が、半導体基板の熱酸化により生成される酸化膜だけでは埋めきれない程度である場合には、まず熱酸化膜によりトレンチ溝の幅を狭め、残った溝に酸化物を堆積させて溝を埋める。また、複数のトレンチ溝を、半導体基板の熱酸化により生成される酸化膜の厚さに相当する距離だけ離して形成し、各トレンチ内を熱酸化膜や酸化物の堆積により埋めるとともに、熱酸化によって各トレンチ間の半導体部分を酸化膜に変える。
この発明によれば、トレンチ溝の幅が、熱酸化膜によって埋めることができる程度である場合には、熱酸化をおこなうだけでトレンチ溝内が酸化膜で埋まる。一方、トレンチ溝の幅が、熱酸化膜によって埋めることができる程度よりも広い場合には、熱酸化をおこなった後に酸化物を堆積させることにより、トレンチ溝内が酸化膜（酸化物）で埋まる。また、複数のトレンチ溝内を酸化膜（酸化物）で埋めるとともに、複数のトレンチ溝同士の間を熱酸化により酸化膜に変えることによって、複数のトレンチ溝に渡る幅の広いトレンチ溝内が酸化膜（酸化物）で埋められたことになる。
本発明によれば、トレンチ溝の側面および底面に沿う部分の不純物濃度最適に制御することができるので、たとえば数百ボルト程度の高耐圧ＭＯＳＦＥＴのオフセットドレイン濃度をイオン注入により最適化することができる。また、幅の広いトレンチ溝内を酸化物で埋めることができるので、容易に高耐圧化することができる。したがって、たとえば数百ボルトクラスの横型ＭＯＳＦＥＴが得られる。
以下に、本発明の実施の形態にかかる半導体装置の製造方法について図面を参照しつつ詳細に説明する。
実施の形態１．
図１は、本発明にかかる半導体装置の製造方法により製造される半導体装置の一例を示す縦断面図である。この半導体装置は、Ｐ型の半導体基板１、トレンチ２、Ｎ-オフセットドレイン領域３、トレンチ２内を埋める酸化物４、Ｐウェル領域５、Ｐベース領域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、ゲート酸化膜９、ゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３およびパッシベーション膜１４を備えており、横型トレンチＭＯＳＦＥＴを構成する。
トレンチ２は、半導体基板１の表面部分において、その表面から形成されており、酸化物４で埋められている。Ｎ-オフセットドレイン領域３はトレンチ２の周囲、すなわち側面および底面を囲むように形成されている。Ｐウェル領域５は、半導体基板１の、トレンチ２に対してソース側の表面部分において、Ｎ-オフセットドレイン領域３の外側に隣接して形成されている。Ｐベース領域６はＰウェル領域５の表面部分に形成されている。Ｎ+ソース領域７は、Ｐベース領域６の表面部分において、Ｎ-オフセットドレイン領域３から離れて形成されている。
Ｎ+ドレイン領域８は、Ｎ-オフセットドレイン領域３の、トレンチ２に対してドレイン側（ソース側の反対側）の表面部分に形成されている。ゲート酸化膜９はＮ+ソース領域７からＮ-オフセットドレイン領域３のソース側部分に至る表面上に形成されている。ゲート電極１０はゲート酸化膜９上に形成されている。層間絶縁膜１１はゲート電極１０およびトレンチ２の上部を覆っている。ソース電極１２はＰベース領域６およびＮ+ソース領域７に電気的に接続している。ドレイン電極１３はＮ+ドレイン領域８に電気的に接続している。パッシベーション膜１４は半導体装置全体を被覆している。
つぎに、図１に示す構成の半導体装置の製造プロセスについて説明する。図２〜図１３は、その製造プロセスを説明するための図であり、半導体装置の製造途中の段階における構造を順に示す縦断面図である。まず、Ｐ型の半導体基板１を酸化してその表面にたとえば３００オングストロームの厚さの酸化膜２１を形成する。つづいて、その酸化膜２１の上に窒化膜２２をたとえば１０００オングストロームの厚さで堆積させる（図２参照）。さらに、窒化膜２２の上にレジスト２３を塗布し（図３参照）、露光、現像をおこなってレジスト２３の、トレンチ２の形成領域上の部分を除去する（図４参照）。残留したレジスト２３をマスクにしてエッチングをおこない、窒化膜２２および酸化膜２１の、トレンチ２の形成領域上の部分を除去して、基板表面の、トレンチ２の形成領域を露出させる（図５参照）。その後、レジスト灰化によりレジスト２３を除去する（図６参照）。
ついで、基板表面に残留した窒化膜２２および酸化膜２１をマスクにしてシリコンエッチングをおこない、たとえば幅が５μｍで深さが２０μｍのトレンチ溝２を基板表面に対して垂直に形成する（図７参照）。しかる後、基板表面に対して斜めの方向からリンイオンを注入する（図８参照）。このときのイオン注入量はたとえば８×１０12ｃｍ-2である。また、イオン注入方向と基板表面の法線方向（すなわちトレンチ溝２の側面）とのなす角はおおよそ１４°である。イオン注入方向と基板表面の法線方向とのなす角が決まったら、基板を回転させながらイオン注入をおこなう。こうすることにより、トレンチ溝の側面全域にイオン注入することができる。
ここで、斜めイオン注入において、イオン注入方向と基板表面の法線方向とのなす角度は、トレンチ溝２の幅および深さをそれぞれＷおよびＬとすると、ｔａｎ-1（Ｗ／Ｌ）で決まる。この角度でイオン打ち込みをおこなうことによって、半導体基板１の、トレンチ溝２の側面に沿う部分にのみリンイオンが注入される。これは、イオンの打ち込み方向から見て、トレンチ溝２の底面はトレンチ溝２の周囲の基板部分により影になり、リンイオンが到達しないが、トレンチ溝２の側面は影にならないからである。したがって、トレンチ溝２の幅および深さが変わると、それに対応して斜めイオン注入の注入角度も変わることになる。
ついで、基板表面に対して垂直な方向、すなわちトレンチ溝２の側面に対して０°の方向からリンイオンを注入する（図９参照）。この０°イオン注入では、トレンチ溝２の底面に沿う部分にのみリンイオンが注入される（図１０参照）。ここで、Ｎ-オフセットドレイン領域３の、トレンチ溝２の側面に沿う部分と底面に沿う部分とでリンイオンの表面濃度を同一にするため、底面へのイオン注入量を側面へのイオン注入量の５μｍ／２０μｍ倍とする。つまり、０°イオン注入時のイオン注入量はたとえば２×１０12ｃｍ-2である。また、先の斜めイオン注入では、トレンチ溝２の底面に沿う部分にリンイオンが注入されないため、トレンチ溝２の底面に沿う部分に局部的なリンイオンの高濃度領域が形成されることはない。
ついで、酸化・ドライブをおこない、拡散深さｘｊがたとえば６μｍ程度となるようにドライブさせる。これによって、Ｎ-オフセットドレイン領域３ができあがる。また、このとき同時に、トレンチ溝２の側面および底面には熱酸化膜が生成する。この熱酸化膜の厚さはたとえば４μｍ程度である。したがって、トレンチ溝２内はこの熱酸化膜よりなる酸化物４によって埋められる（図１１参照）。なお、図１１において、酸化物４内の深さ方向に延びる点線は、トレンチ溝２の両側面および底面から成長した熱酸化膜が出会って一体化したときの境界を仮想的に示している。
ついで、基板表面の窒化膜２２および酸化膜２１を除去し（図１２参照）、Ｐウェル領域５、Ｐベース領域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、ゲート酸化膜９およびゲート電極１０を周知の方法により形成する（図１３参照）。そして、層間絶縁膜１１、ソース電極１２、ドレイン電極１３およびパッシベーション膜１４を形成して、図１に示す構成の横型トレンチＭＯＳＦＥＴができあがる。
上述した実施の形態１によれば、Ｎ-オフセットドレイン領域３の、トレンチ溝２の側面に沿う部分と、底面に沿う部分とに別々にイオン注入をおこなうので、それぞれの部分の不純物濃度を最適に制御することができる。また、トレンチ溝２内を酸化物４で埋めることができる。したがって、たとえば耐圧が数百ボルト程度の横型高耐圧トレンチＭＯＳＦＥＴが得られる。また、耐圧と単位面積当たりのオン抵抗のトレードオフを改善することができる。
なお、Ｎ-オフセットドレイン領域３の、トレンチ溝２の側面に沿う部分には、Ｎ-オフセットドレイン領域３と逆の導電型で、かつ半導体基板１よりも不純物濃度が高いＰウェル領域５およびＰベース領域６が形成されているため、Ｎ-オフセットドレイン領域３の、トレンチ溝２の側面に沿う部分の不純物濃度を、底面に沿う部分の不純物濃度よりも高くすることができる。また、トレンチ溝２内にフィールドプレートを形成する場合にも、トレンチ溝２の側面に沿う部分の不純物濃度を、底面に沿う部分の不純物濃度よりも高くすることができる。このようにすれば、デバイスの耐圧と単位面積当たりのオン抵抗のトレードオフを改善することができる。
実施の形態２．
図１４〜図１６は、図１と同様の構成の半導体装置を製造するプロセスの他の例を説明するための図であり、半導体装置の製造途中の段階における構造を順に示す縦断面図である。半導体基板１にトレンチ溝２を形成するまで（図２〜図７参照）とトレンチ内に酸化膜を埋めた後（図１２〜図１３）は実施の形態１と同じである。
トレンチ形成後、減圧ＣＶＤにより、シランおよびリンドープ用にホスフィンを用いて、リン（Ｐ31）濃度１×１０20ｃｍ-3程度のドープドポリシリコン膜２４を３００オングストローム堆積し（図１４）、その後１１５０℃で１２０分間ドライブをおこなう。すると、ドープドポリシリコン膜２４中のリンがトレンチ側面および底面に拡散し（固相拡散）、深さ３μｍ，ピーク濃度１×１０16ｃｍ-3のＮ型不純物拡散層３が形成される（図１５）。その後基板を加熱して、ドープドポリシリコン膜２４を熱酸化膜とする。さらに酸化を継続してトレンチ内部を熱酸化膜で埋める（図１６）。その後半導体基板１の表面のドープドポリシリコン膜２４が酸化された膜、窒化膜２２および酸化膜２１を除去すると図１２のようになる。
上述した実施の形態２によれば、トレンチの側面および底面の制御性よく拡散領域を形成することができる。
実施の形態３．
図１７〜図２０は、図１と同様の構成の半導体装置を製造するプロセスの他の例を説明するための図であり、半導体装置の製造途中の段階における構造を順に示す縦断面図である。半導体基板１にトレンチ溝２を形成し、斜めイオン注入および０°イオン注入をおこなうまで（図２〜図１０参照）、または、半導体基板１にトレンチ溝２を形成し、ドープドポリシリコン層２４を形成し、ドライブをおこなうまでは、実施の形態１または実施の形態２と同じである。ただし、ここではトレンチ溝２の幅および深さをそれぞれたとえば７μｍおよび２０μｍとする。このときの斜めイオン注入におけるイオン注入方向と基板表面の法線方向とのなす角はおおよそ１９°である。なお、実施の形態１、２と同じ構成については実施の形態１、２と同一の符号を付す。
実施の形態１の場合は、イオン注入後、トレンチ溝２の側面および底面に厚さ２μｍの熱酸化膜が生成するように、酸化・ドライブをおこなう。これによって、Ｎ-オフセットドレイン領域３ができるとともに、トレンチ溝２の側面および底面に厚さ２μｍの熱酸化膜３１が生成する。このとき、トレンチ溝２は熱酸化膜３１によっては完全に埋まらず、トレンチ溝２の中央には、幅が４μｍ程度の溝３２が残る。つまり、トレンチ溝２の幅が狭まったことになる（図１７参照）。実施の形態２の場合は、熱酸化によりドープドポリシリコン膜２４を酸化し、窒化膜２２の上および側面に形成されている該ドープドポリシリコン膜２４を酸化した酸化膜を除去する（図１７参照）。
ついで、基板表面の窒化膜２２および酸化膜２１を除去し（図１８参照）、基板表面にＴＥＯＳやＨＴＯなどの酸化膜３３を堆積させて、残った溝３２を埋める（図１９参照）。しかる後、溝３２内にのみ酸化膜３３が残るように、基板表面上の酸化膜３３を除去する（図２０参照）。そして、図示省略するが、Ｐウェル領域５、Ｐベース領域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、ゲート酸化膜９、ゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３およびパッシベーション膜１４を形成して、図１と同様の構成の横型トレンチＭＯＳＦＥＴができあがる。
上述した実施の形態３によれば、実施の形態１，２と同様に、たとえば耐圧が数百ボルト程度の横型高耐圧トレンチＭＯＳＦＥＴが得られるという効果に加えて、実施の形態１，２よりも幅が広いトレンチ溝２に酸化膜３１および酸化物３３を埋め込むことができるという効果が得られる。
実施の形態４．
図２１〜図２３は、図１と同様の構成の半導体装置を製造するプロセスのさらに他の例を説明するための図であり、半導体装置の製造途中の段階における構造を順に示す縦断面図である。半導体基板１にトレンチ溝２を形成し、斜めイオン注入および０°イオン注入をおこなうまで（図２〜図９、図２１参照）は実施の形態１と同じである。ただし、ここでは複数、たとえば２個のトレンチ溝４１，４２を、幅が２μｍの半導体基板部分４３を挟んで形成する。トレンチ溝４１，４２は、実施の形態１のトレンチ溝２と同じである。すなわち、トレンチ溝４１，４２の幅はたとえば５μｍであり、深さはたとえば２０μｍである。なお、実施の形態１と同じ構成については実施の形態１と同一の符号を付す。
イオン注入後、トレンチ溝４１，４２の側面および底面に厚さ４μｍの熱酸化膜が生成するように、酸化・ドライブをおこなう。これによって、トレンチ溝４１，４２内は厚さ４μｍの熱酸化膜で完全に埋められるとともに、トレンチ溝４１とトレンチ４２との間の半導体基板部分４３（厚さ２μｍ）が厚さ４μｍの熱酸化膜にかわる。したがって、トレンチ溝４１内の熱酸化膜と、トレンチ溝４２内の熱酸化膜とが、半導体基板部分４３に生じた熱酸化膜によってつながり、幅がおおよそ１５μｍのトレンチ溝４４内に酸化物４５が充填された構造となる。この場合、Ｎ-オフセットドレイン領域３は、おおよそ１５μｍ幅のトレンチ溝４４の周囲に形成される（図２２参照）。なお、図２２において、酸化物４５内の深さ方向に延びる２本の点線は、トレンチ溝４１，４２の両側面および底面から成長した熱酸化膜が出会って一体化したときの境界を仮想的に示している。
ついで、基板表面の窒化膜２２および酸化膜２１を除去し（図２３参照）、その後に図示省略するが、Ｐウェル領域５、Ｐベース領域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、ゲート酸化膜９、ゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３およびパッシベーション膜１４を形成して、図１と同様の構成の横型トレンチＭＯＳＦＥＴができあがる。
実施の形態５．
図２４〜図２６は、図１と同様の構成の半導体装置を製造するプロセスのさらに他の例を説明するための図であり、半導体装置の製造途中の段階における構造を順に示す縦断面図である。半導体基板１に２個のトレンチ溝４１，４２を、幅が２μｍの半導体基板部分４３を挟んで形成し、ドープドポリシリコン膜２４の形成をおこなうまでは実施の形態２および４と同じである。トレンチ溝４１，４２は、実施の形態２のトレンチ溝２と同じである。すなわち、トレンチ溝４１，４２の幅はたとえば５μｍであり、深さはたとえば２０μｍである。なお、実施の形態２と同じ構成については実施の形態２と同一の符号を付す（図２４参照）。
ドープドポリシリコン膜２４形成後、１１５０℃で１２０分間ドライブをおこなう。すると、ドープドポリシリコン膜２４中のリンがトレンチ側面および底面に拡散し（固相拡散）、深さ３μｍ，ピーク濃度１×１０16ｃｍ-3のＮ型不純物拡散層３が形成される（図２５参照）。その後基板を加熱して、ドープドポリシリコン膜２４を熱酸化膜とする。さらに酸化を継続してトレンチ４４内部を酸化膜４５で埋める（図２６参照）。その後半導体基板１の表面のドープドポリシリコン膜２４が酸化された膜、窒化膜２２および酸化膜２１を除去すると図１２のようになる。これによって、実施の形態４と同様に、トレンチ溝４１，４２内は熱酸化膜４５で完全に埋められる（図２６参照）。なお、図２６において、酸化物４５内の深さ方向に延びる２本の点線は、トレンチ溝４１，４２の両側面および底面から成長した熱酸化膜が出会って一体化したときの境界を仮想的に示している。
上述した実施の形態４，５によれば、実施の形態１，２と同様に、たとえば耐圧が数百ボルト程度の横型高耐圧トレンチＭＯＳＦＥＴが得られるという効果に加えて、実施の形態１，２および実施の形態３よりもさらに幅が広いトレンチ溝４４に酸化物４５が埋め込まれた構造を造ることができるという効果が得られる。
実施の形態６．
図２７〜図２９は、実施の形態５の変形例であり、半導体装置の製造途中の段階における構造を順に示す斜視図である。実施の形態５と異なる点は、トレンチ溝の平面形状が格子状に形成されている点である。製造工程は、実施の形態５と同様であり、トレンチ溝４６，４７，４８を平面が格子形状となるようにエッチングし（図２７参照）、その後、ドープドポリシリコン膜２４を形成し、ドライブをおこない不純物拡散層３を形成する（図２８参照）。その後基板を加熱して、ドープドポリシリコン膜２４を熱酸化膜とする。さらに酸化を継続してトレンチ内部を酸化膜で埋める（図２９参照）。実施の形態５の場合、トレンチ溝４１，４２の間の半導体基板部分４３は薄いため、トレンチ溝の長手方向の長さが長いと、トレンチ溝形成後ドープドポリシリコン膜を形成する前までの工程で、半導体基板部分４３が倒れてしまうおそれがある。
実施の形態６では、トレンチ溝４６，４７，４８の平面形状を格子状にすることにより、トレンチ溝の間に半導体基板部分４９，５０の倒れを抑制することができるものである。
また、この実施の形態６では、不純物拡散層３の形成を、ドープドポリシリコン膜２４を形成し、ドープドポリシリコン膜２４からの拡散により形成する場合を示したが、実施の形態１，４のようにイオン注入により形成する場合も適用できる。トレンチ溝の平面形状がストライプ状であり長手方向に長いと、トレンチ溝の側面へのイオン注入の際に、基板を回転しながらおこなう場合、トレンチ溝の長手方向のトレンチ側面にイオン注入する方向が対向した場合、トレンチ溝の側面とともに側面近傍の底面にイオン注入されることがある。しかしながら、トレンチ溝を格子状に形成する場合、所望のトレンチ溝の寸法が大きくても、トレンチ溝の平面形状を正方形またはそれに近い形状で形成することができるので、イオン注入方向を決めた後、基板を回転させながらイオン注入をおこなっても制御性よく側面にイオン注入することができる。
図３０〜図３３は、実施の形態５，６で示したトレンチ溝内にドープドポリシリコン膜を堆積し固相拡散をおこなうものについて、シミュレーションをおこなった結果を示すものであり、トレンチ底面から半導体基板の深さ方向の不純物濃度を示すグラフである。
図３０のような、深さ２０μｍ、幅７μｍでトレンチ溝４６，４７，４８の間にある半導体基板部分４９，５０の幅が１μｍの３つのトレンチ溝を形成したものを対象とした。
図３１では、トレンチ溝４６，６７，４８内に形成するドープドポリシリコン膜の不純物濃度を１×１０19ｃｍ-3とし、ドライブ処理を１１５０℃で２４０分おこない、膜厚を種々変えた場合を示す。
図３２は、ドープドポリシリコン膜２４の不純物濃度を１×１０20ｃｍ-3に変更した以外は図３１と同様にドープドポリシリコン膜２４の膜厚を変えた場合を示す。両図に示したように、堆積する膜厚を変えることにより、形成する不純物拡散層３の不純物濃度を制御できることが分かる。
図３３では、トレンチ溝４６，４７，４８内に形成されるドープドポリシリコン膜２４の不純物濃度を１×１０20ｃｍ-3、膜厚を３００オングストロームとし、ドライブの温度を１１５０℃とし、ドライブの時間を種々変更した場合を示す。図３３に示すように、ドライブの時間を変えることによって不純物拡散層３の不純物濃度を制御できることが分かる。
以上において本発明は、Ｐ型基板に限らずＮ型基板を用いる場合にも適用できる。また、本発明は、横型高耐圧トレンチＭＯＳＦＥＴに限らず、トレンチ構造を有する半導体装置においてトレンチを形成する際に広く適用することができる。また、上述した各実施の形態における厚さ等の数値は一例であり、本発明はその数値に限定されるものではない。
本発明にかかる半導体装置の製造方法により製造される半導体装置の一例を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１に示す半導体装置の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置を他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置を他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置を他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す縦断面図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す要部斜視図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す要部斜視図である。 図１と同様の構成の半導体装置をさらに他の製造方法により製造する際の製造段階における構造を示す要部斜視図である。 本発明を適用した、製造方法についてシミュレーションをおこなう対象とした、製造段階における構造を示す縦断面図である。 本発明を適用した、製造方法についてシミュレーション結果を示し、図３０のトレンチ溝底面から深さ方向の不純物拡散領域の不純物濃度を示す図である。 本発明を適用した、製造方法についてシミュレーション結果を示し、図３０のトレンチ溝底面から深さ方向の不純物拡散領域の不純物濃度を示す図である。 本発明を適用した、製造方法についてシミュレーション結果を示し、図３０のトレンチ溝底面から深さ方向の不純物拡散領域の不純物濃度を示す図である。
符号の説明
１ 半導体基板
２，４１，４２，４４，４６，４７，４８ トレンチ（溝）
４，３１，３３，４５ （熱）酸化膜または酸化物
３２ 溝
４３，４９，５０ （隣り合うトレンチ間の）半導体基板部分

Claims (7)

  1. 半導体基板の表面部分にその表面からトレンチ溝を形成する工程と、
    前記トレンチ溝の内面に導電膜を堆積する工程と、
    熱処理により前記導電膜より不純物イオンを前記半導体基板に拡散する工程と、
    前記半導体基板を加熱して前記導電膜を酸化する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 半導体基板の表面部分にその表面からトレンチ溝を形成する工程と、
    前記トレンチ溝の内面に導電膜を堆積する工程と、
    熱処理により前記導電膜より不純物イオンを前記半導体基板に拡散する工程と、
    前記半導体基板を加熱して前記導電膜を酸化する工程と、
    前記半導体基板を加熱して前記トレンチ溝内を酸化膜で満たす工程と、を含むことを特徴とする半導体装置の製造方法。
  3. 半導体基板の表面部分にその表面からトレンチ溝を形成する工程と、
    前記トレンチ溝の内面に導電膜を堆積する工程と、
    熱処理により前記導電膜より不純物イオンを前記半導体基板に拡散する工程と、前記半導体基板を加熱して前記導電膜を酸化する工程と、
    前記半導体基板を加熱して前記トレンチ溝の中央部分に溝を残した状態で前記トレンチ溝の側面および底面に沿って酸化膜を形成する工程と、
    前記トレンチ溝の中央部分に残った前記溝内に酸化物を堆積させて前記溝を酸化物で埋める工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 半導体基板の表面部分にその表面から複数のトレンチ溝を形成する工程と、
    前記トレンチ溝の内面に導電膜を堆積する工程と、
    熱処理により前記導電膜より不純物イオンを前記半導体基板に拡散する工程と、前記半導体基板を加熱して前記導電膜を酸化する工程と、
    前記半導体基板を加熱して前記トレンチ溝の中央部分に溝を残した状態で前記トレンチ溝の側面および底面に沿って酸化膜を形成する工程と、前記半導体基板を加熱して各トレンチ溝内を酸化膜で満たすとともに、隣り合うトレンチ間の半導体部分を酸化させる工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 半導体基板の表面部分にその表面から複数のトレンチ溝を形成する工程と、
    前記トレンチ溝の内面に導電膜を堆積する工程と、
    熱処理により前記導電膜より不純物イオンを前記半導体基板に拡散する工程と、前記半導体基板を加熱して前記導電膜を酸化する工程と、
    前記半導体基板を加熱して各トレンチ溝の中央部分に溝を残した状態で各トレンチ溝の側面および底面に沿って酸化膜を形成するとともに、隣り合うトレンチ間の半導体部分を酸化させる工程と、
    各トレンチ溝の中央部分に残った前記溝内に酸化物を堆積させて前記溝を酸化物で埋める工程と、
    を含むことを特徴とする半導体装置の製造方法。
  6. 前記複数のトレンチ溝の平面形状が格子状であることを特徴とする請求項１ないし５のいずれかに記載の半導体装置の製造方法。
  7. 前記導電膜がドープドポリシリコン膜であることを特徴とする請求項１ないし６のいずれかに記載の半導体装置の製造方法。
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