JPS59214238A - 分離領域の形成方法 - Google Patents
分離領域の形成方法Info
- Publication number
- JPS59214238A JPS59214238A JP8948983A JP8948983A JPS59214238A JP S59214238 A JPS59214238 A JP S59214238A JP 8948983 A JP8948983 A JP 8948983A JP 8948983 A JP8948983 A JP 8948983A JP S59214238 A JPS59214238 A JP S59214238A
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- JP
- Japan
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- groove
- polycrystalline silicon
- substrate
- layer
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体基板表面に素子領域を区画するための
素子分ＦＩＮＤ域の形成方法に関する。
素子分ＦＩＮＤ域の形成方法に関する。
（ロ）従来技術
従来半導体基板上で素子領域を区画するに際しては、第
１図のように通常ＬＯＯＯ８法を用いて基板（１）表面
に分離領域となるフィールド酸化膜（２）（２）・・・
を所望形状に形成して、半導体素子が形成される素子領
域ｆ３１ Ｆ３＋・・−を分離区画していた。ところが
上述のＬｏｃｏｓ法で形成したフィールド酸化膜＋２１
＋２１には端部に分離領域としても素子領域としても
利用出来ないバーズビーク（４）が生じ、基板上に形成
される半導体素子の集積度向上が阻まれていた。このた
め、第２図に示すように基板ｆ５）表面から所定深さま
で達する溝（６）を設け、この溝底部にＰ等の不純物を
イオン注入してチャンネルストップ領域（７）を形成し
た後、溝側面、底面基こ絶縁膜（８）を設けてこの溝部
を素子分離領域として用いることにより、素子領域（９
） （９１を区画する素子分離法が考えられている。然
し乍らこのような素子分離法ではその後の工程で第６図
のように溝（６）内に多結晶シリコンより成る充填層（
１αを設けてその表面にＳ−１０２膜（１１）を熱酸化
で形成し、基板（５）表面を平坦にして基板（５）表面
に配線が施こされるようにしているので、溝（６）側面
の絶縁膜（８）に欠陥α２１ａ’ａが生じると上記充填
層０■を介して素子領域＋９１ ＋９＋が導通してしま
うと云う不都合があった。
１図のように通常ＬＯＯＯ８法を用いて基板（１）表面
に分離領域となるフィールド酸化膜（２）（２）・・・
を所望形状に形成して、半導体素子が形成される素子領
域ｆ３１ Ｆ３＋・・−を分離区画していた。ところが
上述のＬｏｃｏｓ法で形成したフィールド酸化膜＋２１
＋２１には端部に分離領域としても素子領域としても
利用出来ないバーズビーク（４）が生じ、基板上に形成
される半導体素子の集積度向上が阻まれていた。このた
め、第２図に示すように基板ｆ５）表面から所定深さま
で達する溝（６）を設け、この溝底部にＰ等の不純物を
イオン注入してチャンネルストップ領域（７）を形成し
た後、溝側面、底面基こ絶縁膜（８）を設けてこの溝部
を素子分離領域として用いることにより、素子領域（９
） （９１を区画する素子分離法が考えられている。然
し乍らこのような素子分離法ではその後の工程で第６図
のように溝（６）内に多結晶シリコンより成る充填層（
１αを設けてその表面にＳ−１０２膜（１１）を熱酸化
で形成し、基板（５）表面を平坦にして基板（５）表面
に配線が施こされるようにしているので、溝（６）側面
の絶縁膜（８）に欠陥α２１ａ’ａが生じると上記充填
層０■を介して素子領域＋９１ ＋９＋が導通してしま
うと云う不都合があった。
（ハ）発明の目的
本発明はこのような点に鑑みて為されたものであって、
半導体基板上に形成される半導体素子の集積度を向上せ
しめるとともに素子分離の信頼性を向上せしめることを
目的とする。
半導体基板上に形成される半導体素子の集積度を向上せ
しめるとともに素子分離の信頼性を向上せしめることを
目的とする。
に）発明の構成
本発明は半導体基板表面から所定深さに達する溝を設け
、この溝側面及び底面に不純物をドープした多結晶シリ
コン層を形成した後、熱処理を施すことにより、多結晶
シリコン層を酸化させて溝側面及び底面に８１０２膜を
形成するとともに、この多結晶シリコン層内の不純物を
熱拡散させて溝周囲にチャンネルストッパを形成する構
成を採っている。
、この溝側面及び底面に不純物をドープした多結晶シリ
コン層を形成した後、熱処理を施すことにより、多結晶
シリコン層を酸化させて溝側面及び底面に８１０２膜を
形成するとともに、この多結晶シリコン層内の不純物を
熱拡散させて溝周囲にチャンネルストッパを形成する構
成を採っている。
実施例
第４図乃至第１０図は本発明分離領域の形成方法を工程
順に示した断面図であって、これ等の図を用いて本発明
を詳述する。まず、−導電型、例えばＰ型のシリコン基
板αり表面を熱酸化して５００人厚程度の第１の８１０
２膜Ｏａを設け、その上に 不純物の拡散を遮蔽するＳｉ３Ｎ４よりなる１２００人
厚程度の遮蔽膜αりを減圧ＣＶＤ法を用いて形成し、さ
らに１０００人程度０第２の５ｉ０２膜（１６１を設け
る（第４図）。次にリアクティブイオンエツチングを利
用したフォトエツチング技術を用いて、基板０９表面か
ら深さ１μ、中１μ程度の溝αηを所望形状にエツチン
グ形成する（第５図）。その後、上記溝αηを含む基板
ＯＪ全全面Ｐをドープした第１の多結晶シリコシ層（１
Ｂ＋を１０００人程人程形成しく第６図）、１００（Ｉ
ｎのスチーム（Ｈ２＋０２）中で５０分間熱処理をする
こと番こより、この第１の多結晶シリコン層ｏ印を含む
溝（１７１側面及び底面を熱酸化して溝０η側面及び底
面に４００ＯＡ厚程度）第５（７）Ｓｉ０２膜ｏｇＩヲ
設け、この溝（１７＋を分離領域としてトランジスタ、
ダイオード、拡散抵抗等の半導体素子が設けられる素子
領域＠ｌ ２（１）を区画する（第７図）。このとき、
基板（１３＋内の溝α′７１部周囲には上記第１の多結
晶シリコン層０渇内のＰが拡散してチャンネルストップ
層（２Ｄが形成される。また、このとき基板０粉表面上
の第１の多結晶シリコン層（１Ｂ＋が酸化され、この多
結晶シリコン層０８）からもＰが拡散されるが、このＰ
は遮蔽膜（１９で完全に遮蔽されて基板（１３１内に達
することはない。続いて上記溝Ｑ７１を含む基板（１）
全面に第２の多結晶シリコン層（２）を形成して溝１７
＋内を埋め込み（第８図）、弗酸、硝酸、酢酸を混合し
たエッチャントを用いたウェットエツチングを施こすこ
とにより、基板０３上面の第２の多結晶シリコン層（財
）を除去して溝０′７Ｉ内にのみ多結晶シリコンを残存
させて充填層＠を設ける（第９図）。
順に示した断面図であって、これ等の図を用いて本発明
を詳述する。まず、−導電型、例えばＰ型のシリコン基
板αり表面を熱酸化して５００人厚程度の第１の８１０
２膜Ｏａを設け、その上に 不純物の拡散を遮蔽するＳｉ３Ｎ４よりなる１２００人
厚程度の遮蔽膜αりを減圧ＣＶＤ法を用いて形成し、さ
らに１０００人程度０第２の５ｉ０２膜（１６１を設け
る（第４図）。次にリアクティブイオンエツチングを利
用したフォトエツチング技術を用いて、基板０９表面か
ら深さ１μ、中１μ程度の溝αηを所望形状にエツチン
グ形成する（第５図）。その後、上記溝αηを含む基板
ＯＪ全全面Ｐをドープした第１の多結晶シリコシ層（１
Ｂ＋を１０００人程人程形成しく第６図）、１００（Ｉ
ｎのスチーム（Ｈ２＋０２）中で５０分間熱処理をする
こと番こより、この第１の多結晶シリコン層ｏ印を含む
溝（１７１側面及び底面を熱酸化して溝０η側面及び底
面に４００ＯＡ厚程度）第５（７）Ｓｉ０２膜ｏｇＩヲ
設け、この溝（１７＋を分離領域としてトランジスタ、
ダイオード、拡散抵抗等の半導体素子が設けられる素子
領域＠ｌ ２（１）を区画する（第７図）。このとき、
基板（１３＋内の溝α′７１部周囲には上記第１の多結
晶シリコン層０渇内のＰが拡散してチャンネルストップ
層（２Ｄが形成される。また、このとき基板０粉表面上
の第１の多結晶シリコン層（１Ｂ＋が酸化され、この多
結晶シリコン層０８）からもＰが拡散されるが、このＰ
は遮蔽膜（１９で完全に遮蔽されて基板（１３１内に達
することはない。続いて上記溝Ｑ７１を含む基板（１）
全面に第２の多結晶シリコン層（２）を形成して溝１７
＋内を埋め込み（第８図）、弗酸、硝酸、酢酸を混合し
たエッチャントを用いたウェットエツチングを施こすこ
とにより、基板０３上面の第２の多結晶シリコン層（財
）を除去して溝０′７Ｉ内にのみ多結晶シリコンを残存
させて充填層＠を設ける（第９図）。
その後、弗酸と弗化アンモニウムを混合したエッチャン
トを用いたウェットエツチングで遮蔽Ｍｏ２上の第２、
第５の５ｉｎ２膜叫ｔＳを除去し、１０００ｔ（７）ス
チーム（Ｈ２＋ ０２ ） 中で５０分間熱酸化をして
上記充填層（２）上面に４０００人厚程度の第４の５ｉ
−０２膜（財）を設けて、素子分離を完成する（第１０
図）。
トを用いたウェットエツチングで遮蔽Ｍｏ２上の第２、
第５の５ｉｎ２膜叫ｔＳを除去し、１０００ｔ（７）ス
チーム（Ｈ２＋ ０２ ） 中で５０分間熱酸化をして
上記充填層（２）上面に４０００人厚程度の第４の５ｉ
−０２膜（財）を設けて、素子分離を完成する（第１０
図）。
（へ）発明の効果
以上述べた如く、本発明分離領域の形成方法は基板表面
から所定深さまで達するように設けられた溝の側面及び
底面に不純物をドープした多結晶シリコン層を形成し、
熱処理をすることにより、上記多結晶シリコン層を熱酸
化させてこの溝部をを 分離領域として素子領域の分りうと同時に、上記多結晶
シリコン内の不純物を溝周辺部の基板に拡散させて、チ
ャンネルストッパを形成した後、溝内に多結晶シリコン
より成る充填層を形成しているので溝部の絶縁膜とチャ
ンネルストッパとが同時に設けられ、分離領域の形成が
簡単になるとともに、チャンネルストッパが溝側面部に
も形成されるので、溝側面の絶縁膜に欠陥が生じても上
記充填層を介して素子領域同文が導通すると云う危険性
もなく、本発明方法を用いて信頼性の高い半導体装置が
提供出来る。
から所定深さまで達するように設けられた溝の側面及び
底面に不純物をドープした多結晶シリコン層を形成し、
熱処理をすることにより、上記多結晶シリコン層を熱酸
化させてこの溝部をを 分離領域として素子領域の分りうと同時に、上記多結晶
シリコン内の不純物を溝周辺部の基板に拡散させて、チ
ャンネルストッパを形成した後、溝内に多結晶シリコン
より成る充填層を形成しているので溝部の絶縁膜とチャ
ンネルストッパとが同時に設けられ、分離領域の形成が
簡単になるとともに、チャンネルストッパが溝側面部に
も形成されるので、溝側面の絶縁膜に欠陥が生じても上
記充填層を介して素子領域同文が導通すると云う危険性
もなく、本発明方法を用いて信頼性の高い半導体装置が
提供出来る。
第１図乃至第６図は従来の素子分離方法を示す断面図、
第４図乃至第１０図は本発明分離領域の形成方法を工程
順≦こ示した断面図である。 ａａ−・・半導体基板、（１４１１６１（１９］ （２
４１−Ｓ ｉ Ｏ２膜、ａ５１−・遮蔽膜、０′７１・
・・溝、（＋８１（２）・・・多結晶シリコン層、［株
］θ０）・−・素子領域、の）・・・チャンネルストッ
プ層、■・・・充填層。
第４図乃至第１０図は本発明分離領域の形成方法を工程
順≦こ示した断面図である。 ａａ−・・半導体基板、（１４１１６１（１９］ （２
４１−Ｓ ｉ Ｏ２膜、ａ５１−・遮蔽膜、０′７１・
・・溝、（＋８１（２）・・・多結晶シリコン層、［株
］θ０）・−・素子領域、の）・・・チャンネルストッ
プ層、■・・・充填層。
Claims (1)
- （１）基板表面に素子分離領域を形成して素子領域を分
離区画するに際し、基板上に不純物の拡散を遮蔽する遮
蔽膜を形成し、上記遮蔽膜を含む基板表面適所から所定
深さにまで達する溝を所望形状に穿ち、基板表面に素子
領域を区画する分離領域を設け、この溝を含む基板全面
に不純物をドープした多結晶シリコン層を形成した後、
熱処理を施すことにより上記多結晶シリコン層を酸化さ
せるとともに上記溝側面及び裏面に多結晶シリコン層内
の不純物を拡散させてチャンネルストップ層を設け、こ
の溝内４こ多結晶シリコンより成る充填層を形成し、こ
の充填層表面に熱酸化にょるＳ’１０２膜を設けて成る
分離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8948983A JPS59214238A (ja) | 1983-05-20 | 1983-05-20 | 分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8948983A JPS59214238A (ja) | 1983-05-20 | 1983-05-20 | 分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59214238A true JPS59214238A (ja) | 1984-12-04 |
Family
ID=13972158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8948983A Pending JPS59214238A (ja) | 1983-05-20 | 1983-05-20 | 分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214238A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04134844A (ja) * | 1990-09-27 | 1992-05-08 | Toshiba Corp | 半導体装置の素子間分離領域の形成方法 |
| US5298450A (en) * | 1987-12-10 | 1994-03-29 | Texas Instruments Incorporated | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits |
| KR980006097A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| US6284624B1 (en) | 1999-01-06 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| KR20020090905A (ko) * | 2001-05-29 | 2002-12-05 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억장치의 제조 방법 |
| JP2008153685A (ja) * | 2001-05-18 | 2008-07-03 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
-
1983
- 1983-05-20 JP JP8948983A patent/JPS59214238A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298450A (en) * | 1987-12-10 | 1994-03-29 | Texas Instruments Incorporated | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits |
| JPH04134844A (ja) * | 1990-09-27 | 1992-05-08 | Toshiba Corp | 半導体装置の素子間分離領域の形成方法 |
| KR980006097A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| US6284624B1 (en) | 1999-01-06 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2008153685A (ja) * | 2001-05-18 | 2008-07-03 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| KR20020090905A (ko) * | 2001-05-29 | 2002-12-05 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억장치의 제조 방법 |
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