JPS59942A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59942A JPS59942A JP10976782A JP10976782A JPS59942A JP S59942 A JPS59942 A JP S59942A JP 10976782 A JP10976782 A JP 10976782A JP 10976782 A JP10976782 A JP 10976782A JP S59942 A JPS59942 A JP S59942A
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- Japan
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- silicon
- groove
- substrate
- silicon oxide
- polysilicon
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に関するもので、詳し
くは、半導体基体の選択酸化法に関するものである。
くは、半導体基体の選択酸化法に関するものである。
従来の選択酸化法としてはアイソプレーナ方式が一例と
して知られている。このアイソプレーナ方式は、シリコ
ン基体表面のＳｉ、Ｎ、膜をマスクとして、そのシリコ
ン基体表面を選択的にアイソレーション酸化し、前記Ｓ
ｉ、Ｎ、膜下のシリコン基体表面に素子を形成するもの
である。
して知られている。このアイソプレーナ方式は、シリコ
ン基体表面のＳｉ、Ｎ、膜をマスクとして、そのシリコ
ン基体表面を選択的にアイソレーション酸化し、前記Ｓ
ｉ、Ｎ、膜下のシリコン基体表面に素子を形成するもの
である。
しかし、このアイソプレーナ方式では被酸化部と前記Ｓ
ｉ、Ｎ、膜下のシリコン基体との間に大きな段差が生じ
、したがって、Ｓｉ、Ｎ＜膜の除去後、このような段差
部に絶縁物さらには配線を形成すると、配線の短絡や断
線を起しやすい。また、Ｓｉ、Ｎ、下端が酸化を被むる
ことによシ発生するバードビーク、Ｓｉ、Ｎ、とシリコ
ンの熱膨張係数の違いによるストレスの発生、高温酸化
後の前記５ｔ３Ｎ、膜下のホワイトリボン、フィールド
酸化膜形成時におけるチャンネルストッパイオンインプ
ランテーション不純物の横方向への拡散の制御など多く
の問題をかかえ、微細化への障害となっている。
ｉ、Ｎ、膜下のシリコン基体との間に大きな段差が生じ
、したがって、Ｓｉ、Ｎ＜膜の除去後、このような段差
部に絶縁物さらには配線を形成すると、配線の短絡や断
線を起しやすい。また、Ｓｉ、Ｎ、下端が酸化を被むる
ことによシ発生するバードビーク、Ｓｉ、Ｎ、とシリコ
ンの熱膨張係数の違いによるストレスの発生、高温酸化
後の前記５ｔ３Ｎ、膜下のホワイトリボン、フィールド
酸化膜形成時におけるチャンネルストッパイオンインプ
ランテーション不純物の横方向への拡散の制御など多く
の問題をかかえ、微細化への障害となっている。
この発明は上記の点に鑑みなされたもので、従来の欠点
を解決できる半導体装置の製造方法を提供することを目
的とする。
を解決できる半導体装置の製造方法を提供することを目
的とする。
以下この発明の実施例を第１図ないし第４図を参照して
説明する。
説明する。
第１図において、１はシリコン４体（半導体基体）°で
あシ、まず、そのシリコン基体ｌの表面に高温酸化法に
よシ酸化シリコン（酸化膜）２を成長させる。次に、そ
の酸化シリコン２を写真食刻法によシ選択除去した後、
残存酸化シリコン２をマスクとして公知の技術によシエ
ッチングを行い、シリコン基体１に溝３を形成する。
あシ、まず、そのシリコン基体ｌの表面に高温酸化法に
よシ酸化シリコン（酸化膜）２を成長させる。次に、そ
の酸化シリコン２を写真食刻法によシ選択除去した後、
残存酸化シリコン２をマスクとして公知の技術によシエ
ッチングを行い、シリコン基体１に溝３を形成する。
次に、第２図に示すように、溝３を含むシリコン基体１
０表面上に化学気相蒸着法によシボリシリコン４を形成
する。
０表面上に化学気相蒸着法によシボリシリコン４を形成
する。
次に、第３図に示すように、ポリシリコン４を高温酸化
法によシ酸化シリコン５に化学反応せしめ、溝３が酸化
シリコン５で埋め込まれた状態とする。
法によシ酸化シリコン５に化学反応せしめ、溝３が酸化
シリコン５で埋め込まれた状態とする。
しかる後、第４図に示すように、シリコン基体１０表面
が露出するまで酸化シリコン５，２を除去し、溝部にの
み、その溝３を埋める酸化シリコン５を残す。
が露出するまで酸化シリコン５，２を除去し、溝部にの
み、その溝３を埋める酸化シリコン５を残す。
以上説明したように、実施例では、酸化クリコ１５をシ
リコン基体１中に埋め込んで形成する。
リコン基体１中に埋め込んで形成する。
したがって、素子部との段差を小さくしてデバイスを全
体的に平坦化でき、その結果として配線の短絡や断線を
防止できる。また、マスクとして８ ｉｓ Ｎａを用い
ないためストレス、ホワイトリがンの発生を防げ、した
がってＳｉ８Ｎ４．ホワイトリボンの除去の工程もいら
ず工程を簡略化できる。また、酸化シリコン５をアイソ
レーション層として用いる場合、このアイソレーション
層に拡散領ｇｏｓトランソスタのソースまたはドレイン
領域）を完全に隣接させることができるので、拡散領域
の不純物濃度が制御しやすく、かつチャンネルストッパ
不純物の拡散の影響も小さくできる。
体的に平坦化でき、その結果として配線の短絡や断線を
防止できる。また、マスクとして８ ｉｓ Ｎａを用い
ないためストレス、ホワイトリがンの発生を防げ、した
がってＳｉ８Ｎ４．ホワイトリボンの除去の工程もいら
ず工程を簡略化できる。また、酸化シリコン５をアイソ
レーション層として用いる場合、このアイソレーション
層に拡散領ｇｏｓトランソスタのソースまたはドレイン
領域）を完全に隣接させることができるので、拡散領域
の不純物濃度が制御しやすく、かつチャンネルストッパ
不純物の拡散の影響も小さくできる。
なお、実施例において、ポリシリコン４は、リンを含む
ようにしてもよい。リンをドープしたポリシリコンを形
成する方法としては、リンを含んだ状態でポリシリコン
を形成する方法と、リンを含まない状態でポリシリコン
を形成した後、そのポリシリコンにリンをドープする方
法の２通りが考えられる。
ようにしてもよい。リンをドープしたポリシリコンを形
成する方法としては、リンを含んだ状態でポリシリコン
を形成する方法と、リンを含まない状態でポリシリコン
を形成した後、そのポリシリコンにリンをドープする方
法の２通りが考えられる。
また、実施例では、溝３を形成する場合のマスクとして
用いた酸化シリコン、２を残した状態でポリシリコン４
を形成したが、溝３形成後、前記酸化シリコン２を除去
するようにしてもよい。そのようにすれば、第４図の溝
部の酸化シリコン５の表面に９、凹部が生じることを防
止できる。すなわち、ポリシリコン４を酸化シリコン５
に変換した後、シリコン基体１０表面が露出するまで酸
化シリコンをエツチングするわけであるが、酸化シリコ
ン２を残した場合は、シリコン基体１０表面上において
は、まずポリシリコンを基にした酸化シリコン５をエツ
チングした後、単結晶シリコン（シリコン基体１）を基
にした酸化シリコン２をエツチングすることになる。し
かし、ポリシリコンを基にした酸化シリコン５と単結晶
シリコンを基にした酸化シリコン２とのエツチング速度
は異なシ、エツチング速度は、酸化シリコン５〉゛酸化
シリコン２である。したがって、酸化シリコン２をエツ
チングする時、溝部の酸化シリコン（この酸化シリコン
は、すべてポリシリコンを基にする）が速くエツチング
され、溝部に残された酸化シリコン５の表面に凹部が生
じることがある。一方、酸化シリコン２を除去してポリ
シリコン４を形成し、そのポリシリコン４を酸化シリコ
ン５に変換した後エツチングすれば、エツチングがすべ
てにわたシ均一に進むので、前記凹部の発生はなくなる
。
用いた酸化シリコン、２を残した状態でポリシリコン４
を形成したが、溝３形成後、前記酸化シリコン２を除去
するようにしてもよい。そのようにすれば、第４図の溝
部の酸化シリコン５の表面に９、凹部が生じることを防
止できる。すなわち、ポリシリコン４を酸化シリコン５
に変換した後、シリコン基体１０表面が露出するまで酸
化シリコンをエツチングするわけであるが、酸化シリコ
ン２を残した場合は、シリコン基体１０表面上において
は、まずポリシリコンを基にした酸化シリコン５をエツ
チングした後、単結晶シリコン（シリコン基体１）を基
にした酸化シリコン２をエツチングすることになる。し
かし、ポリシリコンを基にした酸化シリコン５と単結晶
シリコンを基にした酸化シリコン２とのエツチング速度
は異なシ、エツチング速度は、酸化シリコン５〉゛酸化
シリコン２である。したがって、酸化シリコン２をエツ
チングする時、溝部の酸化シリコン（この酸化シリコン
は、すべてポリシリコンを基にする）が速くエツチング
され、溝部に残された酸化シリコン５の表面に凹部が生
じることがある。一方、酸化シリコン２を除去してポリ
シリコン４を形成し、そのポリシリコン４を酸化シリコ
ン５に変換した後エツチングすれば、エツチングがすべ
てにわたシ均一に進むので、前記凹部の発生はなくなる
。
以上詳述したように、この発明の方法においては、酸化
膜をマスクとして半導体基体に形成した溝に、たとえば
アイソレーション層として使用される酸化シリコンを埋
め込んで形成する。したがって、基体表面が平坦化され
配線の短絡や断線を防止できるなど、多大の効果を有す
るものである。
膜をマスクとして半導体基体に形成した溝に、たとえば
アイソレーション層として使用される酸化シリコンを埋
め込んで形成する。したがって、基体表面が平坦化され
配線の短絡や断線を防止できるなど、多大の効果を有す
るものである。
第１図ないし第４図はこの発明の半導体装置の製造方法
の実施例を示す断面図である。 １・・・シリコン基体、３・・・溝、４・・・ポリシリ
コン、５・・・酸化シリコン。 特許出願人 沖電気工業株式会社 手続補正書 昭和５８年５月２０日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５７年 特許 願第 １０９７６７ 号２、発
明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自
発）トップ」と訂正する。 Ｅ
の実施例を示す断面図である。 １・・・シリコン基体、３・・・溝、４・・・ポリシリ
コン、５・・・酸化シリコン。 特許出願人 沖電気工業株式会社 手続補正書 昭和５８年５月２０日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５７年 特許 願第 １０９７６７ 号２、発
明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自
発）トップ」と訂正する。 Ｅ
Claims (2)
- （１）半導体基体の表面に酸化膜をマスクとして選択的
に溝を形成する工程と、この溝を含む前記半導体基体の
表面にポリシリコンを形成する工程と、このポリシリコ
ンを酸化シリコンに変換する工程と、この酸化シリコン
を部分的に除去し、前記溝部にのみ、その溝を埋める酸
化シリコンを残す工程とを具備してなる半導体装置の製
造方法。 - （２）ポリシリコンが、リンをドープしたポリシリコン
であることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10976782A JPS59942A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10976782A JPS59942A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59942A true JPS59942A (ja) | 1984-01-06 |
Family
ID=14518709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10976782A Pending JPS59942A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242853A (en) * | 1989-10-25 | 1993-09-07 | Sony Corporation | Manufacturing process for a semiconductor device using bias ecrcvd and an etch stop layer |
-
1982
- 1982-06-28 JP JP10976782A patent/JPS59942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242853A (en) * | 1989-10-25 | 1993-09-07 | Sony Corporation | Manufacturing process for a semiconductor device using bias ecrcvd and an etch stop layer |
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