JPS5939901B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5939901B2 JPS5939901B2 JP16478978A JP16478978A JPS5939901B2 JP S5939901 B2 JPS5939901 B2 JP S5939901B2 JP 16478978 A JP16478978 A JP 16478978A JP 16478978 A JP16478978 A JP 16478978A JP S5939901 B2 JPS5939901 B2 JP S5939901B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に同一半導体
基板上にバイポーラトランジスタとＭＯＳ電界効果トラ
ンジスタを形成する方法に関する。
基板上にバイポーラトランジスタとＭＯＳ電界効果トラ
ンジスタを形成する方法に関する。
通常、バイポーラトランジスタはコレクタ領域にベース
領域及びエミッタ領域を熱拡散等で不純物を拡散して形
成される。
領域及びエミッタ領域を熱拡散等で不純物を拡散して形
成される。
一方ＭＯＳ電界効果トランジスタはソース・ドレイン及
びチャネルとなる領域の上に膜厚を制御された酸化膜を
形成し更にゲート電極をそなえる。従来、この２種類の
トランジスタを同一半導体基板上に形成する方法として
、バイポーラトランジスタのエミッタを形成後、ＭＯＳ
型電界効果トワ ランジスタのゲート酸化膜を形成して
いた。
びチャネルとなる領域の上に膜厚を制御された酸化膜を
形成し更にゲート電極をそなえる。従来、この２種類の
トランジスタを同一半導体基板上に形成する方法として
、バイポーラトランジスタのエミッタを形成後、ＭＯＳ
型電界効果トワ ランジスタのゲート酸化膜を形成して
いた。
即ち上記の半導体装置の製造工程においては、たとえば
Ｐ型半導体基板上にＮ型エピタキシャル層を形成し、分
離拡散を行つて各素子領域に分離する。次に該エピタキ
シャル層にＰ型不純物の導５入を行つてベース領域を形
成し、更に該ベース領域にＮ型不純物の導入を行つてエ
ミッタ領域を形成することによりＮＰＮ型バイポーラト
ランジスタが得られる。一方、ＭＯＳ電界効果トランジ
スタあつては、ＯＰチャネル型の場合にソース・ドレイ
ン領域を前記バイポーラトランジスタのＰ型ベース領域
と同時に形成し、そのゲート酸化膜はエミッタ領域形成
後前記ソース・ドレイン領域間の基板表面の酸化膜を除
去し、再度５００〜２０００（Ａ）の薄い酸５ 化膜を
熱酸化法によつて形成していた。
Ｐ型半導体基板上にＮ型エピタキシャル層を形成し、分
離拡散を行つて各素子領域に分離する。次に該エピタキ
シャル層にＰ型不純物の導５入を行つてベース領域を形
成し、更に該ベース領域にＮ型不純物の導入を行つてエ
ミッタ領域を形成することによりＮＰＮ型バイポーラト
ランジスタが得られる。一方、ＭＯＳ電界効果トランジ
スタあつては、ＯＰチャネル型の場合にソース・ドレイ
ン領域を前記バイポーラトランジスタのＰ型ベース領域
と同時に形成し、そのゲート酸化膜はエミッタ領域形成
後前記ソース・ドレイン領域間の基板表面の酸化膜を除
去し、再度５００〜２０００（Ａ）の薄い酸５ 化膜を
熱酸化法によつて形成していた。
ところで、バイポーラトランジスタでは電流増幅率（以
後ｈＦＥと言う）精密な制御が要求されるが上記の工程
ではエミッタ拡散後、ＭＯＳトランジスタのゲート酸化
膜形成のための熱処理が行０ なわれるために、ｈＦＥ
が変動し精密な制御を行うことが困難になる。さらに前
記エミッタ領域形成時にＮ型不純物の不純物源として表
面に形成されるリンガラス層ＰＳＧをそのまま残し表面
のパッシベーション層として利用しているが、上記工■
５程においては該リンガラス層がゲート酸化の前処理工
程で除去される可能性があり、この対策には煩雑な工程
を必要とし作業性が悪くなる欠点がある。しかもバイポ
ーラトランジスタのＨＦＥが特に低電流領域でエミツタ
・ベース接合の表面状態に強く依存するため安定な表面
保護膜を必要としリンガラス層の表面パツシベーシヨン
効果がうしなわれない事が必要である。本発明は、この
ような従来の方法に代えてかかるバイポーラトランジス
タとＭＯＳ電界効果トランジスタが同一半導体基板に形
成される半導体装置の製造方法として工程の増加を招く
ことなくバイポーラトランジスタのＨＦＥの変動を抑制
し、また表面に良好な安定化（パツシベーシヨン）皮膜
を形成することができる製造方法を提供しようとするも
のである。
後ｈＦＥと言う）精密な制御が要求されるが上記の工程
ではエミッタ拡散後、ＭＯＳトランジスタのゲート酸化
膜形成のための熱処理が行０ なわれるために、ｈＦＥ
が変動し精密な制御を行うことが困難になる。さらに前
記エミッタ領域形成時にＮ型不純物の不純物源として表
面に形成されるリンガラス層ＰＳＧをそのまま残し表面
のパッシベーション層として利用しているが、上記工■
５程においては該リンガラス層がゲート酸化の前処理工
程で除去される可能性があり、この対策には煩雑な工程
を必要とし作業性が悪くなる欠点がある。しかもバイポ
ーラトランジスタのＨＦＥが特に低電流領域でエミツタ
・ベース接合の表面状態に強く依存するため安定な表面
保護膜を必要としリンガラス層の表面パツシベーシヨン
効果がうしなわれない事が必要である。本発明は、この
ような従来の方法に代えてかかるバイポーラトランジス
タとＭＯＳ電界効果トランジスタが同一半導体基板に形
成される半導体装置の製造方法として工程の増加を招く
ことなくバイポーラトランジスタのＨＦＥの変動を抑制
し、また表面に良好な安定化（パツシベーシヨン）皮膜
を形成することができる製造方法を提供しようとするも
のである。
このため、本発明によれば、一半導体基板にバイポーラ
トランジスタとＭＯＳ電界効果トランジスタを形成する
半導体装置の製造方法において、半導体基板に、バイポ
ーラトランジスタのベース領域とＭＯＳ電界効果トラン
ジスタのソース領域、ドレイン領域を形成する工程、次
いで前記ＭＯＳ電界効果トランジスタのゲート絶縁膜を
形成する工程、次いで前記バイポーラトランジスタのベ
ース領域を選択的に表出した後、少なくとも該ベース領
域の表出部及び前記ＭＯＳ電界効果トランジスタのゲー
ト絶縁膜上に半導体層を形成する工程、次いで酸素を含
む雰囲気中で不純物の拡散処理を行なつて、前記ベース
領域中にエミツタ領域を形成すると共に前記半導体層に
導電性を付与し、更に該半導体層表面に安定化皮膜を形
成する工程、次いで前記バイポーラトランジスタ及びＭ
ＯＳ電界効果トランジスタの各領域に金属電極を形成す
る工程を有することを特徴とする半導体装置の製造方法
が提供される。
トランジスタとＭＯＳ電界効果トランジスタを形成する
半導体装置の製造方法において、半導体基板に、バイポ
ーラトランジスタのベース領域とＭＯＳ電界効果トラン
ジスタのソース領域、ドレイン領域を形成する工程、次
いで前記ＭＯＳ電界効果トランジスタのゲート絶縁膜を
形成する工程、次いで前記バイポーラトランジスタのベ
ース領域を選択的に表出した後、少なくとも該ベース領
域の表出部及び前記ＭＯＳ電界効果トランジスタのゲー
ト絶縁膜上に半導体層を形成する工程、次いで酸素を含
む雰囲気中で不純物の拡散処理を行なつて、前記ベース
領域中にエミツタ領域を形成すると共に前記半導体層に
導電性を付与し、更に該半導体層表面に安定化皮膜を形
成する工程、次いで前記バイポーラトランジスタ及びＭ
ＯＳ電界効果トランジスタの各領域に金属電極を形成す
る工程を有することを特徴とする半導体装置の製造方法
が提供される。
以下実施例について図面を参照して具体的に説明する。
第１図は半導体装置の製造方法の実施例の工程を示す。
本発明においては、まずＰ型半導体基板に、例えば濃度
が２×１０１５ＣＴ１１−３、厚さ１０（０程を有する
半導体基板にＮ型エピタキシヤル層が形成され、該エピ
タキシヤル層に分離領域を形成した後、素子領域にバイ
ポーラトランジスタのＰ型ベース拡散領域とＭＯＳ型電
界効果トランジスタのＰ型ソース、ドレイン拡散領域を
同時に形成する工程までは前述の如く従来行われている
方法によるものと変わりない。
が２×１０１５ＣＴ１１−３、厚さ１０（０程を有する
半導体基板にＮ型エピタキシヤル層が形成され、該エピ
タキシヤル層に分離領域を形成した後、素子領域にバイ
ポーラトランジスタのＰ型ベース拡散領域とＭＯＳ型電
界効果トランジスタのＰ型ソース、ドレイン拡散領域を
同時に形成する工程までは前述の如く従来行われている
方法によるものと変わりない。
従つて以下の説明並びに図面にあつては半導体基板、分
離領域等については言及、図示しない。第１図ａ−ｆは
Ｎ型エピタキシヤル層内に互いに分離して形成されると
ころのバイポーラトランジスタの製造工程を左側に、ま
たＭＯＳ型電界効果トランジスタの製造工程を右側に示
す。
離領域等については言及、図示しない。第１図ａ−ｆは
Ｎ型エピタキシヤル層内に互いに分離して形成されると
ころのバイポーラトランジスタの製造工程を左側に、ま
たＭＯＳ型電界効果トランジスタの製造工程を右側に示
す。
本実施例においてはまずＮ型エピタキシヤル層１１表面
に通常の熱酸化法等によつて厚さ数１０００〜１０００
０（Ａｌの二酸化シリコン膜１２を形成した後、通常の
フオト・エツチング法を適用してベース領域形成用窓並
びにソース・ドレイン領域形成用窓を形成し、該窓より
アクセプタ不純物を深さ２〔μｍ〕程に拡散導入し、ベ
ース領域１３、ソース領域１４及びドレイン領域１５を
同時に形成する。
に通常の熱酸化法等によつて厚さ数１０００〜１０００
０（Ａｌの二酸化シリコン膜１２を形成した後、通常の
フオト・エツチング法を適用してベース領域形成用窓並
びにソース・ドレイン領域形成用窓を形成し、該窓より
アクセプタ不純物を深さ２〔μｍ〕程に拡散導入し、ベ
ース領域１３、ソース領域１４及びドレイン領域１５を
同時に形成する。
そして該ソース領域１４及びドレイン領域１５間の前記
二酸化シリコン膜１２を除去し、再酸化処理を行なつて
厚さ５００〜２０００（代）の二酸化シリコンからなる
ゲート絶縁膜１６を形成する。しかる後前記ベース領域
１３のエミツタ領域形成予定部分を表出するよう二酸化
シリコン膜１２を選択的に除去する。この状態を同図ａ
に示す。次いで、前記二酸化シリコン膜１２，１６表面
及びエピタキシヤル層１１の露出表面を覆つて厚さ３０
００（代）程の多結晶（ポリ）シリコン層１７を形成す
る。
二酸化シリコン膜１２を除去し、再酸化処理を行なつて
厚さ５００〜２０００（代）の二酸化シリコンからなる
ゲート絶縁膜１６を形成する。しかる後前記ベース領域
１３のエミツタ領域形成予定部分を表出するよう二酸化
シリコン膜１２を選択的に除去する。この状態を同図ａ
に示す。次いで、前記二酸化シリコン膜１２，１６表面
及びエピタキシヤル層１１の露出表面を覆つて厚さ３０
００（代）程の多結晶（ポリ）シリコン層１７を形成す
る。
該ポリシリコン層１７の形成方法は通常のモノシランＳ
ｉＨ４の熱分解法を適用することができる。この状態を
同図ｂに示す。次いで該ポリシリコン層１７をフオト・
エツチング法を適用して選択的に除去して、前記ベース
領域１３上に設けられた開口部内１７′及び前記ゲート
絶縁膜１６上１７′７に残す。
ｉＨ４の熱分解法を適用することができる。この状態を
同図ｂに示す。次いで該ポリシリコン層１７をフオト・
エツチング法を適用して選択的に除去して、前記ベース
領域１３上に設けられた開口部内１７′及び前記ゲート
絶縁膜１６上１７′７に残す。
この状態を同図ｃに示す。次いでドナー不純物である燐
Ｐを含むガス、例えばＰＯＣｌ３を不純物源として水蒸
気等の酸化雰囲気中で熱拡散を行ない、前記ポリシリコ
ン層１７′及び１７′７へ燐を導入する。
Ｐを含むガス、例えばＰＯＣｌ３を不純物源として水蒸
気等の酸化雰囲気中で熱拡散を行ない、前記ポリシリコ
ン層１７′及び１７′７へ燐を導入する。
この結果前記ベース領域１３内へは該ポリシリコン層１
７′中を通して該燐が拡散導入され、例えば深さ１．３
広程のＮ型エミツタ領域１８が形成されると共に該ポリ
シリコン層１７′及び１７′１に導電性が付与され、該
ポリシリコン層１Ｔはエミツタ引出し電極の少なくとも
一部とされ得、ポリシリコン層１７′７はゲート電極と
して使用可能とされる。更に当該拡散処理中において少
なくとも該ポリシリコン層１ｒ及び１７″″の表面が酸
化され、該表面は燐を含む酸化物層あるいは燐を含むガ
ラス層１９に変換される。この状態を同図ｄに示す。次
いで、通常のフオト・エツチング法を適用して、前記二
酸化シリコン膜１２及び燐を含む酸化物層１９に窓開け
を行ないベース電極窓２０、エミツタ電極窓２１、コレ
クタ電極窓２２、ゲート電極引出し用窓２３、ソース電
極窓２４及びドレイン電極窓２５を形成する。
７′中を通して該燐が拡散導入され、例えば深さ１．３
広程のＮ型エミツタ領域１８が形成されると共に該ポリ
シリコン層１７′及び１７′１に導電性が付与され、該
ポリシリコン層１Ｔはエミツタ引出し電極の少なくとも
一部とされ得、ポリシリコン層１７′７はゲート電極と
して使用可能とされる。更に当該拡散処理中において少
なくとも該ポリシリコン層１ｒ及び１７″″の表面が酸
化され、該表面は燐を含む酸化物層あるいは燐を含むガ
ラス層１９に変換される。この状態を同図ｄに示す。次
いで、通常のフオト・エツチング法を適用して、前記二
酸化シリコン膜１２及び燐を含む酸化物層１９に窓開け
を行ないベース電極窓２０、エミツタ電極窓２１、コレ
クタ電極窓２２、ゲート電極引出し用窓２３、ソース電
極窓２４及びドレイン電極窓２５を形成する。
この状態を同図ｅに示す。しかる後、前記各電極窓内を
含む表面全体に例えばアルミニウムＡｌを厚さ１広程に
被着し、該アルミニウムをフオト・エツチング法を適用
して選択的にエツチング除去し、ベース電極２６、エミ
ツタ電極２７、コレクタ電極２８、ゲート引出し電極２
９、ソース電極３０、ドレイン電極３１形成する。
含む表面全体に例えばアルミニウムＡｌを厚さ１広程に
被着し、該アルミニウムをフオト・エツチング法を適用
して選択的にエツチング除去し、ベース電極２６、エミ
ツタ電極２７、コレクタ電極２８、ゲート引出し電極２
９、ソース電極３０、ドレイン電極３１形成する。
この状態を同図ｆに示す。以上の製造工程により、同一
半導体基板中にバイポーラトランジスタとＭＯＳ電界効
果トランジスタが形成された半導体装置が形成される。
半導体基板中にバイポーラトランジスタとＭＯＳ電界効
果トランジスタが形成された半導体装置が形成される。
このような本発明においては、ＭＯＳ電界効果トランジ
スタのゲート絶縁膜を所望の膜厚に形成した後、バイポ
ーラトランジスタのエミツタ領域を形成するものであつ
てしかもその後は加熱処理工程が存在しないため、該バ
イポーラトランジスタのＨＦＥの変動を招来しない。ま
た該エミツタ領域の形成の際、ＭＯＳ電界効果トランジ
スタのゲート絶縁膜は予め半導体層によつて被覆されて
いるため、該ゲート絶縁膜の膜厚の変動を招かず該ＭＯ
Ｓ電界効果トランジスタの閾値電圧Ｔｈの変動を招来し
ない。
スタのゲート絶縁膜を所望の膜厚に形成した後、バイポ
ーラトランジスタのエミツタ領域を形成するものであつ
てしかもその後は加熱処理工程が存在しないため、該バ
イポーラトランジスタのＨＦＥの変動を招来しない。ま
た該エミツタ領域の形成の際、ＭＯＳ電界効果トランジ
スタのゲート絶縁膜は予め半導体層によつて被覆されて
いるため、該ゲート絶縁膜の膜厚の変動を招かず該ＭＯ
Ｓ電界効果トランジスタの閾値電圧Ｔｈの変動を招来し
ない。
更に前記エミツタ領域の際、半導体層にも導電性が付与
されるうえ、更に少なくとも該半導体層表面には安定化
（パツシベーシヨン）皮膜が形成され、かかる電極の形
成及び安定化皮膜の形成に要する工程の増加が防止され
る。
されるうえ、更に少なくとも該半導体層表面には安定化
（パツシベーシヨン）皮膜が形成され、かかる電極の形
成及び安定化皮膜の形成に要する工程の増加が防止され
る。
しかも該安定化皮膜はその後の工程において除去される
ことなく残存し、当該半導体装置の一層の安定化を図る
ことができる。
ことなく残存し、当該半導体装置の一層の安定化を図る
ことができる。
第１図は本発明による半導体装置の製造工程を示す工程
断面図である。 同図において、１１・・・・・・エピタキシヤル層、１
２・・・・・・二酸化シリコン層、１３・・・・・・ベ
ース領域、１４・・・・・・ソース領域、１５・・・・
・・ドレイン領域、１６・・・・・・ゲート絶縁膜、１
７・・・・・・半導体層、１８・・・・・・エミツタ領
域、１９・・・・・・安定化（パツシベーシヨン）皮膜
、２０・・・・・・ベース電極窓、２１・・・・・・エ
ミツタ電極窓、２２・・・・・・コレクタ電極窓、２３
・・・・・ゲート電極引出し用窓、２４・・・・・・ソ
ース電極窓、２５・・・・・・ドレイン電極窓、２６・
・・・・・ベース電極、２７・・・・・・エミツタ電極
、２８・・・・・・コレクタ電極、２９・・・・・・ゲ
ート引出し電極、３０・・・・・・ソース電極、３１・
・・・・・ドレイン電極。
断面図である。 同図において、１１・・・・・・エピタキシヤル層、１
２・・・・・・二酸化シリコン層、１３・・・・・・ベ
ース領域、１４・・・・・・ソース領域、１５・・・・
・・ドレイン領域、１６・・・・・・ゲート絶縁膜、１
７・・・・・・半導体層、１８・・・・・・エミツタ領
域、１９・・・・・・安定化（パツシベーシヨン）皮膜
、２０・・・・・・ベース電極窓、２１・・・・・・エ
ミツタ電極窓、２２・・・・・・コレクタ電極窓、２３
・・・・・ゲート電極引出し用窓、２４・・・・・・ソ
ース電極窓、２５・・・・・・ドレイン電極窓、２６・
・・・・・ベース電極、２７・・・・・・エミツタ電極
、２８・・・・・・コレクタ電極、２９・・・・・・ゲ
ート引出し電極、３０・・・・・・ソース電極、３１・
・・・・・ドレイン電極。
Claims (1)
- １ 一半導体基板にバイポーラトランジスタとＭＯＳ電
界効果トランジスタを形成する半導体装置の製造方法に
おいて半導体基板に、バイポーラトランジスタのベース
領域とＭＯＳ電界効果トランジスタのソース領域、ドレ
イン領域を形成する工程、次いで前記ＭＯＳ電界効果ト
ランジスタのゲート絶縁膜を形成する工程、次いで前記
バイポーラトランジスタのベース領域を選択的に表出し
た後、少なくとも該ベース領域の表出部及び前記ＭＯＳ
電界効果トランジスタのゲート絶縁膜上に半導体層を形
成する工程、次いで酸素を含む雰囲気中で不純物の拡散
処理を行なつて、前記ベース領域中にエミッタ領域を形
成すると共に前記半導体層に導電性を付与し、更に該半
導体層表面に安定化皮膜を形成する工程、次いで前記バ
イポーラトランジスタ及びＭＯＳ電界効果トランジスタ
の各領域に金属電極を形成する工程を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16478978A JPS5939901B2 (ja) | 1978-12-28 | 1978-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16478978A JPS5939901B2 (ja) | 1978-12-28 | 1978-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5591857A JPS5591857A (en) | 1980-07-11 |
| JPS5939901B2 true JPS5939901B2 (ja) | 1984-09-27 |
Family
ID=15799963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16478978A Expired JPS5939901B2 (ja) | 1978-12-28 | 1978-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939901B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222556A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS59138363A (ja) * | 1983-01-28 | 1984-08-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1978
- 1978-12-28 JP JP16478978A patent/JPS5939901B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5591857A (en) | 1980-07-11 |
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