JPS60788B2 - シリコンゲ−トｍｉｓ半導体装置の製法 - Google Patents

Description

【発明の詳細な説明】 本発明は、シリコンゲートＭＩＳ半導体装置の製法に関
する。

従来のシリコンゲートＭＩＳ半導体装置の製作にあたっ
ては、セルフアラィメント方式により多結晶シリコン膜
にゲート電極パターンを形成したのち、このゲート電極
用多結晶シリコン膜をマスクとしてゲート絶縁膜パター
ン、ソースおよびドレィン領域パターンを形成してのち
、全面に拡散不純物を拡散してソースおよびドレィンを
形成すると共にゲート電極用多結晶シリコン膜を低抵抗
体に化成するというプロセスが行なわれている。

そして、全面にリンシリケートガラス（ＰＳＧ）膜等の
絶縁膜を形成したのち、これにソースおよびドレインの
コンタクト窓を設け、オーミツクコンタクト電極である
ソース電極およびドレィン電極を形成することが行なわ
れている。そのため、ソースおよびドレィンを形成する
フオトリン工程とそれらのコンタクト窓を形成するフオ
トリン工程とが別個のものであるため、それらの工程で
「マスクの目合せ余裕度が必要となり、素子面積を縮小
し集積度を高めることができない欠点がある。

それゆえ、本発明の目的は、上述したマスクの目合せ余
裕度をなくし、可及的に素子面積を小としたシリコンゲ
ートＭＩＳ半導体装置の新規な製法を提供し、もって高
集積度のものを得ることにある。

このような目的を達成するために本発明においては、ソ
ースおよびドレィンとなるシリコン等の半導体基体とゲ
ート電極パターンの多結晶シリコン膜との熱酸化速度の
違いを利用してソースおよびドレィンとそれらのコンタ
クト窓とをセルフアラィン方式により形成し、もって高
集積度のシリコンゲートＭＩＳ半導体装置を製作するも
のである。

以下、本発明の一実施例であるシリコンゲートＭＯＳＩ
Ｃおよびその製法を工程順に図面を参照しながら詳述す
る。

‘力 スターティングマテリアルとして、Ｐ型シリコン
ゥェーハ１表面の選択的な領域にフィールド酸化シリコ
ン膜２が形成され、素子活性領域におけるシリコンウェ
ーハ１表面にはゲート酸化シリコン膜３が形成されてい
るものを用意する（第１図）。

これは、周知技術を用いて製作でき、ウェーハ１の導電
型はＮ型であってもよいが、本実施例においてはＮチャ
ンネルＭＯＳ素子を主体素子とするものであるためＰ型
のシリコンウェーハ１を使用するものである。｛ィー
全面に多結晶シリコン膜４を形成し、これを選択除去し
てゲート電極パターンの多結晶シリコン膜４および必要
に応じてフィールド酸化シリコン膜２上に配線用多結晶
シリコン膜４ａを設ける（第２図）。

ついで、全面にリン等の拡散不純物を拡散して多結晶シ
リコン膜４，４ａを低抵抗体に化成する。

これは、ゲート電極パターンを形成する前に行なっても
よく、ドーブド多結晶シリコン膜という低抵抗体のもの
をあらかじめ設けておき、上記不純物拡散を省略すると
いうプロセスを採用してもよい。‘ゥー ゲート電極パ
ターンの多結晶シリコン膜４をマスクとして不要なゲー
ト酸化シリコン膜３を取り除き、ソースおよびドレイン
となるＰ型シリコンゥヱーハ１表面を露出する（第３図
）。

山 全面を熱酸化し、ソースおよびドレィンとなるＰ型
シリコンウェーハ１表面には薄い熱酸化シリコン膜５を
形成し、ゲート電極用および配線用多結晶シリコン膜４
，４ａ表面には厚い熱酸化シリコン膜６を設ける（第４
図）。熱酸化条件は、たとえば、湿った酸素雰囲気の下
で７００００、１曲時間程度とすることにより、Ｐ型シ
リコンウェーハ１表面に形成される熱酸化シリコン膜５
と多結晶シリコン膜４，４ａ表面に形成される熱酸化シ
リコン膜６との膜厚を大きく相異させることができ、後
工程程で、上記熱酸化シリコン膜５．６をエッチングし
てソースおよびドレィンとなるＰ型シリコンウェーハー
表面を露出しても多結晶シリコン膜４，４ａ表面には３
０００△程度の熱酸化シリコン膜６が残存する。第５図
は、この熱酸化条件を決定するための実験値にもとずく
図である。

同図において、機軸は熱酸化時間（７００００に加熱し
た湿った酸素雰囲気中での熱酸化状態での熱酸化時間）
、縦軸は熱酸化シリコン膜厚を示し、パラメータＡはＰ
型シリコンウェーハー表面に形成される熱酸化シリコン
膜５を示し、パラメータＢはリンを含有する低抵抗体の
多結晶シリコン膜４，４ａの表面での残存熱酸化シリコ
ン膜（ウェーハ１表面の熱酸化シリコン膜５をエッチン
グ除去しウェーハ１表面を露出した際に多結晶シリコン
膜４，４ａの表面の熱酸化シリコン膜６も同時にエッチ
ング除去されるが、その際残存する熱酸化シリコワ膜）
を示すものである。仇 高濃度のリン等のＮ型拡散不純
物をイオン注入して、引き伸ばし拡散のための熱処理を
行なってソースおよびドレィンであるＮ＋型層７を形成
する（第６図）。

肋 全面を熱酸化シリコン膜３，６，６をエッチングし
、ソースおよびドレィンであるＮ＋型層７表面を露出し
、それらのコンタクト窓８，９を形成する（第７図）。

これは、マスクを用いることなく、Ｎ十型層７表面の薄
い熱酸化シリコン膜５と多結晶シリコン膜４，４ａ表面
の厚い熱酸化シリコン膜６との膜厚の違いにより、それ
らを同時にエッチングしてＮ＋型層７表面の熱酸化シリ
コン膜５を取り除き、コンタクト窓８，９を形成できる
と共に、多結晶シリコン膜４，４ａ表面に表面保護膜と
しての熱酸化シリコン膜６を残存させることができる。
ついで、フオトリソ技術を用いて配線多結晶シリコン膜
６表面の残存熱酸化シリコン膜６に多層配線用のコンタ
クト窓１０を設ける（第８図）。なお、第９図に示すよ
うなフオトレジスト膜１１をマスクとしてソースおよび
ドレインのコンタクト窓８′，９′を設けることもでき
る。この場合においても、ソースおよびドレインのコン
タクト窓用マスクの目合せ余裕度はとる必要がなく、そ
れらのコンタクト窓８′，９′形成のため素子面積（特
にソース領域およびドレィン領域）を大にする必要がな
いことから、素子面積を可及的に小とできる。上述した
ように、本発明にかかるシリコンゲートＭＯＳＩＣの製
作にあたっては、ソースおよびドレィンのコンタクト窓
８，９または８′，９′を設けるためのマスク目合せ余
裕度を不要とするものであるため、従来の製法のような
このマスク目合せ余裕度のためにソースおよびドレィン
領域をあらかじめ大きくとっておく必要がない（第１０
図にその平面図を示す）ため、第１１図にその平面図を
示すように素子面積を従来より２／５程度小さくできる
。

そのため、本発明にかかるものは、高集積度のものが極
めて容易に製作できる。なお、第１０図〜第１１図にお
いて、１２はコンタクト窓、１３は、ゲート電極パター
ン、１４はソースおよびドレインのパターンマスクを示
すものである。また、図中の寸法単位は〔仏の〕である
。帯 周知技術を用いて、アルミニウム真空黍着膜を形
成し、フオトリソ技術を用いてそれぞれの電極パターン
を形成してソース電極Ｓ、ドレイン電極Ｄ、多層配線用
電極１５を設ける（第１２図）。

上述したように本発明にかかるシリコンゲートＭＯＳＩ
Ｃおよびその製法は、ソースおよびドレィンを形成した
のち、リンシリケートガラス膜等の表面保護膜をわざわ
ざ形成する必要がなく、そのままそれらのコンタクト窓
をマスク目合せ余裕度を０として設けることができる。

そのため、素子面積を可及的小にし高集積度のものを簡
便な製法をもって得ることができる。本発明は、ゲート
絶縁膜としてナイトラィド膜、アルミナ膜等を用いるシ
リコンゲートＭＳ半導体装置たとえばＰチャンネル、Ｎ
チャンネル、Ｅ／Ｄ形、相補形等の種々の態様のＭＩＳ
半導体装置の製法に適用できる。

【図面の簡単な説明】

第１図〜第４図および第６図〜第９図それに第１２図は
、本発明の一実施例であるシリコンゲートＭＯＳＩＣお
よびその製法を工程順に示す断面図、第５図は、本発明
にかかる表面熱酸化条件を規定するための特性図、第１
１図及び第１０図は、夫々本発明と従来とのシリコンゲ
ートＭＯＳＩＣにおけるＭＯＳトランジスタのレイアウ
トを示す平面図である。 １・・・Ｐ型シリコンウェーハ、２…フィールド酸化シ
リコン膜、４，１３・・・ゲート電極用多結晶シリコン
膜、４ａ・・・配線用多結晶シリコン膜、５，６…熱酸
化シリコン膜、７…Ｎ＋型層、８〜１０，１２…コンタ
クト窓、１１…フオトレジスタ膜、１４…ソースおよび
ドレィンのレイアウト、１５・・・多層配線層、Ｄ・・
・ドレィン電極、Ｓ・・・ソース電極。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第、２図

Claims (1)

【特許請求の範囲】
1. １ シリコン半導体基体の主表面においてＭＩＳ半導体
   素子が形成されるべき素子形成領域を取囲むように厚い
   フイールド絶縁膜を形成し、該厚いフイールド絶縁膜に
   取囲れた前記素子形成領域において前記フイールド絶縁
   膜より薄いゲート絶縁膜の上に上記基体表面よりも高濃
   度に不純物が導入された多結晶シリコン膜のゲート電極
   パターンを形成する工程と、前記工程によって得られた
   前記半導体基体を熱酸化処理することによって、前記ゲ
   ート電極パターンの形成されていない領域の露出表面に
   薄い酸化シリコン膜を形成し、かつそれと同時に、前記
   ゲート電極パターンの多結晶シリコン膜の表面に前記薄
   い酸化シリコン膜よりも厚い酸化シリコン膜を形成する
   工程と、前記熱酸化処理工程の後に、前記ゲート電極パ
   ターンの多結晶シリコン膜の形成されていない領域に不
   純物をイオン注入法により選択的に導入することによっ
   て、前記多結晶シリコン膜の少なくとも一部にセルフア
   ラインした前記半導体基体と反対導電型の半導体領域を
   前記半導体基体中に形成する工程と、この半導体領域形
   成の工程の後、前記薄い酸化シリコン膜および前記厚い
   酸化シリコン膜の膜厚の差を利用して前記半導体基体の
   前記主表面の前記厚い酸化シリコン膜及び薄い酸化シリ
   コン膜全面をエツチング処理することによって、前記ゲ
   ート電極パターンの多結晶シリコン膜表面に前記厚い酸
   化シリコン膜の一部を残存させると共に、前記薄い酸化
   シリコン膜を前記半導体基体から除去し、該半導体基体
   を露出させる工程と、該露出した半導体基体に電極を形
   成する工程とを具備してなることを特徴とするシリコン
   ゲートＭＩＳ半導体装置の製法。