JPS6250986B2 - - Google Patents
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- JPS6250986B2 JPS6250986B2 JP8001180A JP8001180A JPS6250986B2 JP S6250986 B2 JPS6250986 B2 JP S6250986B2 JP 8001180 A JP8001180 A JP 8001180A JP 8001180 A JP8001180 A JP 8001180A JP S6250986 B2 JPS6250986 B2 JP S6250986B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Description
【発明の詳細な説明】
本発明はシヨツトキ・バリア・ダイオードの製
法、特にアイソプレーナ或いはOST（Oxide
Surrounded Transistor）方式等基体の一部に選
択酸化技術により酸化物皮膜を埋設した構造を有
する集積回路において小型で高集積化可能なシヨ
ツトキ・バリア・ダイオードを製造する方法に関
する。
法、特にアイソプレーナ或いはOST（Oxide
Surrounded Transistor）方式等基体の一部に選
択酸化技術により酸化物皮膜を埋設した構造を有
する集積回路において小型で高集積化可能なシヨ
ツトキ・バリア・ダイオードを製造する方法に関
する。
シヨツトキ・バリア・ダイオード（以下SBDと
略称する）においては、所要の順方向電圧値を得
る等の目的でSBD電極の基体半導体との接触部の
うち周縁部分にはリング状に反対導電型領域を設
けた、所謂ガードリング構造が一般に用いられて
いる。このガードリングを形成するためには専用
のマスクとそれを使用した特別のフオトプロセス
が必要であり、またとりわけ高集積度の集積回路
ではこの工程の煩雑化に加えて、位置合せ余裕を
見込んだパターンとすることが必要となつて集積
度向上を阻害する要素にもなつている。
略称する）においては、所要の順方向電圧値を得
る等の目的でSBD電極の基体半導体との接触部の
うち周縁部分にはリング状に反対導電型領域を設
けた、所謂ガードリング構造が一般に用いられて
いる。このガードリングを形成するためには専用
のマスクとそれを使用した特別のフオトプロセス
が必要であり、またとりわけ高集積度の集積回路
ではこの工程の煩雑化に加えて、位置合せ余裕を
見込んだパターンとすることが必要となつて集積
度向上を阻害する要素にもなつている。
本発明の目的とするところは、特別のマスクを
必要とすることなく、小型ガードリング付SBDを
製造する方法を提供することにある。本発明によ
る製造方法は、近時高性能集積回路で多用されて
いる選択酸化技術を用いた製造工程においては特
別のマスクを用いることなく自己整合的にガード
リング領域を形成することができるという着想に
基づいている。
必要とすることなく、小型ガードリング付SBDを
製造する方法を提供することにある。本発明によ
る製造方法は、近時高性能集積回路で多用されて
いる選択酸化技術を用いた製造工程においては特
別のマスクを用いることなく自己整合的にガード
リング領域を形成することができるという着想に
基づいている。
本発明による半導体装置の製造方法は、一導電
型半導体基体上に耐酸化性皮膜とその上の耐熱性
皮膜とを被着し、該耐熱性皮膜上に所定のパター
ンを有するエツチングマスク膜を被着して前記耐
酸化性皮膜及び前記耐熱性皮膜を選択的にエツチ
ングするに当り、前記耐熱性皮膜をその厚みによ
り大きい幅だけサイドエツチングすることによ
り、所定のパターンの耐酸化性皮膜とその上の縮
小せしめたパターンの耐熱性皮膜とを基体上に残
し、しかる後該耐酸化性皮膜をマスクとして基体
を選択的に酸化せしめることにより、厚い酸化物
皮膜を該耐酸化性皮膜で覆われない領域に埋設形
成し、その後前記耐熱性皮膜をマスクとして前記
耐酸化性皮膜をエツチングしてから、該耐酸化性
皮膜と前記酸化物皮膜とをマスクとして反対導電
型不純物を基体へ選択的に導入し、前記耐酸化性
皮膜及び耐熱性皮膜を除去して露出した基体表面
に整流性接触する電極金属を被着してシヨツト
キ・バリア・ダイオードを形成する工程を含むこ
とを特徴とするものであり、以下これを図面に沿
つて実施例により説明する。
型半導体基体上に耐酸化性皮膜とその上の耐熱性
皮膜とを被着し、該耐熱性皮膜上に所定のパター
ンを有するエツチングマスク膜を被着して前記耐
酸化性皮膜及び前記耐熱性皮膜を選択的にエツチ
ングするに当り、前記耐熱性皮膜をその厚みによ
り大きい幅だけサイドエツチングすることによ
り、所定のパターンの耐酸化性皮膜とその上の縮
小せしめたパターンの耐熱性皮膜とを基体上に残
し、しかる後該耐酸化性皮膜をマスクとして基体
を選択的に酸化せしめることにより、厚い酸化物
皮膜を該耐酸化性皮膜で覆われない領域に埋設形
成し、その後前記耐熱性皮膜をマスクとして前記
耐酸化性皮膜をエツチングしてから、該耐酸化性
皮膜と前記酸化物皮膜とをマスクとして反対導電
型不純物を基体へ選択的に導入し、前記耐酸化性
皮膜及び耐熱性皮膜を除去して露出した基体表面
に整流性接触する電極金属を被着してシヨツト
キ・バリア・ダイオードを形成する工程を含むこ
とを特徴とするものであり、以下これを図面に沿
つて実施例により説明する。
第１図ａ〜ｇは本発明実施例の工程に沿つた基
板の構造断面を示す図である。第１図ａに示す半
導体基板１は、例えばバイポーラ型集積回路を製
造する場合であれば常法通りＰ型シリコン基板に
所定のn+型埋設拡散層とその上のｎ型シリコ
ン・エピタキシヤル層を形成して成るものであつ
てよいがその詳細は本発明の本質とは無関係であ
るのでここでは図示しない。基板１表面には、先
ず厚さ数100Åの二酸化シリコン膜２、耐酸化性
皮膜である窒化シリコン膜３、耐熱性の絶縁物皮
膜として例えば二酸化シリコン膜４を夫々被着
し、その上に更に、SBDと形成すべき領域のパタ
ーンにエツチング・マスクとしてのフオト・レジ
スト層５を形成する。最下層の二酸化シリコン膜
２は本発明の方法には格別関係はないが、窒化シ
リコン基板表面の直接的な接触によつて以降の工
程中に歪が発生するのを防止するため常用されて
いるものである。本実施例においては、二酸化シ
リコン膜４の厚みは約2500Å、窒化シリコン膜３
の膜厚は約4000Åである。
板の構造断面を示す図である。第１図ａに示す半
導体基板１は、例えばバイポーラ型集積回路を製
造する場合であれば常法通りＰ型シリコン基板に
所定のn+型埋設拡散層とその上のｎ型シリコ
ン・エピタキシヤル層を形成して成るものであつ
てよいがその詳細は本発明の本質とは無関係であ
るのでここでは図示しない。基板１表面には、先
ず厚さ数100Åの二酸化シリコン膜２、耐酸化性
皮膜である窒化シリコン膜３、耐熱性の絶縁物皮
膜として例えば二酸化シリコン膜４を夫々被着
し、その上に更に、SBDと形成すべき領域のパタ
ーンにエツチング・マスクとしてのフオト・レジ
スト層５を形成する。最下層の二酸化シリコン膜
２は本発明の方法には格別関係はないが、窒化シ
リコン基板表面の直接的な接触によつて以降の工
程中に歪が発生するのを防止するため常用されて
いるものである。本実施例においては、二酸化シ
リコン膜４の厚みは約2500Å、窒化シリコン膜３
の膜厚は約4000Åである。
上記レジスト層５のパターンは、通常のアイソ
プレーナ構造とする場合ならアイソレーシヨン領
域を除く全ての素子形成領域上に残せばよいし、
OST構造とする場合ならｎ型エピキシヤル層に
対して後に不純物導入や電極取出しを行なうべき
領域全てに残すようにする。即ち、このレジスト
層５のパターンは従来のアイソプレーナ方式や
OST方式において必要とされている選択酸化パ
ターンと何ら変るところはなくて、新たなフオ
ト・マスクを必要としているものではない。
プレーナ構造とする場合ならアイソレーシヨン領
域を除く全ての素子形成領域上に残せばよいし、
OST構造とする場合ならｎ型エピキシヤル層に
対して後に不純物導入や電極取出しを行なうべき
領域全てに残すようにする。即ち、このレジスト
層５のパターンは従来のアイソプレーナ方式や
OST方式において必要とされている選択酸化パ
ターンと何ら変るところはなくて、新たなフオ
ト・マスクを必要としているものではない。
続いて第１図ｂの如く、レジスト層５をマスク
として二酸化シリコン膜４、窒化シリコン膜３、
二酸化シリコン膜２を順次パターン・エツチング
するが、このとき二酸化シリコン膜４に対しては
サイドエツチングが生じるようにし、結果的に窒
化シリコン膜３のパターンより周縁部が約１μｍ
後退した縮少されたパターンの二酸化シリコン膜
４を残存せしめる。かかるサイドエツチングを実
施するには、二酸化シリコン膜４に対して弗酸系
のウエツト・エツチングを幾分過度に施すか、或
いはドライ・エツチングを使用するなら所謂バレ
ル型のプラズマ・エツチング装置を使用すればよ
い。更に窒化シリコン膜３のパターン・エツチン
グ時には、上記サイド・エツチング工程後なら対
向電極化型のプラズマ・エツチング装置により、
方向性あるエツチングを行なえばよいし、また二
酸化シリコン膜４及び窒化シリコン膜３を順次レ
ジスト層５のパターン通りにエツチングした後、
再度二酸化シリコン膜４に対してエツチング処理
を施して、サイド・エツチングを行なつてもよ
い。かくして第１図ｂの構造を得ることができ
る。二酸化シリコン膜４は、上記の通り、他の膜
３，５より周縁部が約１μｍだけ縮小されてい
る。
として二酸化シリコン膜４、窒化シリコン膜３、
二酸化シリコン膜２を順次パターン・エツチング
するが、このとき二酸化シリコン膜４に対しては
サイドエツチングが生じるようにし、結果的に窒
化シリコン膜３のパターンより周縁部が約１μｍ
後退した縮少されたパターンの二酸化シリコン膜
４を残存せしめる。かかるサイドエツチングを実
施するには、二酸化シリコン膜４に対して弗酸系
のウエツト・エツチングを幾分過度に施すか、或
いはドライ・エツチングを使用するなら所謂バレ
ル型のプラズマ・エツチング装置を使用すればよ
い。更に窒化シリコン膜３のパターン・エツチン
グ時には、上記サイド・エツチング工程後なら対
向電極化型のプラズマ・エツチング装置により、
方向性あるエツチングを行なえばよいし、また二
酸化シリコン膜４及び窒化シリコン膜３を順次レ
ジスト層５のパターン通りにエツチングした後、
再度二酸化シリコン膜４に対してエツチング処理
を施して、サイド・エツチングを行なつてもよ
い。かくして第１図ｂの構造を得ることができ
る。二酸化シリコン膜４は、上記の通り、他の膜
３，５より周縁部が約１μｍだけ縮小されてい
る。
次にレジスト膜５を除去した後、基板に対し熱
酸化処理を施し、窒化シリコン膜３で覆われてい
ない基板表面に厚さ約8000Åのフイールド・二酸
化シリコン膜６を形成する。この高温（1000℃前
後）の選択的熱酸化工程に耐える程度の耐熱性を
皮膜４は有していればよく、本実施例で用いてい
る二酸化シリコン膜以外の絶縁膜でも勿論よい。
この酸化工程後の基板断面構造は第１図ｃに示さ
れる通りである。
酸化処理を施し、窒化シリコン膜３で覆われてい
ない基板表面に厚さ約8000Åのフイールド・二酸
化シリコン膜６を形成する。この高温（1000℃前
後）の選択的熱酸化工程に耐える程度の耐熱性を
皮膜４は有していればよく、本実施例で用いてい
る二酸化シリコン膜以外の絶縁膜でも勿論よい。
この酸化工程後の基板断面構造は第１図ｃに示さ
れる通りである。
この段階で、ｎ型不純物のイオン注入によるコ
レクタ・コンタクト領域形成や、OST方式であ
ればＰ型不純物イオン注入によるアイソレーシヨ
ン領域形成を従来通り行つてよい。即ち、例えば
コレクタ・コンタクト領域を形成すべき領域にも
第１図ｃに示すのと同様に窒化シリコン膜とその
上の二酸化シリコン膜のパターンが存在するが、
このパターン部分を露出する粗いパターン精度の
レジスト層を形成してから、窒化シリコン膜とそ
の上の二酸化シリコン膜を透過するのに十分な、
且つ厚いフイールド酸化膜６によつてはマスクさ
れ得る程度のエネルギーで、ｎ型不純物を高濃度
にイオン注入後アニールしてコレクタ・コンタク
ト領域を形成できる。アイソレーシヨン領域の形
成も同様である。イオン注入後のアニールは併せ
て行なつてよい。これらの工程において、本実施
例が従来工程と異なるのは、二酸化シリコン膜４
が存在する点のみであつて、その膜厚は小さくて
よいため、本質的には従来工程を変更する必要は
ない。
レクタ・コンタクト領域形成や、OST方式であ
ればＰ型不純物イオン注入によるアイソレーシヨ
ン領域形成を従来通り行つてよい。即ち、例えば
コレクタ・コンタクト領域を形成すべき領域にも
第１図ｃに示すのと同様に窒化シリコン膜とその
上の二酸化シリコン膜のパターンが存在するが、
このパターン部分を露出する粗いパターン精度の
レジスト層を形成してから、窒化シリコン膜とそ
の上の二酸化シリコン膜を透過するのに十分な、
且つ厚いフイールド酸化膜６によつてはマスクさ
れ得る程度のエネルギーで、ｎ型不純物を高濃度
にイオン注入後アニールしてコレクタ・コンタク
ト領域を形成できる。アイソレーシヨン領域の形
成も同様である。イオン注入後のアニールは併せ
て行なつてよい。これらの工程において、本実施
例が従来工程と異なるのは、二酸化シリコン膜４
が存在する点のみであつて、その膜厚は小さくて
よいため、本質的には従来工程を変更する必要は
ない。
次に第１図ｄに示す如く、二酸化シリコン膜４
をマスクとして窒化シリコン膜３をエツチング
し、窒化シリコン膜３を縮小されたたパターンと
する。
をマスクとして窒化シリコン膜３をエツチング
し、窒化シリコン膜３を縮小されたたパターンと
する。
続いて二酸化シリコンに対するエツチング処理
を基板に施し、2000〜2500Åの厚さに亘つて二酸
化シリコン膜をエツチングする。この結果、第１
図ｅに示す如く、窒化シリコン膜３のパターンと
フイールド酸化膜６との間に実質上に一定の幅で
基板シリコン表面が露出する。ここでガード・リ
ング領域形成のためのＰ型不純物（ボロン）のイ
オン注入を行う。このイオン注入では、窒化シリ
コン膜３とフイールド酸化膜６がマスクとして働
らくよう、条件が設定される。イオン注入を利用
するのであれば本工程における二酸化シリコン膜
のエツチング工程は必ずしも必要ない。しかし、
このエツチング工程はフイールド酸化膜６の表面
を削り、表面全体をより平担にする狙いがある。
要は、不純物導入のマスクとして利用できる窒化
シリコン膜３のパターンとフイード酸化膜６の肉
厚のパターンとの間に自巳整合的に一定幅の間隙
が形成されていることである。この間隙の幅は、
前の工程のサイド・エツチング幅、フイールド酸
化膜厚及び窒化シリコン膜３下の極薄の二酸化シ
リコン膜２厚み等に依存しており、本実施例では
3000〜4000Åである。これはフオト・マスクを使
用した現在のリソグラフイ技術では実現困難な値
であり、それにも増して通常のフオト・プロセス
で要求される最底２μｍ程度の位置合せ誤差に対
する余裕がここでは全く要求されていない。
を基板に施し、2000〜2500Åの厚さに亘つて二酸
化シリコン膜をエツチングする。この結果、第１
図ｅに示す如く、窒化シリコン膜３のパターンと
フイールド酸化膜６との間に実質上に一定の幅で
基板シリコン表面が露出する。ここでガード・リ
ング領域形成のためのＰ型不純物（ボロン）のイ
オン注入を行う。このイオン注入では、窒化シリ
コン膜３とフイールド酸化膜６がマスクとして働
らくよう、条件が設定される。イオン注入を利用
するのであれば本工程における二酸化シリコン膜
のエツチング工程は必ずしも必要ない。しかし、
このエツチング工程はフイールド酸化膜６の表面
を削り、表面全体をより平担にする狙いがある。
要は、不純物導入のマスクとして利用できる窒化
シリコン膜３のパターンとフイード酸化膜６の肉
厚のパターンとの間に自巳整合的に一定幅の間隙
が形成されていることである。この間隙の幅は、
前の工程のサイド・エツチング幅、フイールド酸
化膜厚及び窒化シリコン膜３下の極薄の二酸化シ
リコン膜２厚み等に依存しており、本実施例では
3000〜4000Åである。これはフオト・マスクを使
用した現在のリソグラフイ技術では実現困難な値
であり、それにも増して通常のフオト・プロセス
で要求される最底２μｍ程度の位置合せ誤差に対
する余裕がここでは全く要求されていない。
続いて基板に対し酸化雰囲気中でのアニールを
施す。その結果、第１図ｆに示す如く、肉厚のフ
イールド酸化膜６の側壁に沿つて、即ちｎ型シリ
コン基体１の台地状の突出部の周縁部分にガー
ド・リングを構成するP+型領域７が形成され
る。
施す。その結果、第１図ｆに示す如く、肉厚のフ
イールド酸化膜６の側壁に沿つて、即ちｎ型シリ
コン基体１の台地状の突出部の周縁部分にガー
ド・リングを構成するP+型領域７が形成され
る。
次に窒化シリコン膜３をエツチング除去した
後、SBDを形成すべき領域を露出する粗い精度の
レジスト層パターンを基体表面に形成し、引続き
二酸化シリコンに対するエツチング処理を行うこ
とにより、電極窓開きする。しかる後、ｎ型シリ
コン基体１に対して整流性接触する電極金属材
料、例えばアルミニウム或いは白金を被着し、常
法に従つてパターニングして第１図ｇの如くSBD
が完成する。完成したSBDにおいて、電極８は基
体のｎ型領域部分に対して整流性接触をしてお
り、且つ電極８と基体１の接触部分のうち周縁部
分ではP+型ガードリング領域７と接触してい
る。
後、SBDを形成すべき領域を露出する粗い精度の
レジスト層パターンを基体表面に形成し、引続き
二酸化シリコンに対するエツチング処理を行うこ
とにより、電極窓開きする。しかる後、ｎ型シリ
コン基体１に対して整流性接触する電極金属材
料、例えばアルミニウム或いは白金を被着し、常
法に従つてパターニングして第１図ｇの如くSBD
が完成する。完成したSBDにおいて、電極８は基
体のｎ型領域部分に対して整流性接触をしてお
り、且つ電極８と基体１の接触部分のうち周縁部
分ではP+型ガードリング領域７と接触してい
る。
以上の実施例から明らかなように、本発明によ
れば、SBD形成に際してガード・リング領域を作
成するための特別のマスクが不要となり工程の簡
略化が図れるばかりか、自巳整合的に微細なガー
ド・リング領域を作成できるから、従来要求され
ていた位置合せ余裕のための面積を省くことがで
き、集積度を向上できる効果が得られるものであ
る。
れば、SBD形成に際してガード・リング領域を作
成するための特別のマスクが不要となり工程の簡
略化が図れるばかりか、自巳整合的に微細なガー
ド・リング領域を作成できるから、従来要求され
ていた位置合せ余裕のための面積を省くことがで
き、集積度を向上できる効果が得られるものであ
る。
尚、本発明によるSBDの製法は、従来のアイソ
プレーナ方式やOST方式に共存せしめ得ること
も留意すべきである。即ち、他の素子形成領域に
対しては、SBD形成のための諸工程が及ばないよ
うに、それらの諸工程中にはレジスト層のような
マスク層を被覆しておくことができるのである。
更に、ガード・リング用のP+型領域はnpn型のト
ランジスタ形成領域にあつては存在しても格別の
不都合を生じないばかりか、むしろ好都合ですら
あり得る。即ちnpn型トランジスタにおけるこの
ようなP+型領域の存在は、ベース引出し抵抗を
下げたり、或いはベース領域端部でのエミツタ・
コレクタ間リークを防止する効果を生じ得るもの
である。
プレーナ方式やOST方式に共存せしめ得ること
も留意すべきである。即ち、他の素子形成領域に
対しては、SBD形成のための諸工程が及ばないよ
うに、それらの諸工程中にはレジスト層のような
マスク層を被覆しておくことができるのである。
更に、ガード・リング用のP+型領域はnpn型のト
ランジスタ形成領域にあつては存在しても格別の
不都合を生じないばかりか、むしろ好都合ですら
あり得る。即ちnpn型トランジスタにおけるこの
ようなP+型領域の存在は、ベース引出し抵抗を
下げたり、或いはベース領域端部でのエミツタ・
コレクタ間リークを防止する効果を生じ得るもの
である。
第１図は本発明実施例の工程を示す基板断面図
である。 １……シリコン基体、２，４，６……二酸化シ
リコン膜、３……窒化シリコン膜、７……ガー
ド・リング領域、８……SBD電極。
である。 １……シリコン基体、２，４，６……二酸化シ
リコン膜、３……窒化シリコン膜、７……ガー
ド・リング領域、８……SBD電極。
Claims (1)
- １ 一導電型半導体基体上に耐酸化性皮膜とその
上の耐熱性皮膜とを被着し、該耐熱性皮膜上に所
定のパターンを有するエツチングマスク膜を被着
して前記耐酸化性皮膜及び前記耐熱性皮膜を選択
的にエツチングするに当り、前記耐熱性皮膜をそ
の厚みより大きい幅だけサイドエツチングするこ
とにより、所定のパターンの耐酸化性皮膜とその
上の縮小せしめたパターンの耐熱性皮膜とを基体
上に残し、しかる後該耐酸化性皮膜をマスクとし
て基体を選択的に酸化せしめることにより、厚い
酸化物皮膜を該耐酸化性皮膜で覆われない領域に
埋設形成し、その後前記耐熱性皮膜をマスクとし
て前記耐酸化性皮膜をエツチングしてから、該耐
酸化性皮膜と前記酸化物皮膜とをマスクとして反
対導電型不純物を基体へ選択的に導入し、前記耐
酸化性皮膜及び耐熱性皮膜を除去して露出した基
体表面に整流性接触する電極金属を被着してシヨ
ツトキ・バリア・ダイオードを形成する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8001180A JPS575368A (en) | 1980-06-13 | 1980-06-13 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8001180A JPS575368A (en) | 1980-06-13 | 1980-06-13 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS575368A JPS575368A (en) | 1982-01-12 |
| JPS6250986B2 true JPS6250986B2 (ja) | 1987-10-28 |
Family
ID=13706374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8001180A Granted JPS575368A (en) | 1980-06-13 | 1980-06-13 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS575368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209138A (ja) * | 1988-02-18 | 1989-08-22 | Bita:Kk | ホワイトカードのプリント方法 |
| JPH036979U (ja) * | 1989-06-06 | 1991-01-23 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113430U (ja) * | 1984-12-27 | 1986-07-17 |
-
1980
- 1980-06-13 JP JP8001180A patent/JPS575368A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209138A (ja) * | 1988-02-18 | 1989-08-22 | Bita:Kk | ホワイトカードのプリント方法 |
| JPH036979U (ja) * | 1989-06-06 | 1991-01-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS575368A (en) | 1982-01-12 |
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