JPS61113430U - - Google Patents

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JPS61113430U
JPS61113430U JP20028584U JP20028584U JPS61113430U JP S61113430 U JPS61113430 U JP S61113430U JP 20028584 U JP20028584 U JP 20028584U JP 20028584 U JP20028584 U JP 20028584U JP S61113430 U JPS61113430 U JP S61113430U
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JP
Japan
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switch
storage means
transistor
emitter
operated
Prior art date
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JP20028584U
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【図面の簡単な説明】
第１図は本考案の実施例の回路図、第２図はＩ
Ｃパツケージの内部の回路例を示す回路図である
。 １はＩＣパツケージ、２〜４は入力端子、５〜
７は出力端子、８は電源スイツチ、９はバンド切
換スイツチ、１０はソース切換スイツチ、１１は
増幅器、１２はリレー、１３は電源、Ｒ１〜Ｒ５
は抵抗、Ｑ１，Ｑ２はトランジスタ、ＩＮはイン
ヒビツトゲート、ＡＮＤはアンドゲート、ＦＦは
フリツプフロツプである。

Claims (1)

    【実用新案登録請求の範囲】
  1. 一端が接地されたノンロツクタイプのスイツチ
    と、該スイツチの他端に接続された該スイツチが
    操作される毎に記憶内容を反転する記憶手段と、
    該記憶手段と前記スイツチとの接続点に接続され
    る電源とを備えたスイツチ回路に於いて、前記ス
    イツチと前記記憶手段との間にコレクタが前記記
    憶手段に接続されエミツタが前記スイツチの他端
    に接続されるトランジスタを設けると共に、前記
    トランジスタのエミツタとベースとを抵抗を介し
    て接続し、且つ前記スイツチの操作を受付ける場
    合、前記トランジスタをオン状態にする制御電圧
    を出力する制御手段を前記トランジスタのベース
    に接続したことを特徴とするスイツチ回路。
JP20028584U 1984-12-27 1984-12-27 Pending JPS61113430U (ja)

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JP20028584U JPS61113430U (ja) 1984-12-27 1984-12-27

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JP20028584U JPS61113430U (ja) 1984-12-27 1984-12-27

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JPS61113430U true JPS61113430U (ja) 1986-07-17

Family

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JP20028584U Pending JPS61113430U (ja) 1984-12-27 1984-12-27

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JP (1) JPS61113430U (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5421234A (en) * 1977-07-19 1979-02-17 Mitsubishi Electric Corp Input circuit
JPS55105840A (en) * 1979-02-05 1980-08-13 Sony Corp Interface circuit
JPS575368A (en) * 1980-06-13 1982-01-12 Fujitsu Ltd Manufacture of semiconductor device
JPS5754427A (en) * 1980-09-19 1982-03-31 Nec Corp Input circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5421234A (en) * 1977-07-19 1979-02-17 Mitsubishi Electric Corp Input circuit
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JPS575368A (en) * 1980-06-13 1982-01-12 Fujitsu Ltd Manufacture of semiconductor device
JPS5754427A (en) * 1980-09-19 1982-03-31 Nec Corp Input circuit

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