JPS6237551B2 - - Google Patents

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JPS6237551B2
JPS6237551B2 JP53064067A JP6406778A JPS6237551B2 JP S6237551 B2 JPS6237551 B2 JP S6237551B2 JP 53064067 A JP53064067 A JP 53064067A JP 6406778 A JP6406778 A JP 6406778A JP S6237551 B2 JPS6237551 B2 JP S6237551B2
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groove
layer
substrate
insulating film
forming
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Description

【発明の詳細な説明】 本発明は、耐圧、スイツチング速度等の特性を
向上したMIS（Metal Insulator
Semiconductor）電界効果トランジスタを含む半
導体装置の製造方法に関する。
従来、ゲート下のチヤネル領域にエンハンスメ
ント・モード部分とデプレツシヨン・モード部分
を有する所謂Ｅ／Ｄゲート型MIS（Metal
Insulator Semiconductor）電界効果半導体装置
が知られている。この装置はドレイン耐圧を低下
させることなく利得を向上することができる点で
優れた特性を有している。即ち、利得が通常の装
置と同一で良ければ耐圧を著しく向上させること
ができるから、小型化することも容易であり、集
積性を向上することができる。
しかしながら、従来のＥ／Ｄゲート型の装置で
は、例えば、通常のエンハンスメント・モードの
装置にイオン注入法を適用してデプレツシヨン・
モード部分を附設する等しているので、その製造
プロセスは複雑にならざるを得ず、また、その為
に附加される工程は当然マスク工程を含むものと
なるから、マスク合せの余裕を必要とし、如何に
ドレイン耐圧を向上できたとしても、その利点を
充分に活かせるように小型、高集積化することは
困難であつて、期待された程実効が上つていない
現状にある。
本発明は、Ｅ／Ｄゲート型MIS電界効果半導体
装置の構造に工夫を加え、その製造時に特に余分
な工程を必要とすることなく、しかも、従来の同
種の装置と比較して諸特性を向上することができ
るようにするものであり、以下これを詳細に説明
する。
本発明による半導体装置は、基本的には、比較
的高濃度の半導体基板上に低濃度の半導体層を形
成して、ここにゲートを形成すべきＶ溝を形成し
て、半導体層形成時等に必然的に生じる這い上り
拡散層に前記Ｖ溝先端を到達させてその先端部を
エンハンスメント・モード化すると共に、Ｖ溝の
他の傾斜面はデプレツシヨン・モードとした構成
を有する。
第１図は本発明を成すに先立つて試作した半導
体装置の要部切断側面図を表している。
図に於いて、１は高濃度のP+型シリコン基
板、３は低濃度P-型乃至アン・ドープの単結晶
シリコン・エピタキシヤル層、４はゲート絶縁
膜、５は這い上り拡散層、６はゲート電極、７，
８はソース、ドレイン領域である。這い上り拡散
層５はシリコン層３のエピタキシヤル成長中並び
に以降のゲート酸化等の高温加熱工程における基
板１中の不純物拡散に依り形成され、その分布は
これら工程における条件が定まれば一義的に決定
されるものである。この這い上り拡散層５に先端
が達成するＶ溝は、異方性エツチングを適用して
形成することに依り、特定の角度をなす傾斜面を
もつて所定の深しさに形成される。それ故、Ｖ溝
表面には所定の長さでＰ型這い上り層５が表出
し、且つ残りの部分はP-領域乃至アン・ドープ
領域が表出されることになる。この不純物濃度の
相違に依り、第１図の如く、デプレツシヨン・モ
ード部分Ｄpとエンハンスメント・モード部分Ｅo
とがゲート部に構成され、もつてＥ／Ｄゲート型
MISトランジスタが実現される。
このMISトランジスタでは格別困難なマスク合
せ工程を必要とすることなしに、微小なエンハン
スメント・モード部分Ｅoとそれに連なるデプレ
ツシヨン・モード部分Ｄpとが形成され得、実効
的チヤネルの極めて短い且つ高耐圧のMISトラン
ジスタが得られる。そして高濃度P+型基板１の
存在に依り、ソース、ドレイン領域７，８間を一
層接近させて小型化しても、空乏層の拡がりが抑
制されるためパンチスルー現象は生じ難くなり、
シヨート・チヤネル効果は一層有効に抑制される
ものである。
本発明では、第１図に見られる試作半導体装置
を更に改良し、性能を向上したものが得られるよ
うにする。
第２図は本発明一実施例の要部切断側面図を表
している。
本実施例は、Ｅ／Ｄゲート型MIS電界効果半導
体装置と、所謂VMOSと、ソース領域とドレイン
領域の下方に酸化膜を埋込んだ、所謂BOMOS
（Buried OxideMOS）の特徴を併せ有している。
第２図において、１１は高濃度P+シリコン基
板、１２は埋込み絶縁膜、１３は低濃度乃至ア
ン・ドープ単結晶シリコンのエピタキシヤル層、
１３′はエピタキシヤル層１３に連なつて絶縁膜
１２上に形成された多結晶シリコン層、１４はゲ
ート絶縁膜、１５は這い上り拡散層、１６はゲー
ト電極、１７，１８はソース、ドレイン領域であ
る。本実施例に依るMISトランジスタは、基板１
１上に開口を有する絶縁膜１２を設け、該開口部
上に単結晶シリコン及び絶縁膜１２上に多結晶シ
リコンを同時成長させ、この開口部上の単結晶シ
リコン層１３にＶ溝を形成して前記実施例同様の
MISトランジスタを構成したものである。この
MISトランジスタも這い上り拡散層１５に接する
Ｖ溝先端部分がエンハンスメント・モード部分と
なり、他がデプレツシヨン・モード部分となるこ
とは前記実施例同様である。多結晶シリコン層１
３′はソース、ドレイン引出し領域に利用される
ものである。
本実施例に依るMISトランジスタは、第１図に
ついて説明した試作半導体装置と、同様の小型高
耐圧である特徴に加えて、ソース、ドレイン領域
１７，１８が絶縁膜１２に衝合して極めて小さな
接合面積しか持たないことから、寄生接合容量が
著しく小さく一層の高速化が達成されること、さ
らには、高濃度P+基板が隣接素子との間に介在
するため通常必要なチヤネル・カツト拡散領域が
不要であること等の効果を併せ持つている。
第３図乃至第８図は本発明一実施例の製造工程
を説明する図であり、次に、これ等の図を参照し
つつ記述する。
第３図参照 (1) 例えば高濃度P+型シリコン半導体基板２１
に例えば熱酸化法を適用して埋込み用二酸化シ
リコン膜２２を例えば厚さ１〔μｍ〕に成長さ
せる。尚、基板２１は面指数が（100）である
ものを選択する。
第４図参照 (2) 例えば通常のフオト・リソグラフイ技術を適
用して二酸化シリコン膜２２のバターニングを
行ない基板２１のエツチング用窓２２Ａを形成
する。
(3) 二酸化シリコン膜２２をマスクとして異方性
エツチング液、例えば水酸化カリウム
（KOH）系エツチング液に依る基板２１のエツ
チングを行ないＶ溝２１Ａを形成する。
第５図参照 (4) 例えばモノ・シラン（SiH4）の熱分解を利用
する化学気相成長法を適用してシリコンを約
1000〔℃〕にて成長させる。すると、基板２１
上には単結晶シリコン層２３が、また、二酸化
シリコン膜２２上には多結晶シリコン層２３′
がそれぞれ形成される。
(5) 単結晶シリコン層２３上にエツチング用窓を
有するマスク膜を形成し、再び異方性エツチン
グを行なつてＶ溝２３Ａを形成する。尚、マス
ク膜はフイールド用二酸化シリコン膜を利用し
ても良いし、また、フイールド用二酸化シリコ
ン膜が厚くて不都合であれば、素子形成領域部
分に開口を形成してから新たに薄い二酸化シリ
コン膜を形成し、その薄い二酸化シリコン膜に
エツチング用窓を形成してマスク膜とすれば良
い。
(6) Ｖ溝２３Ａを形成後、素子形成領域のシリコ
ン面を露出させる。
第６図参照 (7) 熱酸化法を適用してゲート酸化膜２４を厚さ
例えば500〔Å〕に形成する。前記シリコン成
長工程(4)の熱処理に加えてこの熱処理工程に依
り、基板２１からシリコン層２３にｐ型不純物
が所謂這い上りに依り拡散され、ｐ型不純物拡
散領域２５が形成される。尚、このｐ型不純物
拡散領域２５の形成とゲート酸化膜２４の形成
とを両立させる熱処理制御は然程困難ではな
い。
第７図参照 (8) 例えばモノ・シラン（SiH4）の熱分解に依り
シリコン層を例えば厚さ0.5〔μｍ〕に成長さ
せる。
第８図参照 (9) 例えば通常のフオト・リソグラフイ技術を適
用して前記工程(8)で形成したシリコン層のパタ
ーニングを行ないシリコン・ゲート２６とす
る。
(10) シリコン・ゲート２６をマスクとしてゲート
酸化膜２４のエツチングを行なう。このエツチ
ングには浸漬法を適用して良い。
(11) 例えば気相拡散層を適用し、例えば燐（Ｐ）
等のｎ型不純物を拡散してn+型ソース領域２
７及びドレイン領域２８を形成する。
この際、シリコン・ゲート２６にもｎ型不純
物が導入されて導電性化に寄与する。
(12) この後、周知の工程を経て、所要の絶縁膜、
金属配線等を形成して装置を完成する。
前記のようにして完成された装置では、n+型
ソース領域２７及びn+型ドレイン領域２８に対
して、ノン・ドープのシリコン層２３に於いて記
号Ｄpで表わした部分は閾値電圧Ｖthが低くいの
でデプレツシヨン・モード部分として動作し、ｐ
型不純物拡散領域２５に於いて記号Ｅoで表わし
た部分は閾値電圧Ｖthが高いのでエンハンスメン
ト・モード部分として動作するものである。従つ
て、装置はＥ／Ｄゲート型として作動させること
ができるので、その耐圧、利得、集積性は向上す
る。また、図からも明らかなように、VMOSの一
種であるから、前記Ｅ／Ｄゲート型としての好ま
しい特性向上は一層増大する。更にまた、ソース
領域２７及びドレイン領域２８の底部は二酸化シ
リコン膜２２に衝合しているのでｐ・ｎ接合容量
は大幅に低下し、従つて、スイツチング速度は向
上する。
以上の説明で判るように、本発明に依ればＥ／
Ｄゲート型電界効果装置、VMOS及びBOMOSの
特徴を併有する半導体装置を容易に製造すること
ができ、そして得られた装置は、高耐圧、高利
得、高集積化、高速化の諸請求を充足することが
でき、具体的には、 MISトランジスタのソース領域及びドレイン
領域が三次元的に形成されているので接合容量
が小さくなること、 能動領域は単結晶シリコン層の選択的エピタ
キシヤル成長に依つて予めセルフ・アライメン
ト的に選択できること、 選択的にエピタキシヤル成長された単結晶シ
リコン層内にMIS構造を形成しているのでゲー
ト酸化膜が汚染されることはないので良質であ
ること、 選択的にエピタキシヤル成長された単結晶シ
リコン層内に形成したVMISでＥ／Ｄゲートを
実現し、一層の高速化が図れること、 などの効果が得られる。
【図面の簡単な説明】
第１図は本発明を成すに際して試作された半導
体装置の要部切断側面図、第２図は本発明一実施
例の要部切断側面図、第３図乃至第８図は本発明
一実施例の工程説明図である。 図に於いて、１，１１，２１は基板、１２，２
２は二酸化シリコン膜、３，１３，２３は単結晶
シリコン層、１３′，２３′は多結晶シリコン層、
４，１４，２４はゲート酸化膜、５，１５，２５
はｐ型不純物拡散領域、６，１６，２６はシリコ
ン・ゲート、７，１７，２７はソース領域、８，
１８，２８はドレイン領域である。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型基板上に形成された開口部を有する
    絶縁膜と、該開口部に表出する前記基板表面上か
    ら前記絶縁膜上に延在して形成され且つ前記基板
    より低不純物濃度の半導体層と、該半導体層の前
    記開口部上に形成されたＶ溝と、該Ｖ溝上に絶縁
    膜を介して設けられたゲート電極と、前記基板の
    表面から前記Ｖ溝先端近傍に達する一導電型不純
    物拡散層と、前記Ｖ溝の側方に在つて前記半導体
    層内に衝合して形成されたソース及びドレイン領
    域とを有し、前記Ｖ溝先端近傍にエンハンスメン
    ト・モード部分であり且つ前記Ｖ溝の傾斜側周近
    傍がデプレツシヨン・モード部分であることを特
    徴とする半導体装置。 ２ 表面に形成された絶縁膜をマスクとして一導
    電型半導体基板にＶ溝を形成し、次いでシリコン
    層を形成してそのシリコン層の前記Ｖ溝上に在る
    部分に再びＶ溝を形成し、次いで該新たなＶ溝上
    にゲート酸化膜を形成するとともにそのＶ溝先端
    近傍まで前記シリコン層に前記基板中の一導電型
    不純物を這い上がり拡散させて一導電型不純物拡
    散層を形成して前記Ｖ溝先端近傍をエンハンスメ
    ント・モード部分とし且つそれに連なるＶ溝の傾
    斜側周近傍をデプレツシヨン・モード部分とする
    工程が含まれてなることを特徴とする半導体装置
    の製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54144183A (en) * 1978-05-01 1979-11-10 Handotai Kenkyu Shinkokai Insulated gate type electrostatic induction transistor and semiconductor integrated circuit
US4364074A (en) * 1980-06-12 1982-12-14 International Business Machines Corporation V-MOS Device with self-aligned multiple electrodes
FR2513016A1 (fr) * 1981-09-14 1983-03-18 Radiotechnique Compelec Transistor v mos haute tension, et son procede de fabrication
JPS58106870A (ja) * 1981-12-18 1983-06-25 Nissan Motor Co Ltd パワ−ｍｏｓｆｅｔ
JPH0682837B2 (ja) * 1982-09-16 1994-10-19 財団法人半導体研究振興会 半導体集積回路
JPS6252969A (ja) * 1985-08-30 1987-03-07 Nippon Texas Instr Kk 絶縁ゲ−ト型電界効果半導体装置
US4794093A (en) * 1987-05-01 1988-12-27 Raytheon Company Selective backside plating of gaas monolithic microwave integrated circuits
FR2625044B1 (fr) * 1987-12-18 1990-08-31 Commissariat Energie Atomique Transistor mos a extremite d'interface dielectrique de grille/substrat relevee et procede de fabrication de ce transistor
WO1990011616A1 (en) * 1989-03-21 1990-10-04 Grumman Aerospace Corporation Trench gate complimentary metal oxide semiconductor transistor
WO1990011615A1 (en) * 1989-03-21 1990-10-04 Grumman Aerospace Corporation Trench gate metal oxide semiconductor transistor
US5108938A (en) * 1989-03-21 1992-04-28 Grumman Aerospace Corporation Method of making a trench gate complimentary metal oxide semiconductor transistor
JP2510379B2 (ja) * 1992-05-29 1996-06-26 本田技研工業株式会社 自動二輪車の後輪駆動装置
US5808340A (en) * 1996-09-18 1998-09-15 Advanced Micro Devices, Inc. Short channel self aligned VMOS field effect transistor
WO1998012741A1 (en) * 1996-09-18 1998-03-26 Advanced Micro Devices, Inc. Short channel non-self aligned vmos field effect transistor
US6465842B2 (en) * 1998-06-25 2002-10-15 Kabushiki Kaisha Toshiba MIS semiconductor device and method of fabricating the same
US7239020B2 (en) * 2004-05-06 2007-07-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Multi-mode integrated circuit structure
JP5201307B2 (ja) * 2005-12-22 2013-06-05 富士電機株式会社 半導体装置
CN104752205B (zh) * 2013-12-27 2017-11-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10224407B2 (en) 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5366382A (en) * 1976-11-26 1978-06-13 Toshiba Corp Mos type field effect transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3600651A (en) * 1969-12-08 1971-08-17 Fairchild Camera Instr Co Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon
US4016587A (en) * 1974-12-03 1977-04-05 International Business Machines Corporation Raised source and drain IGFET device and method
US4011105A (en) * 1975-09-15 1977-03-08 Mos Technology, Inc. Field inversion control for n-channel device integrated circuits
DE2619713C2 (de) * 1976-05-04 1984-12-20 Siemens AG, 1000 Berlin und 8000 München Halbleiterspeicher
DE2642615C2 (de) * 1976-09-22 1986-04-24 Siemens AG, 1000 Berlin und 8000 München Halbleiterspeicher
JPS5368581A (en) * 1976-12-01 1978-06-19 Hitachi Ltd Semiconductor device
DE2703871C2 (de) * 1977-01-31 1985-06-13 Siemens AG, 1000 Berlin und 8000 München Halbleiterspeicher mit wenigstens einem V-MOS-Transistor
JPS54881A (en) * 1977-06-03 1979-01-06 Fujitsu Ltd Semiconductor device
DE2737134A1 (de) * 1977-08-17 1979-03-01 Siemens Ag Verfahren zum herstellen einer ein-transistor-speicherzelle
US4191963A (en) * 1978-11-21 1980-03-04 Instituto Venezolano De Investigaciones Cientificas (Ivic) Built-in notched channel MOS-FET triodes for high frequency application

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5366382A (en) * 1976-11-26 1978-06-13 Toshiba Corp Mos type field effect transistor

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JPS54154977A (en) 1979-12-06

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