JPS628956B2 - - Google Patents
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- JPS628956B2 JPS628956B2 JP53139792A JP13979278A JPS628956B2 JP S628956 B2 JPS628956 B2 JP S628956B2 JP 53139792 A JP53139792 A JP 53139792A JP 13979278 A JP13979278 A JP 13979278A JP S628956 B2 JPS628956 B2 JP S628956B2
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- Japan
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- gate
- source
- drain
- oxide film
- forming
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
本発明はMOS型半導体装置の製造方法に関す
る。
る。
周知のとおり、MOS（Metal Oxide
Semiconductor）型半導体装置は半導体基板内に
形成されるソース領域（以下単にソースと称
す）、ドレイン領域（以下単にドレインと称す）
およびこれらソース、ドレイン間に設けられるゲ
ートから構成されるのが一般的である。これらソ
ース、ドレインおよびゲートの形成にあたつて
は、いわゆるセルフ・アライン（Self Align）法
が広く採用されている。このセルフ・アライン法
によれば、ゲート下方に形成すべき、ソース、ド
レイン間のチヤネルがゲートそのものをマスクと
して規定されるので、該チヤネルの長さ、幅等の
形状は高精度に確保される。従つて、通常のマス
ク合せに基づく位置ずれ等は生じ得ないので、微
細且つ高精度なチヤネルを得ることができ、高集
積化を実現するのに最適である。
Semiconductor）型半導体装置は半導体基板内に
形成されるソース領域（以下単にソースと称
す）、ドレイン領域（以下単にドレインと称す）
およびこれらソース、ドレイン間に設けられるゲ
ートから構成されるのが一般的である。これらソ
ース、ドレインおよびゲートの形成にあたつて
は、いわゆるセルフ・アライン（Self Align）法
が広く採用されている。このセルフ・アライン法
によれば、ゲート下方に形成すべき、ソース、ド
レイン間のチヤネルがゲートそのものをマスクと
して規定されるので、該チヤネルの長さ、幅等の
形状は高精度に確保される。従つて、通常のマス
ク合せに基づく位置ずれ等は生じ得ないので、微
細且つ高精度なチヤネルを得ることができ、高集
積化を実現するのに最適である。
然しながら、従来のセルフ・アライン法では上
述した利点を有する反面、ソースおよびドレイン
に挾まれた領域以外にさらにゲートを形成するこ
とは絶対に出来ないという致命的な欠陥を併せ持
つている。従来のセルフ・アライン法の一例を挙
げるならば、先ず半導体基板上にゲート酸化膜を
介して多結晶（ポリ）シリコン層を形成し、その
上から不純物を注入すれば、該ポリシリコン層を
除いた部分がソースおよびドレインとなり、また
このとき同時に該ポリシリコン層は導電性が付与
されてゲートになる。この場合明らかに、後にゲ
ートとなるべきポリシリコン層の下方には、ソー
スもドレインも存在し得ない。このことは、従来
のセルフ・アライン法の致命的欠陥と言わざるを
得ない。例えば、MOS型記憶セルの多数の集合
からなるROM（Read Only Memory）等では極
めて多数本のワード線およびビツト線が交差し、
これらの線は、本来、各MOS型記憶セルのソー
ス、ドレイン上を縦横に走らなければならない。
然しながら、ソース、ドレインの真上にゲートは
走れないという前記の欠陥があるため、配線上相
当の制約を受け集積度が上がらないという不都合
があつた。勿論例えばAlゲートを用いれば、ソ
ース、ドレインの真上にゲートを走らせることは
全く自由であるが、逆にセルフ・アライン法を採
用できなくなるので、これに伴う不利益の度合が
大となる。
述した利点を有する反面、ソースおよびドレイン
に挾まれた領域以外にさらにゲートを形成するこ
とは絶対に出来ないという致命的な欠陥を併せ持
つている。従来のセルフ・アライン法の一例を挙
げるならば、先ず半導体基板上にゲート酸化膜を
介して多結晶（ポリ）シリコン層を形成し、その
上から不純物を注入すれば、該ポリシリコン層を
除いた部分がソースおよびドレインとなり、また
このとき同時に該ポリシリコン層は導電性が付与
されてゲートになる。この場合明らかに、後にゲ
ートとなるべきポリシリコン層の下方には、ソー
スもドレインも存在し得ない。このことは、従来
のセルフ・アライン法の致命的欠陥と言わざるを
得ない。例えば、MOS型記憶セルの多数の集合
からなるROM（Read Only Memory）等では極
めて多数本のワード線およびビツト線が交差し、
これらの線は、本来、各MOS型記憶セルのソー
ス、ドレイン上を縦横に走らなければならない。
然しながら、ソース、ドレインの真上にゲートは
走れないという前記の欠陥があるため、配線上相
当の制約を受け集積度が上がらないという不都合
があつた。勿論例えばAlゲートを用いれば、ソ
ース、ドレインの真上にゲートを走らせることは
全く自由であるが、逆にセルフ・アライン法を採
用できなくなるので、これに伴う不利益の度合が
大となる。
従つて本発明の目的は、本来のセルフ・アライ
ン法の利点を実質的に保ちつつ、ソース、ドレイ
ン上にもゲートを設けることが可能な、MOS型
半導体装置の製造方法を提供することである。
ン法の利点を実質的に保ちつつ、ソース、ドレイ
ン上にもゲートを設けることが可能な、MOS型
半導体装置の製造方法を提供することである。
上記目的に従い本発明は、先に形成されたソー
スおよびドレインをセルフ・アラインとして、そ
の後にゲートを形成するようにしたことを特徴と
するものであり、これにより、後に形成されるゲ
ートが該ソース、ドレイン上にも配設可能とした
ことを特徴とするものである。
スおよびドレインをセルフ・アラインとして、そ
の後にゲートを形成するようにしたことを特徴と
するものであり、これにより、後に形成されるゲ
ートが該ソース、ドレイン上にも配設可能とした
ことを特徴とするものである。
以下図面に従つて本発明を説明する。
第１図Ａは従来のセルフ・アライン法による
MOS型半導体装置を図解した側断面図、第１図
Ｂは第１図Ａにおける平面図である。第１図Ａに
おいて、その製造工程は、第１に半導体基板１１
上にゲート酸化膜１２を形成した後、後にゲート
となるべきポリシリコン層１３を成長させる。そ
して該ポリシリコン層１３を所望の形状にパター
ニングし、更に該パターニングされたポリシリコ
ン層１３をマスクとしてゲート酸化膜１２を選択
エツチングし、ソース、ドレイン形成予定領域を
表出させる。第２に、その上方より例えばイオン
インプランテーシヨン法により不純物を注入し、
例えばN+−領域のソース１４およびドレイン１
５を形成する。このとき、ポリシリコン層１３も
同時に不純物が添加されてN+型となりゲートを
形成する。この場合、ゲート１３の下方に位置す
る部分Ｃはチヤネルであり、ゲート１３がマスク
として作用するのでN+型とされるのは容易でな
い。なお、図中の１６は、埋め込みフイールド酸
化膜である。ところで、第１図Ｂにおいて、ゲー
ト１３を分岐して、例えばソース１４上に点線で
示す分岐ゲート１３′を形成したいという要求が
生じたとする。そして、これを従来のセルフ・ア
ライン法で敢えて製造したとすると、分岐ゲート
１３′の下方は前記のN+領域が形成されないの
で、結局、ソース１４は図中上下に２分割されて
しまい、本来の機能を発揮させることが不能にな
る。つまり、従来のセルフ・アライン法ではソー
ス１４（またはドレイン１５）上に、絶対、ゲー
トを形成し得ない。このことは、例えば前述した
ROM等の作成において致命的な不利をもたらす
ことになる。
MOS型半導体装置を図解した側断面図、第１図
Ｂは第１図Ａにおける平面図である。第１図Ａに
おいて、その製造工程は、第１に半導体基板１１
上にゲート酸化膜１２を形成した後、後にゲート
となるべきポリシリコン層１３を成長させる。そ
して該ポリシリコン層１３を所望の形状にパター
ニングし、更に該パターニングされたポリシリコ
ン層１３をマスクとしてゲート酸化膜１２を選択
エツチングし、ソース、ドレイン形成予定領域を
表出させる。第２に、その上方より例えばイオン
インプランテーシヨン法により不純物を注入し、
例えばN+−領域のソース１４およびドレイン１
５を形成する。このとき、ポリシリコン層１３も
同時に不純物が添加されてN+型となりゲートを
形成する。この場合、ゲート１３の下方に位置す
る部分Ｃはチヤネルであり、ゲート１３がマスク
として作用するのでN+型とされるのは容易でな
い。なお、図中の１６は、埋め込みフイールド酸
化膜である。ところで、第１図Ｂにおいて、ゲー
ト１３を分岐して、例えばソース１４上に点線で
示す分岐ゲート１３′を形成したいという要求が
生じたとする。そして、これを従来のセルフ・ア
ライン法で敢えて製造したとすると、分岐ゲート
１３′の下方は前記のN+領域が形成されないの
で、結局、ソース１４は図中上下に２分割されて
しまい、本来の機能を発揮させることが不能にな
る。つまり、従来のセルフ・アライン法ではソー
ス１４（またはドレイン１５）上に、絶対、ゲー
トを形成し得ない。このことは、例えば前述した
ROM等の作成において致命的な不利をもたらす
ことになる。
そこで本発明は次の様な製造方法を提案する。
先ず、第１工程において第２図に示す如く半導体
基板１１上の所定箇所に不純物を添加（ドープ）
したポリシリコン層２１，２２を、通常のホトプ
ロセスによりパターニングする。一例として、ド
ープ量は1021atom／cm3以上とし、不純物としては
As（ヒ素）を用いる。これら不純物ドープポリ
シリコン層２１，２２は、後にソースおよびドレ
インを形成するに必要な層である。従つて、本発
明ではゲート形成以前に、ソースおよびドレイン
の形成工程が開始することになり、第１図Ａおよ
びＢで述べた従来法の手順と逆になる。なお、本
図以下第５図までは第１図Ａと同様MOS型半導
体装置の側断面図を示し、以前に述べた構成要素
と同一のものに対しては同一の参照番号（記号）
を付して示す。本第１工程では、好実施例として
不純物ドープしたポリシリコン層を用いている
が、非ドープポリシリコン層上にさらにPSG（リ
ンシリケートガラス）を被覆し、ドーピングを行
なつても良い。
先ず、第１工程において第２図に示す如く半導体
基板１１上の所定箇所に不純物を添加（ドープ）
したポリシリコン層２１，２２を、通常のホトプ
ロセスによりパターニングする。一例として、ド
ープ量は1021atom／cm3以上とし、不純物としては
As（ヒ素）を用いる。これら不純物ドープポリ
シリコン層２１，２２は、後にソースおよびドレ
インを形成するに必要な層である。従つて、本発
明ではゲート形成以前に、ソースおよびドレイン
の形成工程が開始することになり、第１図Ａおよ
びＢで述べた従来法の手順と逆になる。なお、本
図以下第５図までは第１図Ａと同様MOS型半導
体装置の側断面図を示し、以前に述べた構成要素
と同一のものに対しては同一の参照番号（記号）
を付して示す。本第１工程では、好実施例として
不純物ドープしたポリシリコン層を用いている
が、非ドープポリシリコン層上にさらにPSG（リ
ンシリケートガラス）を被覆し、ドーピングを行
なつても良い。
第２工程において、第３図に示す如く二酸化シ
リコン膜（SiO2層）３１を所定範囲内に形成す
る。特にSiO2層３１Ｇは後にゲート酸化膜とな
る部分である。この場合、SiO2層３１の形成は
いわゆる低温酸化により行なわれる。このこと
も、また本発明の特徴的事項である。900℃以下
の酸化温度、且つ水蒸気雰囲気での低温酸化は
Concentration Dependent Oxidation法又は
Differential Oxidation法とも称され、不純物濃
度の高低に応じて酸化膜厚が異なるという現象を
呈する。いわゆる選択酸化が可能である。従つ
て、前記の如く900℃の水蒸気雰囲気中で20分間
の酸化処理を行なうと、本図中P-型半導体基板
１１上のSiO2層３１Ｇの膜厚は薄く例えば500Å
に、N+型ポリシリコン層２１，２２上のSiO2層
３１の膜厚は厚く例えば4000Åに形成される。後
者の膜厚が4000Åと厚いことは、本発明の目的達
成のために特に有効である（後述）。この時、該
N+型ポリシリコン層２１，２２からＰ型半導体
基板１１中へのドナー不純物の拡散はほとんどな
されない。
リコン膜（SiO2層）３１を所定範囲内に形成す
る。特にSiO2層３１Ｇは後にゲート酸化膜とな
る部分である。この場合、SiO2層３１の形成は
いわゆる低温酸化により行なわれる。このこと
も、また本発明の特徴的事項である。900℃以下
の酸化温度、且つ水蒸気雰囲気での低温酸化は
Concentration Dependent Oxidation法又は
Differential Oxidation法とも称され、不純物濃
度の高低に応じて酸化膜厚が異なるという現象を
呈する。いわゆる選択酸化が可能である。従つ
て、前記の如く900℃の水蒸気雰囲気中で20分間
の酸化処理を行なうと、本図中P-型半導体基板
１１上のSiO2層３１Ｇの膜厚は薄く例えば500Å
に、N+型ポリシリコン層２１，２２上のSiO2層
３１の膜厚は厚く例えば4000Åに形成される。後
者の膜厚が4000Åと厚いことは、本発明の目的達
成のために特に有効である（後述）。この時、該
N+型ポリシリコン層２１，２２からＰ型半導体
基板１１中へのドナー不純物の拡散はほとんどな
されない。
第３工程において、第４図に示す如く、ソース
１４およびドレイン１５を1100℃程の高温で熱拡
散により形成する。すなわち、N+型の不純物ド
ープポリシリコン層２１，２２よりドナー不純物
を拡散させる。かくして、ゲート酸化膜３１Ｇ、
ソース１４およびドレイン１５の各基本構成の形
成が完了する。この第３工程において、さらに好
ましい実施例は次のとおりである。前記第２工程
において低温酸化で形成されたゲート酸化膜３１
Ｇは物性的に安定でなく耐圧が低い。この耐圧を
向上させるべく、上記第３工程に入る予備工程と
して、SiO2層３１を全面に亘つて薄くエツチン
グしておく。このエツチング量が500Å位とすれ
ば、低温酸化によるゲート酸化膜３１Ｇは除去さ
れる。同時に他のSiO2層３１も4000Åから3500
Å位の膜厚になる。かくの如く低温酸化による、
耐圧の低いゲート酸化膜３１Ｇを除去した後、酸
化雰囲気、特に乾燥酸素（dry O2）中で第３工程
本来の熱処理を行なう。この熱処理によつて目的
とするソース、ドレイン拡散が行なわれると共
に、他方において今度は耐圧の高い熱酸化膜によ
る新たなゲート酸化膜３１Ｇが得られる。なお、
前記低温酸化法によつても、高耐圧のゲート酸化
膜が形成され得る場合には、ソース、ドレイン拡
散は非酸化性雰囲気中での加熱処理によりこれを
行なつてよい。
１４およびドレイン１５を1100℃程の高温で熱拡
散により形成する。すなわち、N+型の不純物ド
ープポリシリコン層２１，２２よりドナー不純物
を拡散させる。かくして、ゲート酸化膜３１Ｇ、
ソース１４およびドレイン１５の各基本構成の形
成が完了する。この第３工程において、さらに好
ましい実施例は次のとおりである。前記第２工程
において低温酸化で形成されたゲート酸化膜３１
Ｇは物性的に安定でなく耐圧が低い。この耐圧を
向上させるべく、上記第３工程に入る予備工程と
して、SiO2層３１を全面に亘つて薄くエツチン
グしておく。このエツチング量が500Å位とすれ
ば、低温酸化によるゲート酸化膜３１Ｇは除去さ
れる。同時に他のSiO2層３１も4000Åから3500
Å位の膜厚になる。かくの如く低温酸化による、
耐圧の低いゲート酸化膜３１Ｇを除去した後、酸
化雰囲気、特に乾燥酸素（dry O2）中で第３工程
本来の熱処理を行なう。この熱処理によつて目的
とするソース、ドレイン拡散が行なわれると共
に、他方において今度は耐圧の高い熱酸化膜によ
る新たなゲート酸化膜３１Ｇが得られる。なお、
前記低温酸化法によつても、高耐圧のゲート酸化
膜が形成され得る場合には、ソース、ドレイン拡
散は非酸化性雰囲気中での加熱処理によりこれを
行なつてよい。
第４工程において、所望のゲート配線を行な
う。第５図に示す如く、例えばN+型ポリシリコ
ン・ゲート１３が配線される。本図において注目
すべき点は、第１に、ソース１４、ゲート１３お
よびドレイン１５が、結局はセルフ・アライン法
で構成されたことである。すなわち、これらは相
互に何らの重なり合いも生ずることなく、配列さ
れている。つまり、従来のセルフ・アライン法の
利点はそのまま保たれている。第２に注目すべき
ことは、従来のセルフ・アライン法ではなし得な
かつたソース（またはドレイン）上におけるゲー
トの直接配線が可能となつたことである。本図中
１３′が分岐ゲートであり、ソース１４上を走る
ことができる。前述のとおり、第１図Ｂに示した
分岐ゲート１３′は存在し得なかつたが、本発明
によりその存在が可能となる。第３に、前記分岐
ゲート１３′はN+型ポリシリコン層２１の上方
を、SiO2層３１を介して布線されることにな
る。このため、分岐ゲート１３′と該層２１との
間における寄生容量が無視し得なくなる。寄生容
量の増大は動作速度の低下をもたらし、好ましく
ない。ところが、その様な寄生容量は本発明にお
いて全く問題とならない。なぜなら、該層２１上
のSiO2層３１の膜厚は4000Åと極めて厚く、容
量を形成するまでに至らないからである。ここ
に、第２工程で説明した低温酸化の意義が存在す
る。第５図中の５１はドレイン電極用アルミニウ
ム（Al）配線であるが、第５図のポリシリコン
ゲート１３，１３′をAl配線に置き換えても良い
ことは言うまでもない。
う。第５図に示す如く、例えばN+型ポリシリコ
ン・ゲート１３が配線される。本図において注目
すべき点は、第１に、ソース１４、ゲート１３お
よびドレイン１５が、結局はセルフ・アライン法
で構成されたことである。すなわち、これらは相
互に何らの重なり合いも生ずることなく、配列さ
れている。つまり、従来のセルフ・アライン法の
利点はそのまま保たれている。第２に注目すべき
ことは、従来のセルフ・アライン法ではなし得な
かつたソース（またはドレイン）上におけるゲー
トの直接配線が可能となつたことである。本図中
１３′が分岐ゲートであり、ソース１４上を走る
ことができる。前述のとおり、第１図Ｂに示した
分岐ゲート１３′は存在し得なかつたが、本発明
によりその存在が可能となる。第３に、前記分岐
ゲート１３′はN+型ポリシリコン層２１の上方
を、SiO2層３１を介して布線されることにな
る。このため、分岐ゲート１３′と該層２１との
間における寄生容量が無視し得なくなる。寄生容
量の増大は動作速度の低下をもたらし、好ましく
ない。ところが、その様な寄生容量は本発明にお
いて全く問題とならない。なぜなら、該層２１上
のSiO2層３１の膜厚は4000Åと極めて厚く、容
量を形成するまでに至らないからである。ここ
に、第２工程で説明した低温酸化の意義が存在す
る。第５図中の５１はドレイン電極用アルミニウ
ム（Al）配線であるが、第５図のポリシリコン
ゲート１３，１３′をAl配線に置き換えても良い
ことは言うまでもない。
最後に、第５図に示した本発明に基づくMOS
型半導体装置の平面図の一例を第６図に示す。本
図中、参照番号６１はソース電極用Al配線、６
２，６２′はそれぞれ、例えばイオンインプラン
テーシヨンによつて形成されたP+型チヤネルカ
ツト領域、６３，６４はそれぞれソース、ドレイ
ン電極窓また、Ｗはチヤネルの幅、Ｌはチヤネル
の長さを示す。
型半導体装置の平面図の一例を第６図に示す。本
図中、参照番号６１はソース電極用Al配線、６
２，６２′はそれぞれ、例えばイオンインプラン
テーシヨンによつて形成されたP+型チヤネルカ
ツト領域、６３，６４はそれぞれソース、ドレイ
ン電極窓また、Ｗはチヤネルの幅、Ｌはチヤネル
の長さを示す。
以上説明したように本発明によれば、ソース、
ドレイン上にも自由にゲートを形成し得る、セル
フ・アライン法に基づくMOS型半導体装置が実
現できる。
ドレイン上にも自由にゲートを形成し得る、セル
フ・アライン法に基づくMOS型半導体装置が実
現できる。
第１図Ａは従来のセルフ・アライン法による
MOS型半導体装置を図解した側断面図、第１図
Ｂは第１図Ａにおける平面図、第２図、第３図、
第４図および第５図は、それぞれ本発明によつて
形成されるべきMOS型半導体装置を工程順に示
す側断面図、第６図は第５図の平面図である。 図において、１１は半導体基板、１３はゲー
ト、１３′は分岐ゲート、１４はソース、１５は
ドレイン、２１，２２はそれぞれ不純物ドープポ
リシリコン層、３１は低温酸化によるSiO2層、
３１Ｇはゲート酸化膜、５１はドレイン電極用
Al配線、６１はソース電極用Al配線、６２，６
２′はそれぞれチヤネル・カツトである。
MOS型半導体装置を図解した側断面図、第１図
Ｂは第１図Ａにおける平面図、第２図、第３図、
第４図および第５図は、それぞれ本発明によつて
形成されるべきMOS型半導体装置を工程順に示
す側断面図、第６図は第５図の平面図である。 図において、１１は半導体基板、１３はゲー
ト、１３′は分岐ゲート、１４はソース、１５は
ドレイン、２１，２２はそれぞれ不純物ドープポ
リシリコン層、３１は低温酸化によるSiO2層、
３１Ｇはゲート酸化膜、５１はドレイン電極用
Al配線、６１はソース電極用Al配線、６２，６
２′はそれぞれチヤネル・カツトである。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に、第１の不純物添加多結晶半
導体層および第２の不純物添加多結晶半導体層を
所望のゲート長に相当する間隔をおいて形成する
第１工程と； 前記半導体基板上全面に水蒸気雰囲気中の低温
酸化によつて酸化膜を形成する第２工程と； 前記半導体基板内に、前記第１および第２の不
純物添加多結晶半導体層の不純物を熱拡散してソ
ースおよびドレインを形成する第３工程と； 前記酸化膜上の所定部分に少なくともゲート電
極を形成する第４工程と、を有することを特徴と
するMOS型半導体装置の製造方法。 ２ 第３工程の前工程として、少なくとも後にゲ
ートとなるべき部分の酸化膜を除去する工程を含
む特許請求の範囲第１項記載の製造方法。 ３ ゲートを挾んで、半導体基板内にその長さ方
向にチヤネル・カツト領域を形成する工程を含む
特許請求の範囲第１項又は第２項記載の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13979278A JPS5567166A (en) | 1978-11-15 | 1978-11-15 | Preparation of mos type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13979278A JPS5567166A (en) | 1978-11-15 | 1978-11-15 | Preparation of mos type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5567166A JPS5567166A (en) | 1980-05-21 |
| JPS628956B2 true JPS628956B2 (ja) | 1987-02-25 |
Family
ID=15253524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13979278A Granted JPS5567166A (en) | 1978-11-15 | 1978-11-15 | Preparation of mos type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5567166A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654680A (en) * | 1980-09-24 | 1987-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Sidewall gate IGFET |
| US4419810A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Self-aligned field effect transistor process |
| JPS6063967A (ja) * | 1984-08-06 | 1985-04-12 | Fujitsu Ltd | 絶縁ゲ−ト形電界効果トランジスタの製造方法 |
| JP2008308728A (ja) * | 2007-06-14 | 2008-12-25 | Ulvac Japan Ltd | バッキングプレート及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5265683A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Production of insulated gate type mis semiconductor device |
-
1978
- 1978-11-15 JP JP13979278A patent/JPS5567166A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5265683A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Production of insulated gate type mis semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5567166A (en) | 1980-05-21 |
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