JPS628956B2 - - Google Patents
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- JPS628956B2 JPS628956B2 JP53139792A JP13979278A JPS628956B2 JP S628956 B2 JPS628956 B2 JP S628956B2 JP 53139792 A JP53139792 A JP 53139792A JP 13979278 A JP13979278 A JP 13979278A JP S628956 B2 JPS628956 B2 JP S628956B2
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- Japan
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- gate
- source
- drain
- oxide film
- forming
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
本発明はMOS型半導体装置の製造方法に関す
る。
る。
周知のとおり、MOS(Metal Oxide
Semiconductor)型半導体装置は半導体基板内に
形成されるソース領域(以下単にソースと称
す)、ドレイン領域(以下単にドレインと称す)
およびこれらソース、ドレイン間に設けられるゲ
ートから構成されるのが一般的である。これらソ
ース、ドレインおよびゲートの形成にあたつて
は、いわゆるセルフ・アライン(Self Align)法
が広く採用されている。このセルフ・アライン法
によれば、ゲート下方に形成すべき、ソース、ド
レイン間のチヤネルがゲートそのものをマスクと
して規定されるので、該チヤネルの長さ、幅等の
形状は高精度に確保される。従つて、通常のマス
ク合せに基づく位置ずれ等は生じ得ないので、微
細且つ高精度なチヤネルを得ることができ、高集
積化を実現するのに最適である。
Semiconductor)型半導体装置は半導体基板内に
形成されるソース領域(以下単にソースと称
す)、ドレイン領域(以下単にドレインと称す)
およびこれらソース、ドレイン間に設けられるゲ
ートから構成されるのが一般的である。これらソ
ース、ドレインおよびゲートの形成にあたつて
は、いわゆるセルフ・アライン(Self Align)法
が広く採用されている。このセルフ・アライン法
によれば、ゲート下方に形成すべき、ソース、ド
レイン間のチヤネルがゲートそのものをマスクと
して規定されるので、該チヤネルの長さ、幅等の
形状は高精度に確保される。従つて、通常のマス
ク合せに基づく位置ずれ等は生じ得ないので、微
細且つ高精度なチヤネルを得ることができ、高集
積化を実現するのに最適である。
然しながら、従来のセルフ・アライン法では上
述した利点を有する反面、ソースおよびドレイン
に挾まれた領域以外にさらにゲートを形成するこ
とは絶対に出来ないという致命的な欠陥を併せ持
つている。従来のセルフ・アライン法の一例を挙
げるならば、先ず半導体基板上にゲート酸化膜を
介して多結晶(ポリ)シリコン層を形成し、その
上から不純物を注入すれば、該ポリシリコン層を
除いた部分がソースおよびドレインとなり、また
このとき同時に該ポリシリコン層は導電性が付与
されてゲートになる。この場合明らかに、後にゲ
ートとなるべきポリシリコン層の下方には、ソー
スもドレインも存在し得ない。このことは、従来
のセルフ・アライン法の致命的欠陥と言わざるを
得ない。例えば、MOS型記憶セルの多数の集合
からなるROM(Read Only Memory)等では極
めて多数本のワード線およびビツト線が交差し、
これらの線は、本来、各MOS型記憶セルのソー
ス、ドレイン上を縦横に走らなければならない。
然しながら、ソース、ドレインの真上にゲートは
走れないという前記の欠陥があるため、配線上相
当の制約を受け集積度が上がらないという不都合
があつた。勿論例えばAlゲートを用いれば、ソ
ース、ドレインの真上にゲートを走らせることは
全く自由であるが、逆にセルフ・アライン法を採
用できなくなるので、これに伴う不利益の度合が
大となる。
述した利点を有する反面、ソースおよびドレイン
に挾まれた領域以外にさらにゲートを形成するこ
とは絶対に出来ないという致命的な欠陥を併せ持
つている。従来のセルフ・アライン法の一例を挙
げるならば、先ず半導体基板上にゲート酸化膜を
介して多結晶(ポリ)シリコン層を形成し、その
上から不純物を注入すれば、該ポリシリコン層を
除いた部分がソースおよびドレインとなり、また
このとき同時に該ポリシリコン層は導電性が付与
されてゲートになる。この場合明らかに、後にゲ
ートとなるべきポリシリコン層の下方には、ソー
スもドレインも存在し得ない。このことは、従来
のセルフ・アライン法の致命的欠陥と言わざるを
得ない。例えば、MOS型記憶セルの多数の集合
からなるROM(Read Only Memory)等では極
めて多数本のワード線およびビツト線が交差し、
これらの線は、本来、各MOS型記憶セルのソー
ス、ドレイン上を縦横に走らなければならない。
然しながら、ソース、ドレインの真上にゲートは
走れないという前記の欠陥があるため、配線上相
当の制約を受け集積度が上がらないという不都合
があつた。勿論例えばAlゲートを用いれば、ソ
ース、ドレインの真上にゲートを走らせることは
全く自由であるが、逆にセルフ・アライン法を採
用できなくなるので、これに伴う不利益の度合が
大となる。
従つて本発明の目的は、本来のセルフ・アライ
ン法の利点を実質的に保ちつつ、ソース、ドレイ
ン上にもゲートを設けることが可能な、MOS型
半導体装置の製造方法を提供することである。
ン法の利点を実質的に保ちつつ、ソース、ドレイ
ン上にもゲートを設けることが可能な、MOS型
半導体装置の製造方法を提供することである。
上記目的に従い本発明は、先に形成されたソー
スおよびドレインをセルフ・アラインとして、そ
の後にゲートを形成するようにしたことを特徴と
するものであり、これにより、後に形成されるゲ
ートが該ソース、ドレイン上にも配設可能とした
ことを特徴とするものである。
スおよびドレインをセルフ・アラインとして、そ
の後にゲートを形成するようにしたことを特徴と
するものであり、これにより、後に形成されるゲ
ートが該ソース、ドレイン上にも配設可能とした
ことを特徴とするものである。
以下図面に従つて本発明を説明する。
第1図Aは従来のセルフ・アライン法による
MOS型半導体装置を図解した側断面図、第1図
Bは第1図Aにおける平面図である。第1図Aに
おいて、その製造工程は、第1に半導体基板11
上にゲート酸化膜12を形成した後、後にゲート
となるべきポリシリコン層13を成長させる。そ
して該ポリシリコン層13を所望の形状にパター
ニングし、更に該パターニングされたポリシリコ
ン層13をマスクとしてゲート酸化膜12を選択
エツチングし、ソース、ドレイン形成予定領域を
表出させる。第2に、その上方より例えばイオン
インプランテーシヨン法により不純物を注入し、
例えばN+−領域のソース14およびドレイン1
5を形成する。このとき、ポリシリコン層13も
同時に不純物が添加されてN+型となりゲートを
形成する。この場合、ゲート13の下方に位置す
る部分Cはチヤネルであり、ゲート13がマスク
として作用するのでN+型とされるのは容易でな
い。なお、図中の16は、埋め込みフイールド酸
化膜である。ところで、第1図Bにおいて、ゲー
ト13を分岐して、例えばソース14上に点線で
示す分岐ゲート13′を形成したいという要求が
生じたとする。そして、これを従来のセルフ・ア
ライン法で敢えて製造したとすると、分岐ゲート
13′の下方は前記のN+領域が形成されないの
で、結局、ソース14は図中上下に2分割されて
しまい、本来の機能を発揮させることが不能にな
る。つまり、従来のセルフ・アライン法ではソー
ス14(またはドレイン15)上に、絶対、ゲー
トを形成し得ない。このことは、例えば前述した
ROM等の作成において致命的な不利をもたらす
ことになる。
MOS型半導体装置を図解した側断面図、第1図
Bは第1図Aにおける平面図である。第1図Aに
おいて、その製造工程は、第1に半導体基板11
上にゲート酸化膜12を形成した後、後にゲート
となるべきポリシリコン層13を成長させる。そ
して該ポリシリコン層13を所望の形状にパター
ニングし、更に該パターニングされたポリシリコ
ン層13をマスクとしてゲート酸化膜12を選択
エツチングし、ソース、ドレイン形成予定領域を
表出させる。第2に、その上方より例えばイオン
インプランテーシヨン法により不純物を注入し、
例えばN+−領域のソース14およびドレイン1
5を形成する。このとき、ポリシリコン層13も
同時に不純物が添加されてN+型となりゲートを
形成する。この場合、ゲート13の下方に位置す
る部分Cはチヤネルであり、ゲート13がマスク
として作用するのでN+型とされるのは容易でな
い。なお、図中の16は、埋め込みフイールド酸
化膜である。ところで、第1図Bにおいて、ゲー
ト13を分岐して、例えばソース14上に点線で
示す分岐ゲート13′を形成したいという要求が
生じたとする。そして、これを従来のセルフ・ア
ライン法で敢えて製造したとすると、分岐ゲート
13′の下方は前記のN+領域が形成されないの
で、結局、ソース14は図中上下に2分割されて
しまい、本来の機能を発揮させることが不能にな
る。つまり、従来のセルフ・アライン法ではソー
ス14(またはドレイン15)上に、絶対、ゲー
トを形成し得ない。このことは、例えば前述した
ROM等の作成において致命的な不利をもたらす
ことになる。
そこで本発明は次の様な製造方法を提案する。
先ず、第1工程において第2図に示す如く半導体
基板11上の所定箇所に不純物を添加(ドープ)
したポリシリコン層21,22を、通常のホトプ
ロセスによりパターニングする。一例として、ド
ープ量は1021atom/cm3以上とし、不純物としては
As(ヒ素)を用いる。これら不純物ドープポリ
シリコン層21,22は、後にソースおよびドレ
インを形成するに必要な層である。従つて、本発
明ではゲート形成以前に、ソースおよびドレイン
の形成工程が開始することになり、第1図Aおよ
びBで述べた従来法の手順と逆になる。なお、本
図以下第5図までは第1図Aと同様MOS型半導
体装置の側断面図を示し、以前に述べた構成要素
と同一のものに対しては同一の参照番号(記号)
を付して示す。本第1工程では、好実施例として
不純物ドープしたポリシリコン層を用いている
が、非ドープポリシリコン層上にさらにPSG(リ
ンシリケートガラス)を被覆し、ドーピングを行
なつても良い。
先ず、第1工程において第2図に示す如く半導体
基板11上の所定箇所に不純物を添加(ドープ)
したポリシリコン層21,22を、通常のホトプ
ロセスによりパターニングする。一例として、ド
ープ量は1021atom/cm3以上とし、不純物としては
As(ヒ素)を用いる。これら不純物ドープポリ
シリコン層21,22は、後にソースおよびドレ
インを形成するに必要な層である。従つて、本発
明ではゲート形成以前に、ソースおよびドレイン
の形成工程が開始することになり、第1図Aおよ
びBで述べた従来法の手順と逆になる。なお、本
図以下第5図までは第1図Aと同様MOS型半導
体装置の側断面図を示し、以前に述べた構成要素
と同一のものに対しては同一の参照番号(記号)
を付して示す。本第1工程では、好実施例として
不純物ドープしたポリシリコン層を用いている
が、非ドープポリシリコン層上にさらにPSG(リ
ンシリケートガラス)を被覆し、ドーピングを行
なつても良い。
第2工程において、第3図に示す如く二酸化シ
リコン膜(SiO2層)31を所定範囲内に形成す
る。特にSiO2層31Gは後にゲート酸化膜とな
る部分である。この場合、SiO2層31の形成は
いわゆる低温酸化により行なわれる。このこと
も、また本発明の特徴的事項である。900℃以下
の酸化温度、且つ水蒸気雰囲気での低温酸化は
Concentration Dependent Oxidation法又は
Differential Oxidation法とも称され、不純物濃
度の高低に応じて酸化膜厚が異なるという現象を
呈する。いわゆる選択酸化が可能である。従つ
て、前記の如く900℃の水蒸気雰囲気中で20分間
の酸化処理を行なうと、本図中P-型半導体基板
11上のSiO2層31Gの膜厚は薄く例えば500Å
に、N+型ポリシリコン層21,22上のSiO2層
31の膜厚は厚く例えば4000Åに形成される。後
者の膜厚が4000Åと厚いことは、本発明の目的達
成のために特に有効である(後述)。この時、該
N+型ポリシリコン層21,22からP型半導体
基板11中へのドナー不純物の拡散はほとんどな
されない。
リコン膜(SiO2層)31を所定範囲内に形成す
る。特にSiO2層31Gは後にゲート酸化膜とな
る部分である。この場合、SiO2層31の形成は
いわゆる低温酸化により行なわれる。このこと
も、また本発明の特徴的事項である。900℃以下
の酸化温度、且つ水蒸気雰囲気での低温酸化は
Concentration Dependent Oxidation法又は
Differential Oxidation法とも称され、不純物濃
度の高低に応じて酸化膜厚が異なるという現象を
呈する。いわゆる選択酸化が可能である。従つ
て、前記の如く900℃の水蒸気雰囲気中で20分間
の酸化処理を行なうと、本図中P-型半導体基板
11上のSiO2層31Gの膜厚は薄く例えば500Å
に、N+型ポリシリコン層21,22上のSiO2層
31の膜厚は厚く例えば4000Åに形成される。後
者の膜厚が4000Åと厚いことは、本発明の目的達
成のために特に有効である(後述)。この時、該
N+型ポリシリコン層21,22からP型半導体
基板11中へのドナー不純物の拡散はほとんどな
されない。
第3工程において、第4図に示す如く、ソース
14およびドレイン15を1100℃程の高温で熱拡
散により形成する。すなわち、N+型の不純物ド
ープポリシリコン層21,22よりドナー不純物
を拡散させる。かくして、ゲート酸化膜31G、
ソース14およびドレイン15の各基本構成の形
成が完了する。この第3工程において、さらに好
ましい実施例は次のとおりである。前記第2工程
において低温酸化で形成されたゲート酸化膜31
Gは物性的に安定でなく耐圧が低い。この耐圧を
向上させるべく、上記第3工程に入る予備工程と
して、SiO2層31を全面に亘つて薄くエツチン
グしておく。このエツチング量が500Å位とすれ
ば、低温酸化によるゲート酸化膜31Gは除去さ
れる。同時に他のSiO2層31も4000Åから3500
Å位の膜厚になる。かくの如く低温酸化による、
耐圧の低いゲート酸化膜31Gを除去した後、酸
化雰囲気、特に乾燥酸素(dry O2)中で第3工程
本来の熱処理を行なう。この熱処理によつて目的
とするソース、ドレイン拡散が行なわれると共
に、他方において今度は耐圧の高い熱酸化膜によ
る新たなゲート酸化膜31Gが得られる。なお、
前記低温酸化法によつても、高耐圧のゲート酸化
膜が形成され得る場合には、ソース、ドレイン拡
散は非酸化性雰囲気中での加熱処理によりこれを
行なつてよい。
14およびドレイン15を1100℃程の高温で熱拡
散により形成する。すなわち、N+型の不純物ド
ープポリシリコン層21,22よりドナー不純物
を拡散させる。かくして、ゲート酸化膜31G、
ソース14およびドレイン15の各基本構成の形
成が完了する。この第3工程において、さらに好
ましい実施例は次のとおりである。前記第2工程
において低温酸化で形成されたゲート酸化膜31
Gは物性的に安定でなく耐圧が低い。この耐圧を
向上させるべく、上記第3工程に入る予備工程と
して、SiO2層31を全面に亘つて薄くエツチン
グしておく。このエツチング量が500Å位とすれ
ば、低温酸化によるゲート酸化膜31Gは除去さ
れる。同時に他のSiO2層31も4000Åから3500
Å位の膜厚になる。かくの如く低温酸化による、
耐圧の低いゲート酸化膜31Gを除去した後、酸
化雰囲気、特に乾燥酸素(dry O2)中で第3工程
本来の熱処理を行なう。この熱処理によつて目的
とするソース、ドレイン拡散が行なわれると共
に、他方において今度は耐圧の高い熱酸化膜によ
る新たなゲート酸化膜31Gが得られる。なお、
前記低温酸化法によつても、高耐圧のゲート酸化
膜が形成され得る場合には、ソース、ドレイン拡
散は非酸化性雰囲気中での加熱処理によりこれを
行なつてよい。
第4工程において、所望のゲート配線を行な
う。第5図に示す如く、例えばN+型ポリシリコ
ン・ゲート13が配線される。本図において注目
すべき点は、第1に、ソース14、ゲート13お
よびドレイン15が、結局はセルフ・アライン法
で構成されたことである。すなわち、これらは相
互に何らの重なり合いも生ずることなく、配列さ
れている。つまり、従来のセルフ・アライン法の
利点はそのまま保たれている。第2に注目すべき
ことは、従来のセルフ・アライン法ではなし得な
かつたソース(またはドレイン)上におけるゲー
トの直接配線が可能となつたことである。本図中
13′が分岐ゲートであり、ソース14上を走る
ことができる。前述のとおり、第1図Bに示した
分岐ゲート13′は存在し得なかつたが、本発明
によりその存在が可能となる。第3に、前記分岐
ゲート13′はN+型ポリシリコン層21の上方
を、SiO2層31を介して布線されることにな
る。このため、分岐ゲート13′と該層21との
間における寄生容量が無視し得なくなる。寄生容
量の増大は動作速度の低下をもたらし、好ましく
ない。ところが、その様な寄生容量は本発明にお
いて全く問題とならない。なぜなら、該層21上
のSiO2層31の膜厚は4000Åと極めて厚く、容
量を形成するまでに至らないからである。ここ
に、第2工程で説明した低温酸化の意義が存在す
る。第5図中の51はドレイン電極用アルミニウ
ム(Al)配線であるが、第5図のポリシリコン
ゲート13,13′をAl配線に置き換えても良い
ことは言うまでもない。
う。第5図に示す如く、例えばN+型ポリシリコ
ン・ゲート13が配線される。本図において注目
すべき点は、第1に、ソース14、ゲート13お
よびドレイン15が、結局はセルフ・アライン法
で構成されたことである。すなわち、これらは相
互に何らの重なり合いも生ずることなく、配列さ
れている。つまり、従来のセルフ・アライン法の
利点はそのまま保たれている。第2に注目すべき
ことは、従来のセルフ・アライン法ではなし得な
かつたソース(またはドレイン)上におけるゲー
トの直接配線が可能となつたことである。本図中
13′が分岐ゲートであり、ソース14上を走る
ことができる。前述のとおり、第1図Bに示した
分岐ゲート13′は存在し得なかつたが、本発明
によりその存在が可能となる。第3に、前記分岐
ゲート13′はN+型ポリシリコン層21の上方
を、SiO2層31を介して布線されることにな
る。このため、分岐ゲート13′と該層21との
間における寄生容量が無視し得なくなる。寄生容
量の増大は動作速度の低下をもたらし、好ましく
ない。ところが、その様な寄生容量は本発明にお
いて全く問題とならない。なぜなら、該層21上
のSiO2層31の膜厚は4000Åと極めて厚く、容
量を形成するまでに至らないからである。ここ
に、第2工程で説明した低温酸化の意義が存在す
る。第5図中の51はドレイン電極用アルミニウ
ム(Al)配線であるが、第5図のポリシリコン
ゲート13,13′をAl配線に置き換えても良い
ことは言うまでもない。
最後に、第5図に示した本発明に基づくMOS
型半導体装置の平面図の一例を第6図に示す。本
図中、参照番号61はソース電極用Al配線、6
2,62′はそれぞれ、例えばイオンインプラン
テーシヨンによつて形成されたP+型チヤネルカ
ツト領域、63,64はそれぞれソース、ドレイ
ン電極窓また、Wはチヤネルの幅、Lはチヤネル
の長さを示す。
型半導体装置の平面図の一例を第6図に示す。本
図中、参照番号61はソース電極用Al配線、6
2,62′はそれぞれ、例えばイオンインプラン
テーシヨンによつて形成されたP+型チヤネルカ
ツト領域、63,64はそれぞれソース、ドレイ
ン電極窓また、Wはチヤネルの幅、Lはチヤネル
の長さを示す。
以上説明したように本発明によれば、ソース、
ドレイン上にも自由にゲートを形成し得る、セル
フ・アライン法に基づくMOS型半導体装置が実
現できる。
ドレイン上にも自由にゲートを形成し得る、セル
フ・アライン法に基づくMOS型半導体装置が実
現できる。
第1図Aは従来のセルフ・アライン法による
MOS型半導体装置を図解した側断面図、第1図
Bは第1図Aにおける平面図、第2図、第3図、
第4図および第5図は、それぞれ本発明によつて
形成されるべきMOS型半導体装置を工程順に示
す側断面図、第6図は第5図の平面図である。 図において、11は半導体基板、13はゲー
ト、13′は分岐ゲート、14はソース、15は
ドレイン、21,22はそれぞれ不純物ドープポ
リシリコン層、31は低温酸化によるSiO2層、
31Gはゲート酸化膜、51はドレイン電極用
Al配線、61はソース電極用Al配線、62,6
2′はそれぞれチヤネル・カツトである。
MOS型半導体装置を図解した側断面図、第1図
Bは第1図Aにおける平面図、第2図、第3図、
第4図および第5図は、それぞれ本発明によつて
形成されるべきMOS型半導体装置を工程順に示
す側断面図、第6図は第5図の平面図である。 図において、11は半導体基板、13はゲー
ト、13′は分岐ゲート、14はソース、15は
ドレイン、21,22はそれぞれ不純物ドープポ
リシリコン層、31は低温酸化によるSiO2層、
31Gはゲート酸化膜、51はドレイン電極用
Al配線、61はソース電極用Al配線、62,6
2′はそれぞれチヤネル・カツトである。
Claims (1)
- 【特許請求の範囲】 1 半導体基板上に、第1の不純物添加多結晶半
導体層および第2の不純物添加多結晶半導体層を
所望のゲート長に相当する間隔をおいて形成する
第1工程と; 前記半導体基板上全面に水蒸気雰囲気中の低温
酸化によつて酸化膜を形成する第2工程と; 前記半導体基板内に、前記第1および第2の不
純物添加多結晶半導体層の不純物を熱拡散してソ
ースおよびドレインを形成する第3工程と; 前記酸化膜上の所定部分に少なくともゲート電
極を形成する第4工程と、を有することを特徴と
するMOS型半導体装置の製造方法。 2 第3工程の前工程として、少なくとも後にゲ
ートとなるべき部分の酸化膜を除去する工程を含
む特許請求の範囲第1項記載の製造方法。 3 ゲートを挾んで、半導体基板内にその長さ方
向にチヤネル・カツト領域を形成する工程を含む
特許請求の範囲第1項又は第2項記載の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13979278A JPS5567166A (en) | 1978-11-15 | 1978-11-15 | Preparation of mos type semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13979278A JPS5567166A (en) | 1978-11-15 | 1978-11-15 | Preparation of mos type semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5567166A JPS5567166A (en) | 1980-05-21 |
JPS628956B2 true JPS628956B2 (ja) | 1987-02-25 |
Family
ID=15253524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13979278A Granted JPS5567166A (en) | 1978-11-15 | 1978-11-15 | Preparation of mos type semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5567166A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4654680A (en) * | 1980-09-24 | 1987-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Sidewall gate IGFET |
US4419810A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Self-aligned field effect transistor process |
JPS6063967A (ja) * | 1984-08-06 | 1985-04-12 | Fujitsu Ltd | 絶縁ゲ−ト形電界効果トランジスタの製造方法 |
JP2008308728A (ja) * | 2007-06-14 | 2008-12-25 | Ulvac Japan Ltd | バッキングプレート及びその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5265683A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Production of insulated gate type mis semiconductor device |
-
1978
- 1978-11-15 JP JP13979278A patent/JPS5567166A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5265683A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Production of insulated gate type mis semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS5567166A (en) | 1980-05-21 |
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