JPH0546097B2 - - Google Patents
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- JPH0546097B2 JPH0546097B2 JP56065541A JP6554181A JPH0546097B2 JP H0546097 B2 JPH0546097 B2 JP H0546097B2 JP 56065541 A JP56065541 A JP 56065541A JP 6554181 A JP6554181 A JP 6554181A JP H0546097 B2 JPH0546097 B2 JP H0546097B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法、特に、拡散
層深さが浅く、しかも低抵抗であるMOSトラン
ジスタの製造方法に関する。
層深さが浅く、しかも低抵抗であるMOSトラン
ジスタの製造方法に関する。
従来技術においてソース、ドレイン領域を形成
する場合、第１図を参照すると、例えばｐ型シリ
コン基板１上に形成したフイールド酸化膜２の窓
３からシリコン基板１にｎ型の不純物を拡散し拡
散層４を形成するとき、この拡散層４の抵抗を低
くするためにはその拡散層深さXjを大にしなけ
ればならない。
する場合、第１図を参照すると、例えばｐ型シリ
コン基板１上に形成したフイールド酸化膜２の窓
３からシリコン基板１にｎ型の不純物を拡散し拡
散層４を形成するとき、この拡散層４の抵抗を低
くするためにはその拡散層深さXjを大にしなけ
ればならない。
ところで、前記した不純物拡散は横方向にも約
0.8Xj程度拡がることが確かめられている。従つ
て、拡散層の抵抗を低くするため拡散深さを大に
すると、横方向拡がりも第１図に示される如く拡
大し、そのことは集積回路の高密化を妨げる。
0.8Xj程度拡がることが確かめられている。従つ
て、拡散層の抵抗を低くするため拡散深さを大に
すると、横方向拡がりも第１図に示される如く拡
大し、そのことは集積回路の高密化を妨げる。
本発明の目的は上記した従来技術における技術
的課題を解決するにあり、その目的を達成するた
めに、半導体基板上の素子形成予定領域を除く領
域に第一の成長防止絶縁膜を形成する工程と、該
第一の成長防止絶縁膜によつて画定される素子形
成領域内にゲート絶縁膜を介してゲート電極を形
成する工程と、該ゲート電極の表面及び側面に、
その表面が少なくとも該第一の成長防止絶縁膜の
表面とほぼ等しくなるように第二の成長防止絶縁
膜を形成する工程と、該第一の成長防止絶縁膜と
該ゲート電極を覆う第二の成長防止絶縁膜とで画
定されるソース、ドレイン領域の半導体基板を露
出する工程と、該半導体基板に不純物を含有した
半導体融液を接触させることにより、露出された
該ソース、ドレイン領域の半導体基板上に選択的
に不純物を含有した半導体層を該不純物が該基板
に実質的に拡散されないようにし、且つ該半導体
層の表面が該第一の成長防止絶縁膜の表面と実質
的に同一平面になるようにして選択液相エピタキ
シヤル成長させる工程と、熱処理を施して該半導
体層中の不純物を該基板中に拡散させる工程とを
含むことを特徴とする半導体装置の製造方法を提
供する。
的課題を解決するにあり、その目的を達成するた
めに、半導体基板上の素子形成予定領域を除く領
域に第一の成長防止絶縁膜を形成する工程と、該
第一の成長防止絶縁膜によつて画定される素子形
成領域内にゲート絶縁膜を介してゲート電極を形
成する工程と、該ゲート電極の表面及び側面に、
その表面が少なくとも該第一の成長防止絶縁膜の
表面とほぼ等しくなるように第二の成長防止絶縁
膜を形成する工程と、該第一の成長防止絶縁膜と
該ゲート電極を覆う第二の成長防止絶縁膜とで画
定されるソース、ドレイン領域の半導体基板を露
出する工程と、該半導体基板に不純物を含有した
半導体融液を接触させることにより、露出された
該ソース、ドレイン領域の半導体基板上に選択的
に不純物を含有した半導体層を該不純物が該基板
に実質的に拡散されないようにし、且つ該半導体
層の表面が該第一の成長防止絶縁膜の表面と実質
的に同一平面になるようにして選択液相エピタキ
シヤル成長させる工程と、熱処理を施して該半導
体層中の不純物を該基板中に拡散させる工程とを
含むことを特徴とする半導体装置の製造方法を提
供する。
以下、本発明の方法の実施例を添付図面を参照
して説明する。
して説明する。
先ず第２図の断面図を参照すると、面指数
（100）のｐ型シリコン基板１１（抵抗値は10〜
20Ωcm）上に、ホウ素（B+）を含有した二酸化
シリコン（SiO2）層（フイールド酸化膜）１２
を該ホウ素が基板中に拡散しない程度の低温で
1μｍの膜厚に形成し、トランジスタ形成部分１
３のみ窓開きし、この部分の基板バルクのシリコ
ンを酸化してゲート酸化膜１４を成長すると、そ
のときp+のチヤネルカツト層１５が形成される。
（100）のｐ型シリコン基板１１（抵抗値は10〜
20Ωcm）上に、ホウ素（B+）を含有した二酸化
シリコン（SiO2）層（フイールド酸化膜）１２
を該ホウ素が基板中に拡散しない程度の低温で
1μｍの膜厚に形成し、トランジスタ形成部分１
３のみ窓開きし、この部分の基板バルクのシリコ
ンを酸化してゲート酸化膜１４を成長すると、そ
のときp+のチヤネルカツト層１５が形成される。
続いて、前記トランジスタ形成部分に、濃度１
×1020cm-3のヒ素（As+）を含有した多結晶シリ
コン（ポリシリコン）層１６を0.5μｍの膜厚に形
成し、その上にSiO2層１７を0.3μｍの膜厚に成長
させ、その上に窒化シリコン（Si3N4）層１８を
1000Åの膜厚に成長させ、ゲート電極形成のため
のパターニングをする（第３図）。
×1020cm-3のヒ素（As+）を含有した多結晶シリ
コン（ポリシリコン）層１６を0.5μｍの膜厚に形
成し、その上にSiO2層１７を0.3μｍの膜厚に成長
させ、その上に窒化シリコン（Si3N4）層１８を
1000Åの膜厚に成長させ、ゲート電極形成のため
のパターニングをする（第３図）。
更に、ポリシリコン層１６の側面を低温湿潤雰
囲気で酸化してSiO2層１７を成長させ、Si3N4層
１８と基板上のSiO2膜１４を除去する（第４
図）。以上に説明した工程はすべて通常の技術を
用いて実施する。
囲気で酸化してSiO2層１７を成長させ、Si3N4層
１８と基板上のSiO2膜１４を除去する（第４
図）。以上に説明した工程はすべて通常の技術を
用いて実施する。
又、ゲート電極表面上のみ酸化膜を残存させる
方法としては、ゲート電極上不純物をドープした
ポリシリコン層を用い、該ポリシリコン層上に形
成される酸化膜の厚さが、基板上に形成されるそ
れに比べ十分に厚くなることを利用してもよい。
方法としては、ゲート電極上不純物をドープした
ポリシリコン層を用い、該ポリシリコン層上に形
成される酸化膜の厚さが、基板上に形成されるそ
れに比べ十分に厚くなることを利用してもよい。
次に、シリコンを飽和した錫（Sn）の950℃の
融液に基板１１の表面を浸し、選択的にシリコン
のn+層１９を液相エピタキシヤル成長させる
（第５図）。シリコン飽和錫融液に燐(P)をドープし
たシリコンペレツトを加えることによつて準備す
る。かかる選択的液相エピタキシヤル成長は、シ
リコン基板１１の温度勾配に留意し、基板のシリ
コンが錫融液内に浸入することのないようにす
る。この液相エピタキシヤル成長において、
SiO2層１２はシリコンをいわば弾くような作用
を示し、SiO2層１２の上にはポリシリコン層成
長することなく、露出したシリコン基板上にのみ
n+型のシリコン層１９がエピタキシヤル成長す
ることが確認された。又、かかる工程は950℃の
低温で実施されるので、燐は基板中にはほとんど
拡散されない。
融液に基板１１の表面を浸し、選択的にシリコン
のn+層１９を液相エピタキシヤル成長させる
（第５図）。シリコン飽和錫融液に燐(P)をドープし
たシリコンペレツトを加えることによつて準備す
る。かかる選択的液相エピタキシヤル成長は、シ
リコン基板１１の温度勾配に留意し、基板のシリ
コンが錫融液内に浸入することのないようにす
る。この液相エピタキシヤル成長において、
SiO2層１２はシリコンをいわば弾くような作用
を示し、SiO2層１２の上にはポリシリコン層成
長することなく、露出したシリコン基板上にのみ
n+型のシリコン層１９がエピタキシヤル成長す
ることが確認された。又、かかる工程は950℃の
低温で実施されるので、燐は基板中にはほとんど
拡散されない。
シリコンの選択的エピタキシヤル成長には、従
来技術によると、四塩化シリコン（SiCl4）を用
い1100℃の高温による方法がとられているが、か
かる従来技術においては、1100℃の高温を用いる
という問題と、エピタキシヤル成長が希望されな
い領域にもシリコンが成長して残るという欠点が
あるため、本願の発明者は実験の結果前述した方
法の優れた効果を確認しえたものである。
来技術によると、四塩化シリコン（SiCl4）を用
い1100℃の高温による方法がとられているが、か
かる従来技術においては、1100℃の高温を用いる
という問題と、エピタキシヤル成長が希望されな
い領域にもシリコンが成長して残るという欠点が
あるため、本願の発明者は実験の結果前述した方
法の優れた効果を確認しえたものである。
なお、n+シリコン層１９を形成するには、シ
リコン層をエピタキシヤル成長させた後に燐
（P+）をドープしてもよいが、工程の簡略化のた
めには前記の方法が優れたものであることが確認
された。
リコン層をエピタキシヤル成長させた後に燐
（P+）をドープしてもよいが、工程の簡略化のた
めには前記の方法が優れたものであることが確認
された。
引続き、適宜の熱処理、例えば窒素（N2）雰
囲気中1050℃の温度で20分間の熱処理によつて、
n+シリコン層１９に含まれる燐を基板１１中に
拡散させ、ソース、ドレイン領域Ｓ，Ｄとする
（第６図）。
囲気中1050℃の温度で20分間の熱処理によつて、
n+シリコン層１９に含まれる燐を基板１１中に
拡散させ、ソース、ドレイン領域Ｓ，Ｄとする
（第６図）。
最後に、例えばアルミニウム（Al）の配線層
２０を形成し、絶縁膜２１として例えば化学気相
成長法（CVD法）で燐珪素ガラス（PSG）を成
長させる（第６図）。
２０を形成し、絶縁膜２１として例えば化学気相
成長法（CVD法）で燐珪素ガラス（PSG）を成
長させる（第６図）。
第６図から理解されうる如く、ソース、ドレイ
ンＳ，Ｄの拡散層深さXjはきわめて小である。
又、従来技術ではXjが小（浅い）であると、抵
抗は大になるのであるが、本発明の方法によると
きは、配線層２０と基板１１との間にはn+シリ
コン層１９が存在するため、実質的なXjは大に
なり抵抗は低く抑えうる。
ンＳ，Ｄの拡散層深さXjはきわめて小である。
又、従来技術ではXjが小（浅い）であると、抵
抗は大になるのであるが、本発明の方法によると
きは、配線層２０と基板１１との間にはn+シリ
コン層１９が存在するため、実質的なXjは大に
なり抵抗は低く抑えうる。
加えて、チヤネルカツト層１５が既に形成され
ており、最後の熱拡散によつてもn+領域は浅く
しか形成されないので、従来技術における如き横
方向拡散にほとんど発生しない。
ており、最後の熱拡散によつてもn+領域は浅く
しか形成されないので、従来技術における如き横
方向拡散にほとんど発生しない。
更に、本発明の方法によると、ゲート電極たる
ポリシリコン層１６とフイールド酸化膜１２との
間の空隙はn+シリコン層１９によつて埋込まれ
るので、ゲート電極とフイールド酸化膜との間に
は段差がなく、Al配線層２０は段差なくなだら
かに形成され、断線または短絡の危険が防止され
うるという効果がある。
ポリシリコン層１６とフイールド酸化膜１２との
間の空隙はn+シリコン層１９によつて埋込まれ
るので、ゲート電極とフイールド酸化膜との間に
は段差がなく、Al配線層２０は段差なくなだら
かに形成され、断線または短絡の危険が防止され
うるという効果がある。
以上に説明した如く、本発明の方法によるとき
は、比較的低温度における選択的液相エピタキシ
ヤル成長によつてソース、ドレイン領域の上に
n+シリコン層を形成し、ソース、ドレイン領域
の拡散層深さを小にしそれの不必要な横方向拡が
りを抑える一方で、ソース、ドレイン領域の抵抗
を低く抑えることが可能になるものであり、かか
る方法を用いて製造されるMOS集積回路の高密
化が実現されうるのである。
は、比較的低温度における選択的液相エピタキシ
ヤル成長によつてソース、ドレイン領域の上に
n+シリコン層を形成し、ソース、ドレイン領域
の拡散層深さを小にしそれの不必要な横方向拡が
りを抑える一方で、ソース、ドレイン領域の抵抗
を低く抑えることが可能になるものであり、かか
る方法を用いて製造されるMOS集積回路の高密
化が実現されうるのである。
第１図は従来技術に従つて形成される不純物拡
散層の断面図、第２図ないし第６図は本発明の方
法を実施する工程における半導体装置の要部の断
面図である。 １１……ｐ型シリコン基板、１２……SiO2膜
（フイールド酸化膜）、１３……トランジスタ形成
部分、１４……ゲート酸化膜、１５……チヤネリ
カツト層、１６……ポリシリコン層、１７……
SiO2層、１８……Si3N4層、１９……n+シリコン
層、２０……Al配線層、２１……PSG層。
散層の断面図、第２図ないし第６図は本発明の方
法を実施する工程における半導体装置の要部の断
面図である。 １１……ｐ型シリコン基板、１２……SiO2膜
（フイールド酸化膜）、１３……トランジスタ形成
部分、１４……ゲート酸化膜、１５……チヤネリ
カツト層、１６……ポリシリコン層、１７……
SiO2層、１８……Si3N4層、１９……n+シリコン
層、２０……Al配線層、２１……PSG層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上の素子形成予定領域を除く領域
に第一の成長防止絶縁膜を形成する工程と、 該第一の成長防止絶縁膜によつて画定される素
子形成領域内にゲート絶縁膜を介してゲート電極
を形成する工程と、 該ゲート電極の表面及び側面に、その表面が少
なくとも該第一の成長防止絶縁膜の表面とほぼ等
しくなるように第二の成長防止絶縁膜を形成する
工程と、 該第一の成長防止絶縁膜と該ゲート電極を覆う
第二の成長防止絶縁膜とで画定されるソース、ド
レイン領域の半導体基板を露出する工程と、 該半導体基板に不純物を含有した半導体融液を
接触させることにより、露出された該ソース、ド
レイン領域の半導体基板上に選択的に不純物を含
有した半導体層を該不純物が該基板に実質的に拡
散されないようにし、且つ該半導体層の表面が該
第一の成長防止絶縁膜の表面と実質的に同一平面
になるようにして選択液相エピタキシヤル成長さ
せる工程と、 熱処理を施して該半導体層中の不純物を該基板
中に拡散させる工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6554181A JPS57180174A (en) | 1981-04-30 | 1981-04-30 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6554181A JPS57180174A (en) | 1981-04-30 | 1981-04-30 | Manufacturing method for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180174A JPS57180174A (en) | 1982-11-06 |
| JPH0546097B2 true JPH0546097B2 (ja) | 1993-07-13 |
Family
ID=13289974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6554181A Granted JPS57180174A (en) | 1981-04-30 | 1981-04-30 | Manufacturing method for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57180174A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151471A (ja) * | 1983-02-17 | 1984-08-29 | Mitsubishi Electric Corp | 半導体装置 |
| JPS59189677A (ja) * | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4885617A (en) * | 1986-11-18 | 1989-12-05 | Siemens Aktiengesellschaft | Metal-oxide semiconductor (MOS) field effect transistor having extremely shallow source/drain zones and silicide terminal zones, and a process for producing the transistor circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51108775A (en) * | 1975-03-20 | 1976-09-27 | Fujitsu Ltd | Handotaisochino seizohoho |
-
1981
- 1981-04-30 JP JP6554181A patent/JPS57180174A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51108775A (en) * | 1975-03-20 | 1976-09-27 | Fujitsu Ltd | Handotaisochino seizohoho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57180174A (en) | 1982-11-06 |
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