JPS5982768A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5982768A JPS5982768A JP19320982A JP19320982A JPS5982768A JP S5982768 A JPS5982768 A JP S5982768A JP 19320982 A JP19320982 A JP 19320982A JP 19320982 A JP19320982 A JP 19320982A JP S5982768 A JPS5982768 A JP S5982768A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法にかがり、とくに短チ
ャンネルＭＯ８）ランシスターの製造方法に関するもの
である。
ャンネルＭＯ８）ランシスターの製造方法に関するもの
である。
シリコンＭＯ８集積回路をいっそう高速・高密度化する
ためには、ＭＯＳ ）ランシスターの微細化が必要であ
る。ＭＯＳ）ランシスターの微細化は、原則的にはスケ
ーリング則に従って行なわれる。Ｍ Ｏ８）ランシスタ
ーの性能および寸法を決定する最も重要なパラメーター
はゲート長である。
ためには、ＭＯＳ ）ランシスターの微細化が必要であ
る。ＭＯＳ）ランシスターの微細化は、原則的にはスケ
ーリング則に従って行なわれる。Ｍ Ｏ８）ランシスタ
ーの性能および寸法を決定する最も重要なパラメーター
はゲート長である。
スケーリング則に従えば、ゲート長を％にするためには
、基板濃度を２倍に、ゲート酸化膜厚および拡散層深さ
を％にしなければならない。
、基板濃度を２倍に、ゲート酸化膜厚および拡散層深さ
を％にしなければならない。
例えば、ゲート長が１μｍのＭＯＳ）ランシスターを実
現するためには、基板濃度がｌＯα−３程度、ゲート酸
化膜厚が２００Ａ程度、拡散層深さが０．２μｍ程度必
要である。このうち、製造技術的にたも困難なのは浅い
拡散層を実すすることである。
現するためには、基板濃度がｌＯα−３程度、ゲート酸
化膜厚が２００Ａ程度、拡散層深さが０．２μｍ程度必
要である。このうち、製造技術的にたも困難なのは浅い
拡散層を実すすることである。
拡散層は通常イオン注入法と炉アニールによる活性化に
よって形成される。イオン注入された不純物原子を電気
的に活性化し、かつ結晶性を回後させるためには、通常
９００℃程度以上の炉アニールを数十分以上有なう必要
がある。この高温アニール中に不純物は深く拡散される
。ＭＯＳ）ランシスターのソース・ドレイン拡散層は、
抵抗値を低くするために、高濃度の不純物がイオン注入
される。その結果、高温アニール後の拡散層深さは、ホ
ウ素の様に拡散係数の大きな原子の場合には、０．４μ
ｍａ度になる。この値は、ゲート長１μｍのＰチャンネ
ルＭＯＳトランジスターを実現するためには、大き過ぎ
る値である。従って、ＰチャンネルＭＯＳトランジスタ
ーの短チャンネル化は、イオン注入と炉アニール法では
困難が伴う。
よって形成される。イオン注入された不純物原子を電気
的に活性化し、かつ結晶性を回後させるためには、通常
９００℃程度以上の炉アニールを数十分以上有なう必要
がある。この高温アニール中に不純物は深く拡散される
。ＭＯＳ）ランシスターのソース・ドレイン拡散層は、
抵抗値を低くするために、高濃度の不純物がイオン注入
される。その結果、高温アニール後の拡散層深さは、ホ
ウ素の様に拡散係数の大きな原子の場合には、０．４μ
ｍａ度になる。この値は、ゲート長１μｍのＰチャンネ
ルＭＯＳトランジスターを実現するためには、大き過ぎ
る値である。従って、ＰチャンネルＭＯＳトランジスタ
ーの短チャンネル化は、イオン注入と炉アニール法では
困難が伴う。
本発明は、イオン注入と炉アニール法で比較的深い拡散
層が形成されても、実効的なソース・ドレイン拡散層深
さが浅くなる様なＭＯＳ）ランシスターの構造および製
造方法に関するものである。
層が形成されても、実効的なソース・ドレイン拡散層深
さが浅くなる様なＭＯＳ）ランシスターの構造および製
造方法に関するものである。
本発明は、シリコン上だけに選択的に多結晶シリコン成
長おるいは単結晶シリコンエピタキシャル成長する技術
を用いる。すなわちソースドレイン領域上に多結晶シリ
コン又は単結晶シリコンを成長させ、ることにより、深
い拡散層が形成されても、チャンネル領域から見た実際
の接合深さは浅くガる様にすることが出来る。
長おるいは単結晶シリコンエピタキシャル成長する技術
を用いる。すなわちソースドレイン領域上に多結晶シリ
コン又は単結晶シリコンを成長させ、ることにより、深
い拡散層が形成されても、チャンネル領域から見た実際
の接合深さは浅くガる様にすることが出来る。
第１図は、従来の選択酸化法を用いた、シリコンゲート
ＭＯＳトランジスターのゲート電極形成工程が完了した
時点での素子断面図である。１は単結晶シリコン基板、
２はフィールド酸化膜、３はゲー［化膜そして４は多結
晶シリコンゲートである。
ＭＯＳトランジスターのゲート電極形成工程が完了した
時点での素子断面図である。１は単結晶シリコン基板、
２はフィールド酸化膜、３はゲー［化膜そして４は多結
晶シリコンゲートである。
第２図１（げ、第１図に示した断面構造の素子に、酸化
膜の側壁５をつけた素子構造の断面を示したものである
。側壁は、気相成長等によシ酸化膜を第１図に示した素
子の表面に成長した後、リアクティブイオンエッチ等の
異方性エツチングによって、前記酸化膜をエツチングす
ることによって形成される。
膜の側壁５をつけた素子構造の断面を示したものである
。側壁は、気相成長等によシ酸化膜を第１図に示した素
子の表面に成長した後、リアクティブイオンエッチ等の
異方性エツチングによって、前記酸化膜をエツチングす
ることによって形成される。
第３図は、本発明の実施例である。第２図の状態で、選
択エピタキシャル成長を行う。すると第３図に示される
様に、シリコンが絽出しているソースドレイン領域６上
と多結晶シリコン４上にのみシリコンが成長する。成長
温度が高い時は、単結晶７リコン上に成長した領域７は
単結晶になる。
択エピタキシャル成長を行う。すると第３図に示される
様に、シリコンが絽出しているソースドレイン領域６上
と多結晶シリコン４上にのみシリコンが成長する。成長
温度が高い時は、単結晶７リコン上に成長した領域７は
単結晶になる。
成長温度が低い時は多結晶になる。多結晶シリコン上の
領域８は、成長温度にかかわらず多結晶になる。ｐｎ接
合を基板ｌと領域７の界面の極く近傍に作らない限夛、
領域７は単結晶である必要はない。ｐｎ接合が基板内に
出来る場合は、領域７は多結晶で良い。多結晶成長は９
００℃以下の低温５− で行えるため、不純物の再分布が少なく都合が良い。
領域８は、成長温度にかかわらず多結晶になる。ｐｎ接
合を基板ｌと領域７の界面の極く近傍に作らない限夛、
領域７は単結晶である必要はない。ｐｎ接合が基板内に
出来る場合は、領域７は多結晶で良い。多結晶成長は９
００℃以下の低温５− で行えるため、不純物の再分布が少なく都合が良い。
第４図に、本発明の実施例を用いたＭＯＳトランジスタ
ーの製造方法を工程順に示す。第３図に示した素子構造
から出発する。まず、側壁５をエツチングする。次に、
イオン注入により極めて軽く不純物を導入して浅い拡散
層１０ｅ形成する。
ーの製造方法を工程順に示す。第３図に示した素子構造
から出発する。まず、側壁５をエツチングする。次に、
イオン注入により極めて軽く不純物を導入して浅い拡散
層１０ｅ形成する。
この拡散層１０は、トランジスターがオフセットゲート
構造になるのを防止する。従って、層抵抗は高くても良
いから、接合深さが浅くなる様にすることが重要である
。次に、酸化膜１１を厚く成長し、フィールド酸化膜と
領域７の間の谷や、領域７と領域８の間の谷が埋まる様
にする（ａ昆次に、酸化膜１１を丁度厚さの分だけエツ
チングすると、１２及び１３の部分が残されて、谷を埋
めることが出来る（ｂｏｏ次に、イオン注入により不純
物を領域７及び８へ導入する（’Ｃ１ｏ活性化のための
高温アニールを行うと、不純物は拡散して基板１内に接
合１４を形成する。アニール温度と時間をコントロール
することにより、０．１μｍ程度の浅い接合を６− 形成することも可能である。以祐、気相成長酸化膜１５
で被い、コンタクト窓を開孔し、アルミ配線を行えは、
ＭＯ８集積回路を実現できる。
構造になるのを防止する。従って、層抵抗は高くても良
いから、接合深さが浅くなる様にすることが重要である
。次に、酸化膜１１を厚く成長し、フィールド酸化膜と
領域７の間の谷や、領域７と領域８の間の谷が埋まる様
にする（ａ昆次に、酸化膜１１を丁度厚さの分だけエツ
チングすると、１２及び１３の部分が残されて、谷を埋
めることが出来る（ｂｏｏ次に、イオン注入により不純
物を領域７及び８へ導入する（’Ｃ１ｏ活性化のための
高温アニールを行うと、不純物は拡散して基板１内に接
合１４を形成する。アニール温度と時間をコントロール
することにより、０．１μｍ程度の浅い接合を６− 形成することも可能である。以祐、気相成長酸化膜１５
で被い、コンタクト窓を開孔し、アルミ配線を行えは、
ＭＯ８集積回路を実現できる。
本発明の％徴は、極めて浅い接合を低抵抗で実現できる
だけでなく、アルミと拡散層のコンタクトを取ることを
容易にする点にもある。領域７の厚みが数千Ａあれは、
浅い接合をアロイスパイクから守ることができる。
だけでなく、アルミと拡散層のコンタクトを取ることを
容易にする点にもある。領域７の厚みが数千Ａあれは、
浅い接合をアロイスパイクから守ることができる。
本発明の実施例第３図では、ゲート多結晶シリコン４の
上にも選択成長で多結晶シリコン８が成長する。このた
め、ゲート電極が厚くなってしまう。この欠点を取り除
くためには、ゲート電極４の表面をあらかじめ酸化膜等
で被っておけば良い。
上にも選択成長で多結晶シリコン８が成長する。このた
め、ゲート電極が厚くなってしまう。この欠点を取り除
くためには、ゲート電極４の表面をあらかじめ酸化膜等
で被っておけば良い。
そうすれば、領域６（第２図）上にのみシリコンが成長
し、ゲート電極上には成長しない。
し、ゲート電極上には成長しない。
選択シリコン成長は、シリコンエピタキシャルのガス内
にＨｃＬ等を混入することによって可能になる。ＨＣＬ
ガスはシリコンをエツチングする作用を持つ。シリコン
上と酸化膜上では、シリコンの成長速度が異なるため、
エツチング速度と成長速７一 度比を適度に選択すれば、シリコン上にのみシリコン成
長を行うことが可能である。
にＨｃＬ等を混入することによって可能になる。ＨＣＬ
ガスはシリコンをエツチングする作用を持つ。シリコン
上と酸化膜上では、シリコンの成長速度が異なるため、
エツチング速度と成長速７一 度比を適度に選択すれば、シリコン上にのみシリコン成
長を行うことが可能である。
以上に説明した様に、シリコン選択成長技術を利用した
、本発明の製造方法を用いることにより、０．１μｍ程
度のきわめて浅い接合を実現できる。その結果、チャン
ネル長が１μｍ以下のＭＯＳトランジスターを通常のイ
オン注入法と炉アニール法を用いて容易に実現できる。
、本発明の製造方法を用いることにより、０．１μｍ程
度のきわめて浅い接合を実現できる。その結果、チャン
ネル長が１μｍ以下のＭＯＳトランジスターを通常のイ
オン注入法と炉アニール法を用いて容易に実現できる。
第１図及び第２図は従来技術を説明するための素子断面
図、第３図及び第４図（□１９’ｌは、本発明の詳細な
説明するための素子断面図である。 尚、図において、ｌ・・・・・・シリコン基板、２・・
・・・・フィールド酸化膜、３・・・・・・ゲート酸化
膜、４・・・・・・ゲート電極、５・・・・・・側壁、
６・・・・・・ソースドレイン領域、７・・・・・・選
択成長したシリコン層、８・・・・・・選択成長したシ
リコン層、１０・・・・・・浅い拡散層、１１・・・・
・・酸化膜、１２．１３・・・・・・谷を埋めた酸化膜
、１４羊４ 図
図、第３図及び第４図（□１９’ｌは、本発明の詳細な
説明するための素子断面図である。 尚、図において、ｌ・・・・・・シリコン基板、２・・
・・・・フィールド酸化膜、３・・・・・・ゲート酸化
膜、４・・・・・・ゲート電極、５・・・・・・側壁、
６・・・・・・ソースドレイン領域、７・・・・・・選
択成長したシリコン層、８・・・・・・選択成長したシ
リコン層、１０・・・・・・浅い拡散層、１１・・・・
・・酸化膜、１２．１３・・・・・・谷を埋めた酸化膜
、１４羊４ 図
Claims (5)
- （１）少くとも１個のＭＯＳ）ランシスターが形成され
るシリコン単結晶基板の一生面上の、ソース・ドレイン
あるいは拡散層が形成されるべき領域上にのみ、シリコ
ン選択成長によって単結晶あるいは多結晶シリコン層が
、選択的に成長され、前記シリコン層を通して不純物が
拡散され、前記基板内部に拡散層の接合が形成されるこ
とを特徴とする半導体装置の製造方法。 - （２）特許請求範囲第（１）項において、前記シリコン
層とゲート電極の間の前記シリコン基板表面に、イオン
注入法によシ浅い拡散層が形成されていること全特徴と
する半導体装置の製造方法。 - （３）％許請求範囲第（１）項もしくは第（２）項にお
いて、前記シリコン層とフィールド領域の間及び、前記
シリコン層と前記ゲート電極の間に形成される谷あるい
は段部に、酸化物が埋め込まれていることを特徴とする
半導体装量の製造方法。 - （４）特許請求範囲第（１）項、第（２）項もしくは第
（３）項において、前記多結晶シリコン上にも選択酸化
によってシリコン層が成長されることを特徴とする半導
体装置の製造方法。 - （５）特許請求範囲第（１）項、第（２）項もしくは第
（３）項において、前記ゲート電極がシリサイドである
ことを特徴とする、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19320982A JPS5982768A (ja) | 1982-11-02 | 1982-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19320982A JPS5982768A (ja) | 1982-11-02 | 1982-11-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5982768A true JPS5982768A (ja) | 1984-05-12 |
Family
ID=16304110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19320982A Pending JPS5982768A (ja) | 1982-11-02 | 1982-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982768A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141373A (ja) * | 1986-11-18 | 1988-06-13 | シーメンス、アクチエンゲゼルシヤフト | Ｍｏｓ電界効果トランジスタ構造、集積回路とその製法 |
| JPH01293668A (ja) * | 1988-05-23 | 1989-11-27 | Seiko Instr Inc | 絶縁ゲート電界効果トランジスタの製造方法 |
| JPH08167718A (ja) * | 1994-10-12 | 1996-06-25 | Nec Corp | Ｍｉｓ型ｆｅｔおよびその製造方法 |
| US6472303B1 (en) | 2001-10-08 | 2002-10-29 | Hynix Semiconductor Inc. | Method of forming a contact plug for a semiconductor device |
| US6541355B2 (en) | 2001-09-05 | 2003-04-01 | Hynix Semiconductor Inc. | Method of selective epitaxial growth for semiconductor devices |
| US6818537B2 (en) | 2001-10-08 | 2004-11-16 | Hynix Semiconductor Inc. | Method of manufacturing a contact plug for a semiconductor device |
| US6933228B2 (en) | 2001-10-12 | 2005-08-23 | Hynix Semiconductor Inc. | Method of manufacturing of contact plug in a contact hole on a silicon substrate |
-
1982
- 1982-11-02 JP JP19320982A patent/JPS5982768A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141373A (ja) * | 1986-11-18 | 1988-06-13 | シーメンス、アクチエンゲゼルシヤフト | Ｍｏｓ電界効果トランジスタ構造、集積回路とその製法 |
| JPH01293668A (ja) * | 1988-05-23 | 1989-11-27 | Seiko Instr Inc | 絶縁ゲート電界効果トランジスタの製造方法 |
| JPH08167718A (ja) * | 1994-10-12 | 1996-06-25 | Nec Corp | Ｍｉｓ型ｆｅｔおよびその製造方法 |
| US6541355B2 (en) | 2001-09-05 | 2003-04-01 | Hynix Semiconductor Inc. | Method of selective epitaxial growth for semiconductor devices |
| US6472303B1 (en) | 2001-10-08 | 2002-10-29 | Hynix Semiconductor Inc. | Method of forming a contact plug for a semiconductor device |
| US6818537B2 (en) | 2001-10-08 | 2004-11-16 | Hynix Semiconductor Inc. | Method of manufacturing a contact plug for a semiconductor device |
| USRE45232E1 (en) | 2001-10-08 | 2014-11-04 | Conversant Ip N.B. 868 Inc. | Method of forming a contact plug for a semiconductor device |
| US6933228B2 (en) | 2001-10-12 | 2005-08-23 | Hynix Semiconductor Inc. | Method of manufacturing of contact plug in a contact hole on a silicon substrate |
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