JPH0245327B2 - - Google Patents
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- JPH0245327B2 JPH0245327B2 JP56111864A JP11186481A JPH0245327B2 JP H0245327 B2 JPH0245327 B2 JP H0245327B2 JP 56111864 A JP56111864 A JP 56111864A JP 11186481 A JP11186481 A JP 11186481A JP H0245327 B2 JPH0245327 B2 JP H0245327B2
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Description
【発明の詳細な説明】
本発明は半導体装置及びその製造方法に係り、
特に半導体基板に無結晶欠陥領域及び結晶欠陥析
出領域を含む半導体装置及びその製造方法に関す
る。
特に半導体基板に無結晶欠陥領域及び結晶欠陥析
出領域を含む半導体装置及びその製造方法に関す
る。
半導体単結晶は、その製造工程において単結晶
内に混入される酸素（O2）或るいは炭素（Ｃ）
等により結晶欠陥が形成されており、その欠陥密
度は引き上げ法を用いて製造した単結晶において
特に大きい。このような半導体基板例えばシリコ
ン（Si）基板内に半導体素子が形成された際に
は、そのＰ−Ｎ接合部に流れるリーク電流が大き
く、例えばダイナミツク・メモリ装置においては
記憶保持時間が短かくなつてリフレツシユ不良を
生じ、又バイポーラ型半導体集積回路装置におい
ては集積度の向上に伴つて素子分離が不完全にな
るという問題があつた。
内に混入される酸素（O2）或るいは炭素（Ｃ）
等により結晶欠陥が形成されており、その欠陥密
度は引き上げ法を用いて製造した単結晶において
特に大きい。このような半導体基板例えばシリコ
ン（Si）基板内に半導体素子が形成された際に
は、そのＰ−Ｎ接合部に流れるリーク電流が大き
く、例えばダイナミツク・メモリ装置においては
記憶保持時間が短かくなつてリフレツシユ不良を
生じ、又バイポーラ型半導体集積回路装置におい
ては集積度の向上に伴つて素子分離が不完全にな
るという問題があつた。
このため、半導体基板を例えば1000〔℃〕程の
温度により加熱処理してその表面部の酸素濃度を
低下させ、しかる後例えば650〔℃〕程の温度によ
り加熱処理して当該半導体基板の内部に酸素の核
を析出させ、更に例えば1050〔℃〕程の温度によ
り加熱処理して結晶欠陥を析出せしめ、前記酸素
濃度が低下された表面部を無結晶欠陥領域とし
て、当該無結晶欠陥領域に素子を形成する、いわ
ゆるイントリンシツクゲツタリング法が提案され
ている。
温度により加熱処理してその表面部の酸素濃度を
低下させ、しかる後例えば650〔℃〕程の温度によ
り加熱処理して当該半導体基板の内部に酸素の核
を析出させ、更に例えば1050〔℃〕程の温度によ
り加熱処理して結晶欠陥を析出せしめ、前記酸素
濃度が低下された表面部を無結晶欠陥領域とし
て、当該無結晶欠陥領域に素子を形成する、いわ
ゆるイントリンシツクゲツタリング法が提案され
ている。
しかしながら、かかる従来のイントリンシツク
ゲツタリング法にあつては、半導体基板の表面か
ら一様な深さに無結晶欠陥領域が形成されるた
め、例えば相補型MOS半導体装置あるいは前記
バイポーラ型半導体装置等、当該半導体基板に形
成される素子の深さが相異なる場合には、前記結
晶欠陥が析出された領域に対する距離が素子によ
つて異なる。
ゲツタリング法にあつては、半導体基板の表面か
ら一様な深さに無結晶欠陥領域が形成されるた
め、例えば相補型MOS半導体装置あるいは前記
バイポーラ型半導体装置等、当該半導体基板に形
成される素子の深さが相異なる場合には、前記結
晶欠陥が析出された領域に対する距離が素子によ
つて異なる。
このため、当該半導体基板の表面から浅く形成
された素子においてインパクトイオン化等により
発生した電子正孔対の正孔または電子が他の素子
に向つて拡散し、該素子部にリーク電流を生ず
る。例えば前記相補型MOS半導体装置にあつて
は、ｎ型半導体基板と該半導体基板に形成された
ｐ−ウエルとの間のpn接合にリーク電流を生じ、
当該相補型MOS半導体装置にいわゆるラツチア
ツプを生じてしまう。
された素子においてインパクトイオン化等により
発生した電子正孔対の正孔または電子が他の素子
に向つて拡散し、該素子部にリーク電流を生ず
る。例えば前記相補型MOS半導体装置にあつて
は、ｎ型半導体基板と該半導体基板に形成された
ｐ−ウエルとの間のpn接合にリーク電流を生じ、
当該相補型MOS半導体装置にいわゆるラツチア
ツプを生じてしまう。
また前記ダイナミツク・メモリ装置にあつて
は、記憶保持時間が短かくなつてリフレツシユ不
良を生じ易く、またバイポーラ型半導体集積回路
装置にあつては集積度の向上に伴つて素子間分離
が不完全となつてしまう。
は、記憶保持時間が短かくなつてリフレツシユ不
良を生じ易く、またバイポーラ型半導体集積回路
装置にあつては集積度の向上に伴つて素子間分離
が不完全となつてしまう。
本発明の目的は、深さが異なる２個以上の半導
体素子が形成された半導体装置において、結晶欠
陥析出領域の厚さが一定であるために従来生じて
いた問題、例えばリーク電流、ラツチアツプ、リ
フレツシユ不良、素子間分離不良等、を解消でき
る半導体装置の構造を提供することである。
体素子が形成された半導体装置において、結晶欠
陥析出領域の厚さが一定であるために従来生じて
いた問題、例えばリーク電流、ラツチアツプ、リ
フレツシユ不良、素子間分離不良等、を解消でき
る半導体装置の構造を提供することである。
このため、本発明によれば、表面からの深さが
異なる複数の半導体素子が形成された半導体基板
に、各半導体素子の深さに対応して深さの異なる
結晶欠陥析出領域が形成されてなることを特徴と
する半導体装置、並びに半導体基板内に深さの異
なる半導体素子を形成する工程を含む半導体装置
の製造方法において、前記半導体素子の下方に該
素子の深さに対応して結晶欠陥析出領域を形成す
るために、高酸素濃度領域を選択的に基板表面か
らの深さが異なるように形成する工程を含むこと
を特徴とする半導体装置の製造方法が提供され
る。
異なる複数の半導体素子が形成された半導体基板
に、各半導体素子の深さに対応して深さの異なる
結晶欠陥析出領域が形成されてなることを特徴と
する半導体装置、並びに半導体基板内に深さの異
なる半導体素子を形成する工程を含む半導体装置
の製造方法において、前記半導体素子の下方に該
素子の深さに対応して結晶欠陥析出領域を形成す
るために、高酸素濃度領域を選択的に基板表面か
らの深さが異なるように形成する工程を含むこと
を特徴とする半導体装置の製造方法が提供され
る。
ここで半導体素子は一般には半導体装置構成の
基礎要素であるpn接合を形成する異なる導電型
を有する二つの領域の一方である。通常の半導体
装置では上記領域が複数個機能的に組合わされた
能動又は受動素子を構成しているので、これらの
能動又は受動素子の深さに対応して深さの異なる
結晶欠陥析出領域を形成する。また、半導体装置
の動作に最も影響をもつものは、動作中に素子か
らキヤリアが流れる活性領域である。したがつ
て、上記能動又は受動素子のまわりに形成される
空乏層の深さに対応して深さの異なる結晶欠陥析
出領域を形成することが好ましい。特にバイポー
ラトランジスタでは各トランジスタ（能動素子）
はpn分離などの不活性分離領域により相互に分
離されている。この場合はトランジスタ及び分離
領域の深さに対応して結晶欠陥析出領域の深さを
変えることが好ましい。
基礎要素であるpn接合を形成する異なる導電型
を有する二つの領域の一方である。通常の半導体
装置では上記領域が複数個機能的に組合わされた
能動又は受動素子を構成しているので、これらの
能動又は受動素子の深さに対応して深さの異なる
結晶欠陥析出領域を形成する。また、半導体装置
の動作に最も影響をもつものは、動作中に素子か
らキヤリアが流れる活性領域である。したがつ
て、上記能動又は受動素子のまわりに形成される
空乏層の深さに対応して深さの異なる結晶欠陥析
出領域を形成することが好ましい。特にバイポー
ラトランジスタでは各トランジスタ（能動素子）
はpn分離などの不活性分離領域により相互に分
離されている。この場合はトランジスタ及び分離
領域の深さに対応して結晶欠陥析出領域の深さを
変えることが好ましい。
本発明による製造方法は、半導体基板内に深さ
の異なる半導体素子を形成する工程を含む半導体
装置の製造方法において、前記半導体素子の下方
に該半導体素子の深さに対応して結晶欠陥析出領
域を形成するために、好ましくは公知のイントリ
ンシツクゲツタリング、あるいはイオン注入およ
び拡散技術の一つにより高酸素濃度領域を選択的
に基板表面からの深さが異なるように形成する工
程を含むことを特徴とする。
の異なる半導体素子を形成する工程を含む半導体
装置の製造方法において、前記半導体素子の下方
に該半導体素子の深さに対応して結晶欠陥析出領
域を形成するために、好ましくは公知のイントリ
ンシツクゲツタリング、あるいはイオン注入およ
び拡散技術の一つにより高酸素濃度領域を選択的
に基板表面からの深さが異なるように形成する工
程を含むことを特徴とする。
イントリンシツクゲツタリング技術はCZウエ
ハーを含んでなる基板について、イオン注入及び
拡散技術は酸素濃度が低いフローテイングゾーン
法によるSi単結晶ウエハー（以下FZウエハーと
称する）を含んでなる基板について、高酸素濃度
領域を選択的に形成するために用いられる。
ハーを含んでなる基板について、イオン注入及び
拡散技術は酸素濃度が低いフローテイングゾーン
法によるSi単結晶ウエハー（以下FZウエハーと
称する）を含んでなる基板について、高酸素濃度
領域を選択的に形成するために用いられる。
以下、本発明を実施例をもつて詳細に説明す
る。
る。
第１図ａ乃至ｇは、本発明を相補型MOS半導
体装置に適用した例をその製造工程とともに示
す。
体装置に適用した例をその製造工程とともに示
す。
本発明により相補型MOS半導体装置を製造す
るに際しては、まず第１図ａに示すように引き上
げ法（CZ法）により製造した単結晶からなる例
えばN-型シリコン（Si）基板１上に、通常の熱
酸化法を用いて例えば500〜600〔Å〕程度の厚さ
の第１の二酸化シリコン（SiO2）膜２を形成す
る。
るに際しては、まず第１図ａに示すように引き上
げ法（CZ法）により製造した単結晶からなる例
えばN-型シリコン（Si）基板１上に、通常の熱
酸化法を用いて例えば500〜600〔Å〕程度の厚さ
の第１の二酸化シリコン（SiO2）膜２を形成す
る。
次いで該N-型Si基板１に、非酸化性雰囲気例
えば窒素（N2）中において1050〜1150〔℃〕で数
10〔分〕程度第１の高温処理を施し、該N-型Si基
板１表層部に含まれている酸素（O2）等の不純
物をアウト・デイフユージヨン（外方拡散）せし
めて前記第１のSiO2膜２下部のSi基板１に、そ
の表面から深さ例えば８〔μｍ〕程度の第１の無
結晶欠陥領域３を形成する。
えば窒素（N2）中において1050〜1150〔℃〕で数
10〔分〕程度第１の高温処理を施し、該N-型Si基
板１表層部に含まれている酸素（O2）等の不純
物をアウト・デイフユージヨン（外方拡散）せし
めて前記第１のSiO2膜２下部のSi基板１に、そ
の表面から深さ例えば８〔μｍ〕程度の第１の無
結晶欠陥領域３を形成する。
次いで該N-型Si基板１の前記第１のSiO2膜２
上に通常の化学気相成長（CVD）法により窒化
シリコン（Si3N4）膜を成長せしめ、通常のフオ
ト・エツチング手段によりパターンニングを行つ
て、第１図ｂに示すように第１のSiO2膜２上に
Ｐウエル形成領域を表出する窓４を有する厚さ
1000〜2000〔Å〕程度の耐酸化膜５を形成する。
上に通常の化学気相成長（CVD）法により窒化
シリコン（Si3N4）膜を成長せしめ、通常のフオ
ト・エツチング手段によりパターンニングを行つ
て、第１図ｂに示すように第１のSiO2膜２上に
Ｐウエル形成領域を表出する窓４を有する厚さ
1000〜2000〔Å〕程度の耐酸化膜５を形成する。
次いで該N-型Si基板１に、非酸化性雰囲気例
えば窒素（N2）雰囲気中で、1050〜1150〔℃〕数
時間程度の第２の高温処理を施して、前記Ｐウエ
ル形成領域表出窓４内の、前記第１の無結晶欠陥
領域３の下部のN-型Si基板１に含まれる不純物
をアウト・デイフユージヨンせしめて、該領域に
深さ例えば15〔μｍ〕程度の第２の無結晶欠陥領
域６を形成する。
えば窒素（N2）雰囲気中で、1050〜1150〔℃〕数
時間程度の第２の高温処理を施して、前記Ｐウエ
ル形成領域表出窓４内の、前記第１の無結晶欠陥
領域３の下部のN-型Si基板１に含まれる不純物
をアウト・デイフユージヨンせしめて、該領域に
深さ例えば15〔μｍ〕程度の第２の無結晶欠陥領
域６を形成する。
次いでN-型Si基板１に、N2雰囲気中において
前記第１及び第２の高温処理よりも低い温度、例
えば550〜900〔℃〕程度の第３の高温処理を所望
の時間施して、第１及び第２の無結晶欠陥領域３
及び６以外の領域に含まれている過剰のO2等を
集合析出せしめて、第１図ｃに示すように前記第
１及び第２の無結晶欠陥領域３及び６に接する結
晶欠陥析出領域７を形成する。
前記第１及び第２の高温処理よりも低い温度、例
えば550〜900〔℃〕程度の第３の高温処理を所望
の時間施して、第１及び第２の無結晶欠陥領域３
及び６以外の領域に含まれている過剰のO2等を
集合析出せしめて、第１図ｃに示すように前記第
１及び第２の無結晶欠陥領域３及び６に接する結
晶欠陥析出領域７を形成する。
次いで前記Si3N4膜５をエツチング除去した
後、前記第１、第２の高温処理よりも低い温度例
えば900〔℃〕程度の温度で熱酸化を行つて、第１
図ｄに示すように該Si基板１面に例えば5000〔Å〕
程度の第２のSiO2膜８を形成し、該第２のSiO2
膜８に通常のフオト・エツチング法により所望の
形状を有するＰウエル拡散窓９を形成する。
後、前記第１、第２の高温処理よりも低い温度例
えば900〔℃〕程度の温度で熱酸化を行つて、第１
図ｄに示すように該Si基板１面に例えば5000〔Å〕
程度の第２のSiO2膜８を形成し、該第２のSiO2
膜８に通常のフオト・エツチング法により所望の
形状を有するＰウエル拡散窓９を形成する。
次いで該Ｐウエル拡散窓９から通常のガス拡散
法等により所望の濃度のＰ型不純物を拡散せしめ
て、前記第２の無結晶欠陥領域６内に、その縁面
が前記第２の無結晶欠陥領域６と結晶欠陥析出領
域７との界面と例えば５〜６〔μｍ〕の距離d1で
近接するP-型ウエル１０を形成する。
法等により所望の濃度のＰ型不純物を拡散せしめ
て、前記第２の無結晶欠陥領域６内に、その縁面
が前記第２の無結晶欠陥領域６と結晶欠陥析出領
域７との界面と例えば５〜６〔μｍ〕の距離d1で
近接するP-型ウエル１０を形成する。
次いで該N-型Si基板１上の第２のSiO2膜８を
除去した後、通常の相補型MOS半導体装置（Ｃ
−MOS）の形成方法に従つて、第１図ｅに示す
ように該基板表面に、900〔℃〕以下の熱酸化で形
成した例えば5000〔Å〕程度の厚さの第３のSiO2
膜１１に、Ｎチヤネル・トランジスタ形成領域表
出窓１２及びＰチヤネル・トランジスタ形成領域
表出窓１３を形成する。
除去した後、通常の相補型MOS半導体装置（Ｃ
−MOS）の形成方法に従つて、第１図ｅに示す
ように該基板表面に、900〔℃〕以下の熱酸化で形
成した例えば5000〔Å〕程度の厚さの第３のSiO2
膜１１に、Ｎチヤネル・トランジスタ形成領域表
出窓１２及びＰチヤネル・トランジスタ形成領域
表出窓１３を形成する。
次いでこれらの窓１２及び１３内にそれぞれ表
出するP-ウエル１０及びN-型Si基板１上に熱酸
化により数100〔Å〕程度のゲート酸化膜１４及び
１４′を形成し、次いで通常のCVD法により該基
板面に例えば3000〜4000〔Å〕程度の厚さの多結
晶Si層を成長形成し、通常のフオト・エツチング
法によりパターニングを行つて前記ゲート酸化膜
１４及び１４′上に多結晶Siゲート電極１５及び
１５′を形成する。
出するP-ウエル１０及びN-型Si基板１上に熱酸
化により数100〔Å〕程度のゲート酸化膜１４及び
１４′を形成し、次いで通常のCVD法により該基
板面に例えば3000〜4000〔Å〕程度の厚さの多結
晶Si層を成長形成し、通常のフオト・エツチング
法によりパターニングを行つて前記ゲート酸化膜
１４及び１４′上に多結晶Siゲート電極１５及び
１５′を形成する。
次いでＰチヤネル・トランジスタ形成領域表出
窓１３上をフオト・レジスト膜で覆つた状態で、
多結晶Si電極１５をマスクとしてP-ウエル６に
選択的に例えば2000〜3000〔Å〕程度の深さにＮ
型不純物例えば砒素（As）イオンの注入を行う。
窓１３上をフオト・レジスト膜で覆つた状態で、
多結晶Si電極１５をマスクとしてP-ウエル６に
選択的に例えば2000〜3000〔Å〕程度の深さにＮ
型不純物例えば砒素（As）イオンの注入を行う。
次いでＮチヤネル・トランジスタ形成領域１２
上をフオト・レジスト膜で覆つた状態で多結晶Si
ゲート電極１５′をマスクとしてN-型Si基板１に
例えば2000〜3000〔Å〕程度の深さにＰ型不純物
例えば硼素(B)イオンを注入し、次いで950〔℃〕程
度の温度で活性化処理を行つて、第１図ｆに示す
ようにP-ウエル１０にＮ型ソース、ドレイン領
域１６ａ，１６ｂを、N-型Si基板１に該基板の
第１の無結晶欠陥領域３内に接合面を有するＰ型
ソース、ドレイン領域１７ａ，１７ｂをそれぞれ
形成する。
上をフオト・レジスト膜で覆つた状態で多結晶Si
ゲート電極１５′をマスクとしてN-型Si基板１に
例えば2000〜3000〔Å〕程度の深さにＰ型不純物
例えば硼素(B)イオンを注入し、次いで950〔℃〕程
度の温度で活性化処理を行つて、第１図ｆに示す
ようにP-ウエル１０にＮ型ソース、ドレイン領
域１６ａ，１６ｂを、N-型Si基板１に該基板の
第１の無結晶欠陥領域３内に接合面を有するＰ型
ソース、ドレイン領域１７ａ，１７ｂをそれぞれ
形成する。
そして通常の方法による絶縁膜の形成、電極窓
開き、配線形成がなされて第１図ｇに示すＣ−
MOS素子が提供される。
開き、配線形成がなされて第１図ｇに示すＣ−
MOS素子が提供される。
なお第１図ｇにおいて、１８はりん珪酸ガラス
（PSG）等からなる絶縁膜、１９はアルミニウム
（Al）等からなる電極配線を示す。
（PSG）等からなる絶縁膜、１９はアルミニウム
（Al）等からなる電極配線を示す。
また第２図ａ乃至ｆは、本発明をバイポーラ型
半導体集積回路装置に適用した例を、その製造工
程とともに示す。
半導体集積回路装置に適用した例を、その製造工
程とともに示す。
本発明にかかるバイポーラ型半導体集積回路装
置を形成するに際しては、先ず前記第１の実施例
と同様の方法により、すなわち、かかる第１の実
施例の前記第１図ａ乃至ｃに示される方法を適用
して、第２図ａに示すように例えばP-型Si基板
２１に３〜４〔μｍ〕程度の深さの第１の無結晶
欠陥領域３及び所望の横方向寸法を有する例えば
深さ10〔μｍ〕程度の第２の無結晶欠陥領域６を、
又基板内に前記第１、第２の無結晶欠陥領域３，
６に接する結晶欠陥析出領域７を形成する。
置を形成するに際しては、先ず前記第１の実施例
と同様の方法により、すなわち、かかる第１の実
施例の前記第１図ａ乃至ｃに示される方法を適用
して、第２図ａに示すように例えばP-型Si基板
２１に３〜４〔μｍ〕程度の深さの第１の無結晶
欠陥領域３及び所望の横方向寸法を有する例えば
深さ10〔μｍ〕程度の第２の無結晶欠陥領域６を、
又基板内に前記第１、第２の無結晶欠陥領域３，
６に接する結晶欠陥析出領域７を形成する。
そしてその後、通常のバイポーラ半導体装置の
製造方法に従つて工程が進められる。即ち先ず第
２図ｂに示すように、上記P-型Si基板２１の第
２の無結晶欠陥領域６に、砒素（As）或るいは
アンチモン（Sb）の選択拡散（又は選択イオン
注入）により所望形状のN+型領域２２′を形成す
る。
製造方法に従つて工程が進められる。即ち先ず第
２図ｂに示すように、上記P-型Si基板２１の第
２の無結晶欠陥領域６に、砒素（As）或るいは
アンチモン（Sb）の選択拡散（又は選択イオン
注入）により所望形状のN+型領域２２′を形成す
る。
次いで該基板上にN-型Siのエピタキシヤル成
長を行つて、第２図ｃに示すようにP-型Si基板
２１上にN+型埋込み領域２２を覆う例えば５〜
６〔μｍ〕程度の厚さのN-型Siエピタキシヤル層
２３を形成する。なお上記エピタキシヤル成長温
度は通常1100〜1150〔℃〕程度の高温であるから、
N+型埋込み領域２２は前記選択拡散（又は選択
イオン注入）時のN+型領域２２′より拡大して形
成される。
長を行つて、第２図ｃに示すようにP-型Si基板
２１上にN+型埋込み領域２２を覆う例えば５〜
６〔μｍ〕程度の厚さのN-型Siエピタキシヤル層
２３を形成する。なお上記エピタキシヤル成長温
度は通常1100〜1150〔℃〕程度の高温であるから、
N+型埋込み領域２２は前記選択拡散（又は選択
イオン注入）時のN+型領域２２′より拡大して形
成される。
ここで好ましくは、N+型埋込み領域２２とP-
型Si基板２１との接合面が前記第２の無結晶欠陥
領域６の縁面から５〜６〔μｍ〕程度の距離d2だ
け内側に形成されることが望ましく、従つて前記
選択拡散（選択イオン注入）時のN+領域２２′は
上記条件を満足できるような寸法に規定される。
型Si基板２１との接合面が前記第２の無結晶欠陥
領域６の縁面から５〜６〔μｍ〕程度の距離d2だ
け内側に形成されることが望ましく、従つて前記
選択拡散（選択イオン注入）時のN+領域２２′は
上記条件を満足できるような寸法に規定される。
次いで第２図ｄに示すように該被処理基板の
N-型Siエピタキシヤル層２３上に通常の方法に
より形成したSiO2膜２４の分離領域拡散窓２５
から、例えば通常のガス拡散法等により硼素(B)等
を高濃度に拡散させて、N-型Siエピタキシヤル
層２３を複数のN-型コレクタ領域２３′に分離す
るP+型分離領域２６を形成する。
N-型Siエピタキシヤル層２３上に通常の方法に
より形成したSiO2膜２４の分離領域拡散窓２５
から、例えば通常のガス拡散法等により硼素(B)等
を高濃度に拡散させて、N-型Siエピタキシヤル
層２３を複数のN-型コレクタ領域２３′に分離す
るP+型分離領域２６を形成する。
なおこの際P+型分離領域２６上にはSiO2膜２
４が形成される。
４が形成される。
次いで第２図ｅに示すように通常のフオト・エ
ツチング法等によりSiO2膜２４にベース拡散窓
２７を形成し、通常のガス拡散法等により硼素(B)
を拡散させてN-型コレクタ領域２３′内に所望の
不純物濃度を有する所望深さのＰ型ベース領域２
８を形成する。
ツチング法等によりSiO2膜２４にベース拡散窓
２７を形成し、通常のガス拡散法等により硼素(B)
を拡散させてN-型コレクタ領域２３′内に所望の
不純物濃度を有する所望深さのＰ型ベース領域２
８を形成する。
この際ベース領域２８上にはSiO2膜２４が形
成される。
成される。
次いで第２図ｆに示すように該基板上のSiO2
膜に通常のフオト・エツチング法等によりエミツ
タ拡散窓２９及びコレクタ・コンタクト拡散窓３
０を形成し、リン（Ｐ）或るいは砒素（As）の
ガス拡散又はイオン注入活性化処理により、Ｐ型
ベース領域２８内にN+型エミツタ領域３１を、
N-型コレクタ領域２３′内にN+型コレクタ・コ
ンタクト領域３２を形成する。
膜に通常のフオト・エツチング法等によりエミツ
タ拡散窓２９及びコレクタ・コンタクト拡散窓３
０を形成し、リン（Ｐ）或るいは砒素（As）の
ガス拡散又はイオン注入活性化処理により、Ｐ型
ベース領域２８内にN+型エミツタ領域３１を、
N-型コレクタ領域２３′内にN+型コレクタ・コ
ンタクト領域３２を形成する。
なおこの際N+型エミツタ領域３１及びN+型コ
レクタ・コンタクト領域３２の上面にはSiO2膜
２４が形成される。
レクタ・コンタクト領域３２の上面にはSiO2膜
２４が形成される。
そして次いで通常の方法により第２図ｇに示す
ように、該基板上にりん珪酸ガラス（PSG）等
のパツシベーシヨン膜３３の形成がなされ、次い
で該パツシベーシヨン膜３３へのコレクタ電極
窓、ベース電極窓、エミツタ電極窓の形成がなさ
れ、次いでこれら電極窓上にアルミニウム等から
なるコレクタ電極配線３４、ベース電極配線３
５、エミツタ電極配線３６がそれぞれ形成され
て、NPN型バイポーラ半導体装置が提供される。
ように、該基板上にりん珪酸ガラス（PSG）等
のパツシベーシヨン膜３３の形成がなされ、次い
で該パツシベーシヨン膜３３へのコレクタ電極
窓、ベース電極窓、エミツタ電極窓の形成がなさ
れ、次いでこれら電極窓上にアルミニウム等から
なるコレクタ電極配線３４、ベース電極配線３
５、エミツタ電極配線３６がそれぞれ形成され
て、NPN型バイポーラ半導体装置が提供される。
以上説明したように本発明によれば基板との間
に形成される接合部、例えば相補型MOS半導体
装置において、N-型Si基板との間に形成される
P-ウエル及びＰ型ソース、ドレイン領域の接合
部、或るいはバイポーラ半導体装置における埋込
み領域及びSiエピタキシヤル層とSi基板との接合
部が無結晶欠陥領域内に形成されており、更に接
合部の近傍に結晶欠陥析出領域が形成されてい
て、プロセス工程において導入されがちなナトリ
ウム（Na）、鉄（Fe）等の有害不純物が該結晶
欠陥析出領域内に吸引捕促されて（イントリンシ
ツクゲツタリング作用）接合面から除去されるの
で、接合部に生ずるリーク電流は大幅に減少す
る。
に形成される接合部、例えば相補型MOS半導体
装置において、N-型Si基板との間に形成される
P-ウエル及びＰ型ソース、ドレイン領域の接合
部、或るいはバイポーラ半導体装置における埋込
み領域及びSiエピタキシヤル層とSi基板との接合
部が無結晶欠陥領域内に形成されており、更に接
合部の近傍に結晶欠陥析出領域が形成されてい
て、プロセス工程において導入されがちなナトリ
ウム（Na）、鉄（Fe）等の有害不純物が該結晶
欠陥析出領域内に吸引捕促されて（イントリンシ
ツクゲツタリング作用）接合面から除去されるの
で、接合部に生ずるリーク電流は大幅に減少す
る。
従つて本発明によれば、相補型MOS半導体装
置のラツチアツプの防止、ダイナミツク・メモリ
素子のリフレツシユ不良の防止、バイポーラ半導
体集積回路の分離不完全の防止等がなされ、半導
体装置の信頼性向上に有効である。
置のラツチアツプの防止、ダイナミツク・メモリ
素子のリフレツシユ不良の防止、バイポーラ半導
体集積回路の分離不完全の防止等がなされ、半導
体装置の信頼性向上に有効である。
なお前記実施例にあつては、素子の深さに対応
して深さが異ならしめられた結晶欠陥析出領域を
イントリンシツクゲツタリング法を適用して形成
したが、本発明はこれに限られるものではない。
して深さが異ならしめられた結晶欠陥析出領域を
イントリンシツクゲツタリング法を適用して形成
したが、本発明はこれに限られるものではない。
例えば半導体基板表面全面にイオン注入又は拡
散によつて、例えば厚さ５〜10〔μｍ〕の高酸素
濃度半導体層を形成し、次いで該高酸素濃度半導
体層上に第１の半導体層を厚さ７〜８〔μｍ〕エ
ピタキシヤル成長せしめ、次いでイオン注入法、
選択拡散法等により該第１の半導体層の選択され
た領域に酸素を高濃度に導入し、次いで550〜900
〔℃〕程の温度に加熱し、前記酸素導入層又は領
域を結晶欠陥析出領域に変換し、しかる後前記第
１の半導体層上に第２の半導体層を形成すること
によつても、深さの異なる無結晶欠陥領域及びこ
れに対応する結晶欠陥領域が形成される。
散によつて、例えば厚さ５〜10〔μｍ〕の高酸素
濃度半導体層を形成し、次いで該高酸素濃度半導
体層上に第１の半導体層を厚さ７〜８〔μｍ〕エ
ピタキシヤル成長せしめ、次いでイオン注入法、
選択拡散法等により該第１の半導体層の選択され
た領域に酸素を高濃度に導入し、次いで550〜900
〔℃〕程の温度に加熱し、前記酸素導入層又は領
域を結晶欠陥析出領域に変換し、しかる後前記第
１の半導体層上に第２の半導体層を形成すること
によつても、深さの異なる無結晶欠陥領域及びこ
れに対応する結晶欠陥領域が形成される。
また半導体基板の表面の選択された領域に酸素
の外方拡散（アウトデイフユージヨン）により無
結晶欠陥領域を形成し、次いで該半導体基板の表
面に厚さ７〜８〔μｍ〕のエピタキシヤル層を形
成し、しかる後550〜900〔℃〕程に加熱して前記
半導体基板内に結晶欠陥析出領域を形成すること
によつても、深さの異なる無結晶欠陥領域及びこ
れに対応する結晶欠陥析出領域が形成される。
の外方拡散（アウトデイフユージヨン）により無
結晶欠陥領域を形成し、次いで該半導体基板の表
面に厚さ７〜８〔μｍ〕のエピタキシヤル層を形
成し、しかる後550〜900〔℃〕程に加熱して前記
半導体基板内に結晶欠陥析出領域を形成すること
によつても、深さの異なる無結晶欠陥領域及びこ
れに対応する結晶欠陥析出領域が形成される。
第１図ａ乃至ｇは本発明の第１の実施例におけ
る工程断面図で、第２図ａ乃至ｇは本発明の第２
の実施例における工程断面図である。 図において、１はN-型シリコン基板、２は第
１の二酸化シリコン膜、３は第１の無結晶欠陥領
域、４はＰウエル形成領域表出窓、５は窒化シリ
コン膜、６は第２の無結晶欠陥領域、７は結晶欠
陥析出領域、１０はP-ウエル、１６ａ，１６ｂ
はＰ型ソース・ドレイン領域、２１はＰ型シリコ
ン基板、２２はN+型埋込み領域、d1，d2は無結
晶欠陥領域の縁面からＰ−Ｎ接合面までの距離を
示す。
る工程断面図で、第２図ａ乃至ｇは本発明の第２
の実施例における工程断面図である。 図において、１はN-型シリコン基板、２は第
１の二酸化シリコン膜、３は第１の無結晶欠陥領
域、４はＰウエル形成領域表出窓、５は窒化シリ
コン膜、６は第２の無結晶欠陥領域、７は結晶欠
陥析出領域、１０はP-ウエル、１６ａ，１６ｂ
はＰ型ソース・ドレイン領域、２１はＰ型シリコ
ン基板、２２はN+型埋込み領域、d1，d2は無結
晶欠陥領域の縁面からＰ−Ｎ接合面までの距離を
示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面部に表面からの深さが異な
る複数の半導体素子が形成され、該複数の半導体
素子の底面に沿つて且つ各半導体素子の深さに対
応して該半導体基板表面からの深さの異なる連続
した無結晶欠陥領域が形成され、且つ該無結晶欠
陥領域の下部に該無結晶欠陥領域に直に接する結
晶欠陥析出領域が形成されてなることを特徴とす
る半導体装置。 ２ 半導体基板内に深さの異なる半導体素子を形
成する工程を含む半導体装置の製造方法におい
て、該半導体基板に一様の深さを有する第１の無
結晶欠陥領域を形成する工程と、該第１の無結晶
欠陥領域と連続し、且つ該半導体素子の深さに対
応した深さを有する第２の無結晶欠陥領域を選択
的に形成する工程とを含むことを特徴とする半導
体装置の製造方法。 ３ 第１の導電型を有する半導体基板に第１の加
熱処理を施して該半導体基板の表面部全域に前記
第１の無結晶欠陥領域を形成する工程と、前記半
導体基板の所望の領域上に耐酸化膜を形成して第
２の加熱処理を行い、前記半導体基板に前記第１
の無結晶欠陥領域とは異なる深さを有する前記第
２の無結晶欠陥領域を形成する工程と、前記半導
体基板に第３の加熱処理を施して前記半導体基板
内に結晶欠陥を集合析出せしめる工程と、前記無
結晶欠陥領域内に該無結晶欠陥領域の深さに対応
した異なる深さの半導体素子を形成する工程を有
することを特徴とする特許請求の範囲第２項記載
の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111864A JPS5814538A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
| DE8282303755T DE3279673D1 (en) | 1981-07-17 | 1982-07-16 | A semiconductor device comprising a bulk-defect region and a process for producing such a semiconductor device |
| EP82303755A EP0070713B1 (en) | 1981-07-17 | 1982-07-16 | A semiconductor device comprising a bulk-defect region and a process for producing such a semiconductor device |
| US07/373,591 US4970568A (en) | 1981-07-17 | 1989-06-30 | Semiconductor device and a process for producing a semiconductor device |
| US07/577,511 US5094963A (en) | 1981-07-17 | 1990-09-05 | Process for producing a semiconductor device with a bulk-defect region having a nonuniform depth |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111864A JPS5814538A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814538A JPS5814538A (ja) | 1983-01-27 |
| JPH0245327B2 true JPH0245327B2 (ja) | 1990-10-09 |
Family
ID=14572074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111864A Granted JPS5814538A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4970568A (ja) |
| EP (1) | EP0070713B1 (ja) |
| JP (1) | JPS5814538A (ja) |
| DE (1) | DE3279673D1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031232A (ja) * | 1983-07-29 | 1985-02-18 | Toshiba Corp | 半導体基体の製造方法 |
| US4727044A (en) * | 1984-05-18 | 1988-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a thin film transistor with laser recrystallized source and drain |
| JPS62500340A (ja) * | 1984-09-28 | 1987-02-05 | モトロ−ラ・インコ−ポレ−テツド | 電荷蓄積空乏領域放電保護装置及び方法 |
| JPS63198334A (ja) * | 1987-02-13 | 1988-08-17 | Komatsu Denshi Kinzoku Kk | 半導体シリコンウエ−ハの製造方法 |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| EP0336977B1 (en) * | 1987-10-08 | 1998-03-18 | Matsushita Electric Industrial Co., Ltd. | Semiconducteur device and method of producing the same |
| JPH01194426A (ja) * | 1988-01-29 | 1989-08-04 | Sharp Corp | 半導体装置 |
| US5250445A (en) * | 1988-12-20 | 1993-10-05 | Texas Instruments Incorporated | Discretionary gettering of semiconductor circuits |
| US5217912A (en) * | 1990-07-03 | 1993-06-08 | Sharp Kabushiki Kaisha | Method for manufacturing a semiconductor device |
| JP2735407B2 (ja) * | 1990-08-30 | 1998-04-02 | 株式会社東芝 | 半導体装置およびその製造方法 |
| CA2064486C (en) * | 1992-03-31 | 2001-08-21 | Alain Comeau | Method of preparing semiconductor wafer with good intrinsic gettering |
| DE4223914C2 (de) * | 1992-06-30 | 1996-01-25 | Fraunhofer Ges Forschung | Verfahren zum Herstellen eines vertikalen Leistungsbauelementes mit reduzierter Minoritätsträgerlebensdauer in dessen Driftstrecke |
| JPH0684925A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体基板およびその処理方法 |
| US5364800A (en) * | 1993-06-24 | 1994-11-15 | Texas Instruments Incorporated | Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate |
| US5478762A (en) * | 1995-03-16 | 1995-12-26 | Taiwan Semiconductor Manufacturing Company | Method for producing patterning alignment marks in oxide |
| US6004868A (en) | 1996-01-17 | 1999-12-21 | Micron Technology, Inc. | Method for CMOS well drive in a non-inert ambient |
| JPH11145147A (ja) | 1997-11-11 | 1999-05-28 | Nec Corp | 半導体装置および半導体装置の製造方法 |
| JPH11224935A (ja) * | 1997-12-02 | 1999-08-17 | Mitsubishi Electric Corp | 半導体集積回路の基板及び半導体集積回路の製造方法 |
| JP2000091443A (ja) * | 1998-09-14 | 2000-03-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6069048A (en) * | 1998-09-30 | 2000-05-30 | Lsi Logic Corporation | Reduction of silicon defect induced failures as a result of implants in CMOS and other integrated circuits |
| JP2000164830A (ja) * | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
| US7160385B2 (en) * | 2003-02-20 | 2007-01-09 | Sumitomo Mitsubishi Silicon Corporation | Silicon wafer and method for manufacturing the same |
| US20040259321A1 (en) * | 2003-06-19 | 2004-12-23 | Mehran Aminzadeh | Reducing processing induced stress |
| JP4201784B2 (ja) | 2005-08-05 | 2008-12-24 | 株式会社椿本チエイン | 直噴型エンジン用サイレントチェーン |
| US9214457B2 (en) | 2011-09-20 | 2015-12-15 | Alpha & Omega Semiconductor Incorporated | Method of integrating high voltage devices |
| CN106960782A (zh) * | 2017-03-31 | 2017-07-18 | 上海先进半导体制造股份有限公司 | 半导体衬底的防漏电方法 |
| RU2680607C1 (ru) * | 2018-01-23 | 2019-02-25 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления полупроводникового прибора |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3899793A (en) * | 1968-08-24 | 1975-08-12 | Sony Corp | Integrated circuit with carrier killer selectively diffused therein and method of making same |
| US3946425A (en) * | 1969-03-12 | 1976-03-23 | Hitachi, Ltd. | Multi-emitter transistor having heavily doped N+ regions surrounding base region of transistors |
| US3895965A (en) * | 1971-05-24 | 1975-07-22 | Bell Telephone Labor Inc | Method of forming buried layers by ion implantation |
| US3838440A (en) * | 1972-10-06 | 1974-09-24 | Fairchild Camera Instr Co | A monolithic mos/bipolar integrated circuit structure |
| US3929529A (en) * | 1974-12-09 | 1975-12-30 | Ibm | Method for gettering contaminants in monocrystalline silicon |
| US4053925A (en) * | 1975-08-07 | 1977-10-11 | Ibm Corporation | Method and structure for controllng carrier lifetime in semiconductor devices |
| JPS5297666A (en) * | 1976-02-12 | 1977-08-16 | Hitachi Ltd | Production of semiconductor device containing pn junctions |
| FR2435818A1 (fr) * | 1978-09-08 | 1980-04-04 | Ibm France | Procede pour accroitre l'effet de piegeage interne des corps semi-conducteurs |
| FR2460479A1 (fr) * | 1979-06-29 | 1981-01-23 | Ibm France | Procede de caracterisation de la teneur en oxygene des barreaux de silicium tires selon la methode czochralski |
| EP0023656B1 (en) * | 1979-07-23 | 1984-05-09 | Kabushiki Kaisha Toshiba | Charge storage type semiconductor device |
| JPS5680139A (en) * | 1979-12-05 | 1981-07-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| DE3069547D1 (en) * | 1980-06-26 | 1984-12-06 | Ibm | Process for controlling the oxygen content of silicon ingots pulled by the czochralski method |
| US4424526A (en) * | 1981-05-29 | 1984-01-03 | International Business Machines Corporation | Structure for collection of ionization-induced excess minority carriers in a semiconductor substrate and method for the fabrication thereof |
-
1981
- 1981-07-17 JP JP56111864A patent/JPS5814538A/ja active Granted
-
1982
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-
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