JPH1079393A - エピタキシャル成長層を持つシリコンウエハ及びその製造方法ならびにそのウエハを用いた半導体装置 - Google Patents
エピタキシャル成長層を持つシリコンウエハ及びその製造方法ならびにそのウエハを用いた半導体装置Info
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- JPH1079393A JPH1079393A JP18625697A JP18625697A JPH1079393A JP H1079393 A JPH1079393 A JP H1079393A JP 18625697 A JP18625697 A JP 18625697A JP 18625697 A JP18625697 A JP 18625697A JP H1079393 A JPH1079393 A JP H1079393A
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Abstract
(57)【要約】
【課題】 エピタキシャル成長直前の水素アニールによ
り析出核が溶解し、酸素析出が抑制され、ゲッタリング
効果が低下することを防ぐ。 【解決手段】 エピタキシャル成長工程前にあらかじめ
析出核ないし析出物を形成する。
り析出核が溶解し、酸素析出が抑制され、ゲッタリング
効果が低下することを防ぐ。 【解決手段】 エピタキシャル成長工程前にあらかじめ
析出核ないし析出物を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はエピタキシャル成長
層をもつ半導体基板の製造方法、及びその基板を用いた
半導体装置の製造方法に関する。
層をもつ半導体基板の製造方法、及びその基板を用いた
半導体装置の製造方法に関する。
【０００２】
【従来の技術】チョクラルスキ−(CZ)法で育成された半
導体用シリコンウェハにおいてはデバイス形成領域（シ
リコンウエハ一主表面）には結晶欠陥は存在せず内部に
は不純物をゲッタするため欠陥、例えば酸素析出物が存
在することが望ましい。
導体用シリコンウェハにおいてはデバイス形成領域（シ
リコンウエハ一主表面）には結晶欠陥は存在せず内部に
は不純物をゲッタするため欠陥、例えば酸素析出物が存
在することが望ましい。
【０００３】この目的を達成するための一手法は、例え
ば特開平7-247197号公報に開示されている。かかる公報
によれば、シリコン基板中の格子間酸素の量を高くする
か、またはシリコン基板中の不均一核密度を高くし、そ
の状態で水素アニールを行うことによって、シリコン基
板表面に近い領域における格子間酸素を低減し、不可避
的に浸入した汚染物質をシリコン基板内部の析出核にゲ
ッタすることによって、半導体素子を形成するシリコン
基板の表面に格子間酸素や汚染物質が少ない層を形成す
る半導体装置の製造方法が開示されている。
ば特開平7-247197号公報に開示されている。かかる公報
によれば、シリコン基板中の格子間酸素の量を高くする
か、またはシリコン基板中の不均一核密度を高くし、そ
の状態で水素アニールを行うことによって、シリコン基
板表面に近い領域における格子間酸素を低減し、不可避
的に浸入した汚染物質をシリコン基板内部の析出核にゲ
ッタすることによって、半導体素子を形成するシリコン
基板の表面に格子間酸素や汚染物質が少ない層を形成す
る半導体装置の製造方法が開示されている。
【０００４】また、エピタキシャル成長層を持つウェハ
にゲッタリング能力を付加させる方法としては例えば特
開平8-17841号公報に開示されている。かかる公報によ
れば、エピタキシャル成長前にシリコン基板表面に不純
物元素をイオン注入して不純物濃度の高い高濃度層を形
成した後、核生成熱処理（６００℃〜８００℃,１〜３
時間）を行ない、前記高密度層を高密度に析出核を含む
高密度層にする。そしてその後、エピタキシャル層を成
長させる方法が開示されている。
にゲッタリング能力を付加させる方法としては例えば特
開平8-17841号公報に開示されている。かかる公報によ
れば、エピタキシャル成長前にシリコン基板表面に不純
物元素をイオン注入して不純物濃度の高い高濃度層を形
成した後、核生成熱処理（６００℃〜８００℃,１〜３
時間）を行ない、前記高密度層を高密度に析出核を含む
高密度層にする。そしてその後、エピタキシャル層を成
長させる方法が開示されている。
【０００５】
【発明が解決しようとする課題】表面近傍の欠陥を低減
するには基板表面にエピタキシャル成長を行なったエピ
タキシャルウエハの適用が望ましいが、その際、基板表
面の自然酸化膜を除去するためにエピタキシャル成長炉
中で950℃から1100℃程度の温度で数分から数十分、水
素アニールをする必要がある。この熱処理工程において
基板中の析出核は収縮し、後の熱処理工程においても酸
素析出が抑制される。この結果、水素アニールによって
ゲッタリングが抑制され、ゲート絶縁膜の信頼性の低
下、及び接合リーク電流の増大、という問題を引き起こ
すことが明らかとなった。
するには基板表面にエピタキシャル成長を行なったエピ
タキシャルウエハの適用が望ましいが、その際、基板表
面の自然酸化膜を除去するためにエピタキシャル成長炉
中で950℃から1100℃程度の温度で数分から数十分、水
素アニールをする必要がある。この熱処理工程において
基板中の析出核は収縮し、後の熱処理工程においても酸
素析出が抑制される。この結果、水素アニールによって
ゲッタリングが抑制され、ゲート絶縁膜の信頼性の低
下、及び接合リーク電流の増大、という問題を引き起こ
すことが明らかとなった。
【０００６】また、上記特開平8-17841号公報において
は、ゲッタリング能力付加のためにイオン注入を必要と
するが、工数削減のためにはイオン注入工程を削除した
方が望ましい。
は、ゲッタリング能力付加のためにイオン注入を必要と
するが、工数削減のためにはイオン注入工程を削除した
方が望ましい。
【０００７】本発明の目的は、エピタキシャル成長層を
持ち、かつ十分なゲッタリングサイトを持つ安価なシリ
コンウェハ及びその製造方法ならびにそのシリコンウェ
ハを用いた半導体装置を提供することにある。
持ち、かつ十分なゲッタリングサイトを持つ安価なシリ
コンウェハ及びその製造方法ならびにそのシリコンウェ
ハを用いた半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】（１）本発明のシリコンウエハは、酸素ド
ナー消去の熱処理がされたシリコン基板の酸素析出量が
１ｍ3あたり１×１０23以上４×１０23以下であり、そ
の基板表面にエピタキシャル成長層を持つものである。
ナー消去の熱処理がされたシリコン基板の酸素析出量が
１ｍ3あたり１×１０23以上４×１０23以下であり、そ
の基板表面にエピタキシャル成長層を持つものである。
【００１０】（２）本発明のシリコンウエハは、初期酸
素濃度が１ｍ3あたり７×１０23以上の基板にエピタキ
シャル成長層を持つシリコン基板であって、窒素雰囲気
中で８００℃、４時間の熱処理を行い、次いで窒素雰囲
気中で１０００℃、１６時間の熱処理を施した場合、基
板の酸素析出量が１ｍ3あたり１×１０23以上４×１０
23以下である。
素濃度が１ｍ3あたり７×１０23以上の基板にエピタキ
シャル成長層を持つシリコン基板であって、窒素雰囲気
中で８００℃、４時間の熱処理を行い、次いで窒素雰囲
気中で１０００℃、１６時間の熱処理を施した場合、基
板の酸素析出量が１ｍ3あたり１×１０23以上４×１０
23以下である。
【００１１】（３）本発明のシリコンウエハの製造方法
は、窒素雰囲気中で７５０℃以上８５０℃以下の温度で
３時間３０分以上４時間３０分以下の時間の熱処理を行
ない、次いで窒素雰囲気中で９５０℃以上１０５０℃以
下の温度で１５時間以上１７時間以下の熱処理を施し、
基板の酸素析出量がJEIDA換算で１立方メートルあたり
１×１０23個以上４×１０23個以下であって、その基板
表面に基板とほぼ同等の不純物濃度を有するエピタキシ
ャル成長層を形成する。
は、窒素雰囲気中で７５０℃以上８５０℃以下の温度で
３時間３０分以上４時間３０分以下の時間の熱処理を行
ない、次いで窒素雰囲気中で９５０℃以上１０５０℃以
下の温度で１５時間以上１７時間以下の熱処理を施し、
基板の酸素析出量がJEIDA換算で１立方メートルあたり
１×１０23個以上４×１０23個以下であって、その基板
表面に基板とほぼ同等の不純物濃度を有するエピタキシ
ャル成長層を形成する。
【００１２】（４）本発明のシリコンウエハの製造方法
は、シリコン基板の酸素析出量がJEIDA換算で１立方メ
ートルあたり１×１０23個以上４×１０23個以下であっ
て、その基板表面に基板とほぼ同等の不純物濃度を有す
るエピタキシャル成長層を有するエピタキシャルウエハ
を準備する工程と、エピタキシャル成長層表面に基板に
到達するウエル領域を形成する工程と、ウエル領域表面
にゲート酸化膜を形成する工程を含む。
は、シリコン基板の酸素析出量がJEIDA換算で１立方メ
ートルあたり１×１０23個以上４×１０23個以下であっ
て、その基板表面に基板とほぼ同等の不純物濃度を有す
るエピタキシャル成長層を有するエピタキシャルウエハ
を準備する工程と、エピタキシャル成長層表面に基板に
到達するウエル領域を形成する工程と、ウエル領域表面
にゲート酸化膜を形成する工程を含む。
【００１３】本発明のシリコンウエハによれば、シリコ
ン基板中の析出核が次の水素アニール工程においても収
縮せず、その後の素子形成プロセス中に析出物として成
長し、ゲッタリングサイトとして機能する。
ン基板中の析出核が次の水素アニール工程においても収
縮せず、その後の素子形成プロセス中に析出物として成
長し、ゲッタリングサイトとして機能する。
【００１４】図１にエピタキシャルウェハに窒素雰囲気
中で800℃4時間の熱処理を行ない、次いで窒素雰囲気中
で1000℃16時間の熱処理を施した場合の素子形成後の酸
素析出量の酸素ドナー消去時間依存性を示す。ここで基
板の初期酸素濃度は１立方メートル（１ｍ3）あたり8.8
〜9.2×10の23乗個である。比較のためエピタキシャル
基板と同一の酸素濃度を持つCZウェハを用いた場合の酸
素析出量も示してある。酸素ドナー消去熱処理時間が30
分の場合はエピタキシャルウェハには酸素析出がほとん
ど生じないが、熱処理時間が２時間になるとCZウェハ程
度の酸素析出量を示すようになる。さらに熱処理時間が
４時間以上になると酸素析出量は増加しなくなる。この
ことよりエピタキシャルウェハにCZウェハ程度、あるい
はそれ以上の酸素析出量を生じさせるためには酸素ドナ
ー消去熱処理を１時間以上４時間未満行なえば十分であ
ることがわかる。
中で800℃4時間の熱処理を行ない、次いで窒素雰囲気中
で1000℃16時間の熱処理を施した場合の素子形成後の酸
素析出量の酸素ドナー消去時間依存性を示す。ここで基
板の初期酸素濃度は１立方メートル（１ｍ3）あたり8.8
〜9.2×10の23乗個である。比較のためエピタキシャル
基板と同一の酸素濃度を持つCZウェハを用いた場合の酸
素析出量も示してある。酸素ドナー消去熱処理時間が30
分の場合はエピタキシャルウェハには酸素析出がほとん
ど生じないが、熱処理時間が２時間になるとCZウェハ程
度の酸素析出量を示すようになる。さらに熱処理時間が
４時間以上になると酸素析出量は増加しなくなる。この
ことよりエピタキシャルウェハにCZウェハ程度、あるい
はそれ以上の酸素析出量を生じさせるためには酸素ドナ
ー消去熱処理を１時間以上４時間未満行なえば十分であ
ることがわかる。
【００１５】図１では基板の初期酸素濃度が１立方メー
トルあたり8.8〜9.2×10の23乗個（JEIDA換算）である
が、本方法では基板の初期酸素濃度が１立方メートルあ
たり7×10の23乗個以上あることが必要であることを以
下に示す。基板中の初期酸素濃度が１立方メートルあた
り7×10の23乗個以下では酸素析出がほとんど生じない
ことは例えば「ブイエルエスアイ サイエンス アンド
テクノロジ」（エレクトロン・ケミカル・ソサイエテ
ィ社（１９９５））４２９頁から４３５頁に詳しい。し
たがって酸素析出によるゲッタリング効果を得るために
は、初期酸素濃度が１立方メートルあたり7×10の23乗
個以上であることが必要である。
トルあたり8.8〜9.2×10の23乗個（JEIDA換算）である
が、本方法では基板の初期酸素濃度が１立方メートルあ
たり7×10の23乗個以上あることが必要であることを以
下に示す。基板中の初期酸素濃度が１立方メートルあた
り7×10の23乗個以下では酸素析出がほとんど生じない
ことは例えば「ブイエルエスアイ サイエンス アンド
テクノロジ」（エレクトロン・ケミカル・ソサイエテ
ィ社（１９９５））４２９頁から４３５頁に詳しい。し
たがって酸素析出によるゲッタリング効果を得るために
は、初期酸素濃度が１立方メートルあたり7×10の23乗
個以上であることが必要である。
【００１６】最後に、基板の酸素析出量が１立方メート
ルあたり1×10の23乗個以上4×10の23乗個以下であるこ
とが必要な理由を説明する。窒素雰囲気中で800℃4時間
の熱処理を行ない、次いで窒素雰囲気中で1000℃16時間
の熱処理を行なった場合に、酸素析出量が１立方メート
ルあたり4×10の23乗個以上になるウェハでは実際のデ
バイス製造時にウェハが反りやすいという欠点がある。
一方、基板の酸素析出量が１立方メートルあたり1×10
の23乗個未満のウェハではゲッタリングの効果が顕著で
はなく、突発的な歩留まりの低下がしばしば生じる。
ルあたり1×10の23乗個以上4×10の23乗個以下であるこ
とが必要な理由を説明する。窒素雰囲気中で800℃4時間
の熱処理を行ない、次いで窒素雰囲気中で1000℃16時間
の熱処理を行なった場合に、酸素析出量が１立方メート
ルあたり4×10の23乗個以上になるウェハでは実際のデ
バイス製造時にウェハが反りやすいという欠点がある。
一方、基板の酸素析出量が１立方メートルあたり1×10
の23乗個未満のウェハではゲッタリングの効果が顕著で
はなく、突発的な歩留まりの低下がしばしば生じる。
【００１７】
【発明の実施の形態】図２に示すような従来のエピタキ
シャル成長方法（本発明に先立って本発明者等によって
検討された技術）により作成されたウェハ、及び本発明
の一つの実施例である図３に示すようなエピタキシャル
成長前の酸素ドナー熱処理を行なったウェハの比較によ
り本発明を説明する。試料には同一のCZ-シリコン単結
晶から切り出した直径150ミリメートル、厚さ675ミクロ
ンメートル、p型、抵抗率約10オームセンチメートル、
面方位(100)、オフアングル４゜、初期酸素濃度１立方
メートルあたり8.8〜9.2×10の23乗個の鏡面ウェハを用
いる。
シャル成長方法（本発明に先立って本発明者等によって
検討された技術）により作成されたウェハ、及び本発明
の一つの実施例である図３に示すようなエピタキシャル
成長前の酸素ドナー熱処理を行なったウェハの比較によ
り本発明を説明する。試料には同一のCZ-シリコン単結
晶から切り出した直径150ミリメートル、厚さ675ミクロ
ンメートル、p型、抵抗率約10オームセンチメートル、
面方位(100)、オフアングル４゜、初期酸素濃度１立方
メートルあたり8.8〜9.2×10の23乗個の鏡面ウェハを用
いる。
【００１８】まず、従来のエピタキシャルウェハ製造方
法（本発明に先立って本発明者等によって検討された技
術）を図２を用いて説明する。ウェハを700℃30分窒素
雰囲気で熱処理を行ない、酸素ドナー消去を行なう。そ
の後、ウェハを常温でエピタキシャル成長炉に投入し、
水素雰囲気で1100℃まで温度を１秒あたり50℃づつ均一
に上昇させ、1100℃10分間の自然酸化膜除去を行なう。
ついで1秒あたり20℃づつ温度を下げ、950℃で10分間、
モノシランガスを流しエピタキシャル成長を行い、１秒
あたり20℃づつ温度を下げて常温まで冷却する。
法（本発明に先立って本発明者等によって検討された技
術）を図２を用いて説明する。ウェハを700℃30分窒素
雰囲気で熱処理を行ない、酸素ドナー消去を行なう。そ
の後、ウェハを常温でエピタキシャル成長炉に投入し、
水素雰囲気で1100℃まで温度を１秒あたり50℃づつ均一
に上昇させ、1100℃10分間の自然酸化膜除去を行なう。
ついで1秒あたり20℃づつ温度を下げ、950℃で10分間、
モノシランガスを流しエピタキシャル成長を行い、１秒
あたり20℃づつ温度を下げて常温まで冷却する。
【００１９】この後、公知の技術を用いて図４に示すダ
イオードを作成し、pn接合の逆方向電流を測定する。同
図において、１はAl配線、２は多結晶Siゲート、３はリ
ンガラス、４はp型ＣＺシリコン基板、５はn領域、６は
ゲート絶縁膜、７はSiO2膜、８は酸素析出物、９はpn接
合である。
イオードを作成し、pn接合の逆方向電流を測定する。同
図において、１はAl配線、２は多結晶Siゲート、３はリ
ンガラス、４はp型ＣＺシリコン基板、５はn領域、６は
ゲート絶縁膜、７はSiO2膜、８は酸素析出物、９はpn接
合である。
【００２０】次に、本発明のエピタキシャルウェハの製
造方法を図３を用いて説明する。上記と同一のCZ-シリ
コン単結晶から切り出したウェハ（比抵抗：１０Ω・ｃ
ｍ）を700℃３時間窒素雰囲気で熱処理を行ない、酸素
ドナー消去、ならびに析出核成長処理を行なう。その
後、従来例と同様に、ウェハを常温でエピタキシャル成
長炉に投入し、そして図１６に示す如く、水素雰囲気で
1100℃（好ましくは図１６に示したように1050℃）まで
温度を１秒あたり50℃づつ均一に上昇させ、1100℃（好
ましくは図１６に示したように1050℃）10分間の自然酸
化膜除去を行なう。ついで1秒あたり20℃づつ温度を下
げ、950℃で10分間、モノシランガスを流しエピタキシ
ャル成長を行い、１秒あたり20℃づつ温度を下げて常温
まで冷却する。この結果、シリコン基板表面には比抵抗
がその基板とほぼ等しい１０Ω・ｃｍのエピタキシャル
成長層が得られる。エピタキシャル成長層の膜厚は0.3
〜5μｍ程度の範囲で形成され、好ましいエピタキシャ
ル成長層の膜厚は１μｍである。
造方法を図３を用いて説明する。上記と同一のCZ-シリ
コン単結晶から切り出したウェハ（比抵抗：１０Ω・ｃ
ｍ）を700℃３時間窒素雰囲気で熱処理を行ない、酸素
ドナー消去、ならびに析出核成長処理を行なう。その
後、従来例と同様に、ウェハを常温でエピタキシャル成
長炉に投入し、そして図１６に示す如く、水素雰囲気で
1100℃（好ましくは図１６に示したように1050℃）まで
温度を１秒あたり50℃づつ均一に上昇させ、1100℃（好
ましくは図１６に示したように1050℃）10分間の自然酸
化膜除去を行なう。ついで1秒あたり20℃づつ温度を下
げ、950℃で10分間、モノシランガスを流しエピタキシ
ャル成長を行い、１秒あたり20℃づつ温度を下げて常温
まで冷却する。この結果、シリコン基板表面には比抵抗
がその基板とほぼ等しい１０Ω・ｃｍのエピタキシャル
成長層が得られる。エピタキシャル成長層の膜厚は0.3
〜5μｍ程度の範囲で形成され、好ましいエピタキシャ
ル成長層の膜厚は１μｍである。
【００２１】なお、本発明によるエピタキシャル成長前
の酸素ドナー消去、ならびに析出核成長処理は、実験に
より、図１７に示す如く酸素析出量は酸素ドナー消去熱
処理温度に依存することが確かめられた。この図より、
酸素ドナー消去熱処理をを６００℃以上８５０℃以下の
範囲で、１時間以上４時間未満の時間で行うと、ゲッタ
リング能力を確保できる酸素析出量が得られる。
の酸素ドナー消去、ならびに析出核成長処理は、実験に
より、図１７に示す如く酸素析出量は酸素ドナー消去熱
処理温度に依存することが確かめられた。この図より、
酸素ドナー消去熱処理をを６００℃以上８５０℃以下の
範囲で、１時間以上４時間未満の時間で行うと、ゲッタ
リング能力を確保できる酸素析出量が得られる。
【００２２】図２で示した従来のエピタキシャルウエハ
の製造方法では、ゲッタリング不足によりそのエピタキ
シャルウエハ表面が金属汚染（金属が残る）され、その
表面には均一なゲート酸化膜ができない。また、その金
属汚染による接合リークが生じる。このため、特にＤＲ
ＡＭにこのウエハが用いられた場合、リフレッシュ特性
を充分改善できない。
の製造方法では、ゲッタリング不足によりそのエピタキ
シャルウエハ表面が金属汚染（金属が残る）され、その
表面には均一なゲート酸化膜ができない。また、その金
属汚染による接合リークが生じる。このため、特にＤＲ
ＡＭにこのウエハが用いられた場合、リフレッシュ特性
を充分改善できない。
【００２３】しかしながら、図３に示した本発明のエピ
タキシャルウエハの製造方法では、ゲッタリング能力を
充分確保できる。したがって、エピタキシャルウエハ表
面には均一なゲート酸化膜ができる。このため、ゲート
耐圧向上が図れる。また、その金属汚染による接合リー
クが改善され、特にＤＲＡＭにこのウエハが用いられた
場合、リフレッシュ特性を充分改善できる。
タキシャルウエハの製造方法では、ゲッタリング能力を
充分確保できる。したがって、エピタキシャルウエハ表
面には均一なゲート酸化膜ができる。このため、ゲート
耐圧向上が図れる。また、その金属汚染による接合リー
クが改善され、特にＤＲＡＭにこのウエハが用いられた
場合、リフレッシュ特性を充分改善できる。
【００２４】以上の如く本発明のエピタキシャルウエハ
（エピタキシャル成長層を持つシリコンウエハ）によれ
ば、高い素子特性および信頼性を実現可能な半導体装置
を提供することが出来る。更に、エピタキシャル成長層
の膜厚は0.3〜5μｍ程度と薄いために、高価な半導体基
板（エピタキシャルウエハ）を用いることなく、その製
造コストを低減することが可能となる。
（エピタキシャル成長層を持つシリコンウエハ）によれ
ば、高い素子特性および信頼性を実現可能な半導体装置
を提供することが出来る。更に、エピタキシャル成長層
の膜厚は0.3〜5μｍ程度と薄いために、高価な半導体基
板（エピタキシャルウエハ）を用いることなく、その製
造コストを低減することが可能となる。
【００２５】本発明の他の発明実施の形態である半導体
装置およびその製造方法の例を説明する。
装置およびその製造方法の例を説明する。
【００２６】本発明のエピタキシャルウエハを用いた半
導体集積回路装置（ロジックおよびマイコン製品）製造
方法について、図6〜図15（製造工程中における要部断
面図）を用いて簡単に説明する。まず、図6に本発明に
よるエピタキシャルウェハを示す。このエピタキシャル
ウェハは結晶引き上げ後、700℃３時間窒素雰囲気で熱
処理を行なった後、エピタキシャル成長処理を施してあ
る。p型半導体基板11の抵抗率は約10オームセンチメー
トルである。また、エピタキシャル成長層12の厚さは約
１μｍであり、抵抗率は先に述べたようにp型半導体基
板11と同一である。
導体集積回路装置（ロジックおよびマイコン製品）製造
方法について、図6〜図15（製造工程中における要部断
面図）を用いて簡単に説明する。まず、図6に本発明に
よるエピタキシャルウェハを示す。このエピタキシャル
ウェハは結晶引き上げ後、700℃３時間窒素雰囲気で熱
処理を行なった後、エピタキシャル成長処理を施してあ
る。p型半導体基板11の抵抗率は約10オームセンチメー
トルである。また、エピタキシャル成長層12の厚さは約
１μｍであり、抵抗率は先に述べたようにp型半導体基
板11と同一である。
【００２７】次に、図7に示すように本発明によるエピ
タキシャル成長層12をもつ半導体基板上にnMOS形成領域
が露出するようなフォトレジストパターン13をエピタキ
シャル成長層12の所定の領域にもうけた所定の合わせタ
ーゲットを基準としてフォトリソグラフィ技術によって
形成する。続いて、そのフォトレジストパターン13をマ
スクとしてエピタキシャル成長層12に例えばp型不純物
のホウ素をイオン注入法などによって注入する。ついで
フォトレジストパターン13を除去した後、図8に示すよ
うにエピタキシャル成長層12にpMOS形成領域が露出する
ようなフォトレジストパターン15をエピタキシャル成長
層12の所定の領域にもうけた所定の合わせターゲットを
基準としてフォトリソグラフィ技術によって形成する。
続いて、そのフォトレジストパターン15をマスクとして
ｎ型不純物のリン、またはヒ素をイオン注入法等によっ
て注入する。その後フォトレジストパターン15を除去し
た後アニール処理を施し結晶欠陥を回復すると同時に注
入した不純物を活性化させpWELL領域14、nWELL領域16を
形成する。この時の各WELL濃度はSi表面から深さ方向に
向かって単調に減少し、かつWELL領域はエピタキシャル
成長層12とp型半導体基板11に共存することになる。次
いでSi3N4からなる絶縁膜をCVD法によって堆積した後、
図9に示すように、素子分離領域が露出するようなフォ
トレジストパターン17を形成する。続いてフォトレジス
トパターン17をエッチングマスクとしてドライエッチン
グ処理を施すことにより、図10に示すように素子分離領
域19のための溝を形成する。この素子分離領域19はシャ
ロウグルーグアイソレーション（ＳＧＩ）を構成する。
タキシャル成長層12をもつ半導体基板上にnMOS形成領域
が露出するようなフォトレジストパターン13をエピタキ
シャル成長層12の所定の領域にもうけた所定の合わせタ
ーゲットを基準としてフォトリソグラフィ技術によって
形成する。続いて、そのフォトレジストパターン13をマ
スクとしてエピタキシャル成長層12に例えばp型不純物
のホウ素をイオン注入法などによって注入する。ついで
フォトレジストパターン13を除去した後、図8に示すよ
うにエピタキシャル成長層12にpMOS形成領域が露出する
ようなフォトレジストパターン15をエピタキシャル成長
層12の所定の領域にもうけた所定の合わせターゲットを
基準としてフォトリソグラフィ技術によって形成する。
続いて、そのフォトレジストパターン15をマスクとして
ｎ型不純物のリン、またはヒ素をイオン注入法等によっ
て注入する。その後フォトレジストパターン15を除去し
た後アニール処理を施し結晶欠陥を回復すると同時に注
入した不純物を活性化させpWELL領域14、nWELL領域16を
形成する。この時の各WELL濃度はSi表面から深さ方向に
向かって単調に減少し、かつWELL領域はエピタキシャル
成長層12とp型半導体基板11に共存することになる。次
いでSi3N4からなる絶縁膜をCVD法によって堆積した後、
図9に示すように、素子分離領域が露出するようなフォ
トレジストパターン17を形成する。続いてフォトレジス
トパターン17をエッチングマスクとしてドライエッチン
グ処理を施すことにより、図10に示すように素子分離領
域19のための溝を形成する。この素子分離領域19はシャ
ロウグルーグアイソレーション（ＳＧＩ）を構成する。
【００２８】その後、図11に示すように、例えばSiO2か
らなる分離膜20をCVD法等によって堆積しする。その
後、図12に示すように、その分離膜20の上部を平坦にす
るとともに分離領域を形成する。その後、MOSFET用のゲ
ート酸化膜25、26を形成する。このゲート酸化膜はエピ
タキシャル層12内に形成されるため信頼度が高い。次に
n+多結晶シリコンをCVD法等を用いて堆積し、パターニ
ングによりゲート電極21、22を図13に示すように形成す
る。なお、電極はこの構造に限定されず、例えばポリシ
リコン、及びその上に積層された高融点金属シリサイド
膜からなる複合膜で形成されても良い。次に、nMOS用の
ソース領域及びドレイン領域であるnMOS領域23は例えば
1平方センチメートルあたり約１×10の15乗個のヒ素を
イオン注入法等を用いて導入することにより形成され
る。一方pMOS用のソース領域及びドレイン領域であるpM
OS領域24は例えば1平方センチメートルあたり約１×10
の15乗個のホウ素をイオン注入法等を用いて導入するこ
とにより形成される。なお、上記n+及びp+型半導体領域
は二重ドレイン構造、あるいはLDD(Lightly Doped Drai
n)構造により構成されても良い。次に、nチャネル及びp
チャネルMOSFETの各々を含む基板全面に層間絶縁膜27を
形成する。層間絶縁膜27は例えばB2O3及びP2O5を含むBP
SG膜を主体にして形成されている。次に、図14に示すよ
うに前記層間絶縁膜27のnMOS領域23及びpMOS領域24の主
面上を異方性ドライエッチングにより除去し接続孔28を
形成する。次にこの接続孔28を介して配線29が接続され
る。この配線29は例えばアルミニウム膜、又は銅、ケイ
素を含むアルミニウム合金膜で形成されている。最後に
素子保護膜としてのパッシベーション膜30（具体的には
TEOS膜上にP-SiNが積層された膜）を形成し、図15に示
すようにＣＭＯＳ構成の半導体集積回路装置が完成す
る。
らなる分離膜20をCVD法等によって堆積しする。その
後、図12に示すように、その分離膜20の上部を平坦にす
るとともに分離領域を形成する。その後、MOSFET用のゲ
ート酸化膜25、26を形成する。このゲート酸化膜はエピ
タキシャル層12内に形成されるため信頼度が高い。次に
n+多結晶シリコンをCVD法等を用いて堆積し、パターニ
ングによりゲート電極21、22を図13に示すように形成す
る。なお、電極はこの構造に限定されず、例えばポリシ
リコン、及びその上に積層された高融点金属シリサイド
膜からなる複合膜で形成されても良い。次に、nMOS用の
ソース領域及びドレイン領域であるnMOS領域23は例えば
1平方センチメートルあたり約１×10の15乗個のヒ素を
イオン注入法等を用いて導入することにより形成され
る。一方pMOS用のソース領域及びドレイン領域であるpM
OS領域24は例えば1平方センチメートルあたり約１×10
の15乗個のホウ素をイオン注入法等を用いて導入するこ
とにより形成される。なお、上記n+及びp+型半導体領域
は二重ドレイン構造、あるいはLDD(Lightly Doped Drai
n)構造により構成されても良い。次に、nチャネル及びp
チャネルMOSFETの各々を含む基板全面に層間絶縁膜27を
形成する。層間絶縁膜27は例えばB2O3及びP2O5を含むBP
SG膜を主体にして形成されている。次に、図14に示すよ
うに前記層間絶縁膜27のnMOS領域23及びpMOS領域24の主
面上を異方性ドライエッチングにより除去し接続孔28を
形成する。次にこの接続孔28を介して配線29が接続され
る。この配線29は例えばアルミニウム膜、又は銅、ケイ
素を含むアルミニウム合金膜で形成されている。最後に
素子保護膜としてのパッシベーション膜30（具体的には
TEOS膜上にP-SiNが積層された膜）を形成し、図15に示
すようにＣＭＯＳ構成の半導体集積回路装置が完成す
る。
【００２９】
【発明の効果】図３に示した本発明のエピタキシャルウ
エハの製造方法では、ゲッタリング能力を充分確保でき
る。したがって、エピタキシャルウエハ表面には均一な
ゲート酸化膜ができる。このため、ゲート耐圧向上が図
れる。また、その金属汚染による接合リークが改善さ
れ、特にＤＲＡＭ（例えばクラウン構造のキャパシタを
有するCOB型ＤＲＡＭ）にこのウエハが用いられた場
合、リフレッシュ特性を充分改善できる。
エハの製造方法では、ゲッタリング能力を充分確保でき
る。したがって、エピタキシャルウエハ表面には均一な
ゲート酸化膜ができる。このため、ゲート耐圧向上が図
れる。また、その金属汚染による接合リークが改善さ
れ、特にＤＲＡＭ（例えばクラウン構造のキャパシタを
有するCOB型ＤＲＡＭ）にこのウエハが用いられた場
合、リフレッシュ特性を充分改善できる。
【００３０】要するに、本発明によれば、エピタキシャ
ル成長層を持つウェハにおいてもゲッタリング能力が低
下せず半導体素子の歩留まりが向上する。
ル成長層を持つウェハにおいてもゲッタリング能力が低
下せず半導体素子の歩留まりが向上する。
【図１】マイコン素子製造時の酸素析出量の酸素ドナー
消去時間依存性を示す図である。
消去時間依存性を示す図である。
【図２】従来のエピタキシャル層を持つウェハの製造方
法を示す図である。
法を示す図である。
【図３】本発明に基づくエピタキシャル層を持つウェハ
の製造方法を示す図である。
の製造方法を示す図である。
【図４】本発明に基づくエピタキシャル層を持つダイオ
ード素子の断面図である。
ード素子の断面図である。
【図５】ダイオード素子の逆方向リーク電流の累積確率
の特性図である
の特性図である
【図６】本発明に基づくエピタキシャル層を持つウェハ
の断面図である。
の断面図である。
【図７】本発明に基ずく一実施例でであり、p/pエピタ
キシャルウエハ上にCMOSデバイスを作製する製造プロセ
スフローの断面図である。
キシャルウエハ上にCMOSデバイスを作製する製造プロセ
スフローの断面図である。
【図８】本発明に基ずく一実施例でであり、p/pエピタ
キシャルウエハ上にCMOSデバイスを作製する製造プロセ
スフローの断面図である。
キシャルウエハ上にCMOSデバイスを作製する製造プロセ
スフローの断面図である。
【図９】本発明に基ずく一実施例でであり、p/pエピタ
キシャルウエハ上にCMOSデバイスを作製する製造プロセ
スフローの断面図である。
キシャルウエハ上にCMOSデバイスを作製する製造プロセ
スフローの断面図である。
【図１０】本発明に基ずく一実施例でであり、p/pエピ
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
【図１１】本発明に基ずく一実施例でであり、p/pエピ
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
【図１２】本発明に基ずく一実施例でであり、p/pエピ
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
【図１３】本発明に基ずく一実施例でであり、p/pエピ
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
【図１４】本発明に基ずく一実施例でであり、p/pエピ
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
【図１５】本発明に基ずく一実施例でであり、p/pエピ
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
タキシャルウエハ上にCMOSデバイスを作製する製造プロ
セスフローの断面図である。
【図１６】本発明によるエピタキシャル成長の温度プロ
ファイルである。
ファイルである。
【図１７】本発明による酸素ドナー消去熱処理温度と酸
素析出量との依存性を示す図である。
素析出量との依存性を示す図である。
11…p型半導体基板 12…エピタキシャル成長層 13…フォトレジストパターン 14… pWELL領域 15…フォトレジストパターン 16… nWELL領域 17…フォトレジストパターン 19…素子分離領域 20…分離膜 21…ゲート電極 22…ゲート電極 23…nMOS領域 24… pMOS領域 25…ゲート酸化膜 26…ゲート酸化膜 27…層間絶縁膜 28…接続孔 29…配線 30…パッシベーション膜。
Claims (5)
- 【請求項１】初期酸素濃度が１ｍ3あたり７×１０23以
上の基板にエピタキシャル成長層を持つシリコン基板で
あって、窒素雰囲気中で８００℃、４時間の熱処理を行
い、次いで窒素雰囲気中で１０００℃、１６時間の熱処
理を施した場合、基板の酸素析出量が１ｍ3あたり１×
１０23以上４×１０23以下であることを特徴とするエピ
タキシャル成長層を持つシリコンウエハ。 - 【請求項２】請求項１において、その製造方法がエピタ
キシャル成長前の酸素ドナー消去熱処理を６００℃以上
８５０℃以下の範囲で、１時間以上４時間未満の時間で
行う、エピタキシャル成長層を持つシリコンウェハの製
造方法。 - 【請求項３】シリコン基板を窒素雰囲気中で７５０℃以
上８５０℃以下の温度で３時間３０分以上４時間３０分
以下の時間の熱処理を行ない、次いで窒素雰囲気中で９
５０℃以上１０５０℃以下の温度で１５時間以上１７時
間以下の熱処理を施し、基板の酸素析出量がJEIDA換算
で１立方メートルあたり１×１０23個以上４×１０23個
以下であって、その基板表面に基板とほぼ同等の不純物
濃度を有するエピタキシャル成長層を形成することを特
徴とするエピタキシャルウエハの製造方法。 - 【請求項４】請求項３において、エピタキシャル成長前
のその基板に対する酸素ドナー消去熱処理を６００℃以
上８５０℃以下の範囲で、１時間以上４時間未満の時間
で行うことを特徴とするシリコンウエハの製造方法。 - 【請求項５】シリコン基板の酸素析出量がJEIDA換算で
１立方メートルあたり１×１０23個以上４×１０23個以
下であって、その基板表面に基板とほぼ同等の不純物濃
度を有するエピタキシャル成長層を有するエピタキシャ
ルウエハを準備する工程と、エピタキシャル成長層表面
に基板に到達するウエル領域を形成する工程と、ウエル
領域表面にゲート酸化膜を形成する工程を含む半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18625697A JPH1079393A (ja) | 1996-07-12 | 1997-07-11 | エピタキシャル成長層を持つシリコンウエハ及びその製造方法ならびにそのウエハを用いた半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18308396 | 1996-07-12 | ||
| JP8-183083 | 1996-07-12 | ||
| JP18625697A JPH1079393A (ja) | 1996-07-12 | 1997-07-11 | エピタキシャル成長層を持つシリコンウエハ及びその製造方法ならびにそのウエハを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079393A true JPH1079393A (ja) | 1998-03-24 |
Family
ID=26501646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18625697A Pending JPH1079393A (ja) | 1996-07-12 | 1997-07-11 | エピタキシャル成長層を持つシリコンウエハ及びその製造方法ならびにそのウエハを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068477A (ja) * | 1999-08-27 | 2001-03-16 | Komatsu Electronic Metals Co Ltd | エピタキシャルシリコンウエハ |
| KR100351453B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 반도체장치의 ｓｅｇ 형성방법 |
-
1997
- 1997-07-11 JP JP18625697A patent/JPH1079393A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068477A (ja) * | 1999-08-27 | 2001-03-16 | Komatsu Electronic Metals Co Ltd | エピタキシャルシリコンウエハ |
| KR100351453B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 반도체장치의 ｓｅｇ 형성방법 |
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