JPH0258786B2 - - Google Patents

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JPH0258786B2
JPH0258786B2 JP57060536A JP6053682A JPH0258786B2 JP H0258786 B2 JPH0258786 B2 JP H0258786B2 JP 57060536 A JP57060536 A JP 57060536A JP 6053682 A JP6053682 A JP 6053682A JP H0258786 B2 JPH0258786 B2 JP H0258786B2
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silicon film
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sio
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Junichi Oono
Takao Oota
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は絶縁基板上の半導体膜に素子等が形成
された半導体。
〔発明の技術的背景とその問題点〕
従来、この種の半導体装置、例えばｎチヤンネ
ルMOS／SOSは次のような方法により製造され
ている。
まず、第１図ａに示す如くサフアイア基板１上
にシリコン膜２をエピタキシヤル成長させた後、
該シリコン膜２上にSiO2膜、Si3N4膜を堆積し、
これらをパターニングしてSi3N4膜パターン３及
びSiO2膜パターン４を順次形成する。つづいて、
SiO2膜パターン４をマスクとしてシリコン膜２
をKOH系のエツチヤントで所望深さ異方性エツ
チングする（第１図ｂ図示）。ひきつづき、
Si3N4膜パターン３を耐酸化性マスクとして高
温、酸素雰囲気中で熱処理してフイールド酸化膜
５を選択的に形成すると共にフイールド酸化膜５
で分離された島状シリコン膜６を形成する（第１
図ｃ図示）。
次いで、Si3N4膜パターン３及びSiO2膜パター
ン４を除去し、島状シリコン膜６のチヤンネル形
成予定部にｐ型不純物、例えばボロンをイオン注
入した後熱酸化処理を施して島状シリンコン膜６
表面にゲート酸化膜７を成長させる。つづいて、
全面に例えばリンドープ多結晶シリコン膜を堆積
し、これをパターニングしてゲート電極８を形成
した後、ゲート電極８及びフイールド酸化膜５を
マスクとして砒素をイオン注入し、活性化して
n+型のソース、ドレイン領域９，１０を形成す
る（第１図ｄ図示）。ひきつづき、全面にCVD―
SiO2膜１１、ボロンリン硅化ガラス膜（BPSG
膜）１２を順次堆積し、BPSG膜１２を溶融して
表面を平坦化した後、BPSG膜１２、CVD―
SiO2膜１１及びゲート酸化膜７にコンタクトホ
ール１３…を開孔する。その後、全面にAl膜を
真空蒸着し、これをパターニングしてソース、ド
レイン領域９，１０とコンタクトホール１３，１
３を介して夫々接続するAl配線１４，１５を形
成し、更に全面にリン硅化ガラス膜（PSG膜）
１６を堆積してｎチヤンネルMOS／SOSを製造
した（第１図ｅ図示）。
しかしながら、上記方法にあつてはサフアイア
基板１とシリコン膜２（島状シリコン膜６）の界
面領域での結晶構造の不完全性のために、島状シ
リコン膜６の界面領域が反転し、ここを通してソ
ース、ドレイン領域９，１０間に電流が流れる、
いわゆるバツクチヤンネル電流が起こり、しかも
移動度の低下を招くという欠点があつた。かかる
結晶構造の不完全性が生じるのは次のような３つ
の大きな原因によるものと考えられ。
ミスマツチ サフアイア基板１の（１１02）面にシリコン膜
２の（100）面が成長するので、これらの結晶
構造の違いにより、約12.5％の結晶のミスマツ
チが生じる。
サフアイア基板の影響 サフアイア基板１上へのシリコン膜２のエピタ
キシヤル成長はシラランガス（SiH4ガス）に
よつて行なわれているので、下記に示すいくつ
かの副生成反応が生じる。
2Si＋Al2O3→Al2O＋2SiO 2H2＋Al2O3→Al2O＋2H2O こうした副生成反応によつて主反応が阻害され
る。
ストレス サフアイア基板１の熱膨張係数はシリコン膜２
のそれより約２倍大きいので、SOSウエハを高
温から急冷した場合、サフアイア基板１がシリ
コン膜２を圧縮してストレスとなり欠陥を生じ
る。
このようなことから、最近、第２図に示す如く
サフアイア基板１上に単結晶シリコン膜をエピタ
キシヤル成長させ、該基板１と接するシリコン膜
の界面付近に酸素を例えば加速電圧150KlV、ド
ーズ量1.2×1018／cm2の条件でイオン注入し、
1150℃で２時間程度熱処理して界面に酸化膜１７
を形成してSOSウエハを作り、以下、前述と同様
な工程によりｎチヤンネルMOS／SOSを製造す
る方法が知られている。こうして方法によれば、
ドレイン・リーク電流をある程度低減できるもの
の、前記の副生成反応により生じたAl2O等を
効果的に改質できない。
また、別の方法として、ボロンを島状シリコン
膜にイオン注入してしきい値制御を行なうと共
に、ボロンをサフアイア基板と島状シリコン膜の
界面にピークをもつようにイオン注入してその界
面付近での反転を防止することが行なわれてい
る。しかしながら、シリコン膜は増々薄膜化する
傾向にあるため、その表面近傍とサフアイア基板
界面との不純物プロフアイルを制御することは困
難であり、しかもイオン注入を２回行なうため、
欠陥が発生し易くなる。
〔発明の目的〕
本発明はドレイン・リーク電流の減少化、移動
度の向上化を達成したMOSトランジスタ等の半
導体装置の製造方法を提供しようとするものであ
る。
〔発明の概要〕
本発明は絶縁基板上に半導体膜を成長させ、該
基板と接する半導体膜の界面付近にイツトリウム
と酸素、もしくはランタノイド金属と酸素をイオ
ン注入した後、熱処理を施して前記半導体膜の界
面付近を絶縁物にすることによつて、ドレイン・
リーク電流及び移動の低下の原因となる絶縁基板
と半導体膜の界面付近の不安定状態を改善するこ
とを骨子とするものである。
〔発明の実施例〕
(i) まず、（１１02）面の結晶方位をもつ厚さ
600μmのサフアイア基板（α―Al2O3）２１上
にシラン（SiH4）の熱分解によつて（100）面
の結晶方位をもつシリコン膜２２をエピタキシ
ヤル成長させた後、厚さ600ÅのSiO2膜２３、
厚さ4500ÅのSi3N4膜２４を順次形成した。つ
づいて、イツトリウムＹを塩化イツトリウム
（YCl3）をイオン源として濃度が1017／cm2とな
るように加速エネルギーおよびドーズ量を調整
してSi3N4膜２４及びSiO2膜２３を通してシリ
コン膜２２にイオン注入し、更に酸素をイツト
リウムと同様な加速エネルギー、ドーズ量でイ
オン注入した（第３図ａ図示）。
(ii) 次いで、Si3N4膜２４、SiO2膜２３を順次フ
オトエツチング技術によりパターニングして
Si3N4膜パターン２５、SiO2膜パターン２６を
形成した後、該SiO2膜パターン２６をマスク
としてシリコン膜２２を0.3μm程度エツチング
した（第３図ｂ図示）。
(iii) 次いで、Si3N4膜パターン２５を耐酸化性マ
スクとして900℃で10時間熱酸化処理を施して
シリコン膜２２のエツチング部にフイールド酸
化膜２７を形成した。つづいて、Si3N4膜パタ
ーンSiO2膜パターンを順次除去し、再度950℃
で１時間熱酸化処理を施してフイールド酸化膜
２７によつて分離された島状シリコン膜２８上
に厚さ500Åのゲート酸化膜２９を形成した。
このようなフイールド酸化及びゲート酸化の２
回の熱処理により、先にイオン注入したイツト
リウムと酸素なシリコン及びサフアイア基板２
１からのAl、酸素と反応して絶縁物層３０が
形成された（第３図ｃ図示）。つまり1000℃付
近では酸化イツトリウム（Y2O3）と酸化アル
ミニウム（Al2O3）の系が2Y2O3・Al2O3，
3Y2O3・5Al2O3，3Y2O3，5Al2O3＋α―Al2O3
などの定比化合物やYxAlyOz（ｘ，ｙ，ｚは正
数）の不定比化合物を形成し、これらがアモル
フアス化しているシリコン膜領域に入り込み絶
縁物層３０となると考えられる。
(iv) 次いで、島状シリコン膜２８のチヤンネル領
域形成予定部にｐ型不純物、例えばボロンをゲ
ート酸化膜２９を通して選択的にイオン注入
し、活性化した後、全面に例えばリンドーブ多
結晶シリコン膜を堆積し、これをパターニング
してゲート電極３１を形成した。ひきつづき、
ゲート電極３１をマスクとしてｎ型不純物、例
えば砒素をゲート酸化膜２９を通して島状シリ
コン膜２８にイオン注入し、活性化してn+型
のソース、ドレイン領域３２，３３を形成した
（第３図ｄ図示）。
(v) 次いで、全面にCVD―SiO2膜３４、BP SG
膜３５を順次堆積し、該BPSG膜３５を溶融し
て平坦化した後、BPSG膜３５、CVD―SiO2
膜３４及びゲート酸化膜２９にコンタクトホー
ル３６…を開孔した。つづいて、全面にAl膜
を真空蒸着し、これをパターニングしてコンタ
クトホール３６，３６を介してソース、ドレイ
ン領域３２，３３と接続するAl配線３７，３
８を形成した後、全面にPSG膜３９を堆積し
てｎチヤンネルMOS／SOSを製造した（第３
図ｅ図示）。
しかして、得られたｎチヤンネルMOS／SOS
（チヤンネル長2μm、チヤンネル幅100μm）のド
レイン領域３３に＋5Vの電圧を印加し、ゲート
電極３１への電圧（VGS）を変化させてドレイン
電流を調べた。その結果、第４図の特性図に示す
如く本発明のMOS／SOS（図中の曲線Ａ）はサフ
アイア基板と島状シリコン膜の界面に何んら絶縁
物層を形成しないｎチヤンネルMOS／SOS（図中
のＢ曲線）に比べてドレイン電流（IDS）が約２
桁低下し、ドレイン・リーク電流を著しく低減で
きることが確認された。
なお、酸素と共にイオン注入する物質はイツト
リウムに限らず、ランタノイド金属、即ちランタ
ン、セリウム、プラセオジム、ネオジム、サマリ
ウム、ユーロピウム、ガドリニウム、テリビウ
ム、ジスプロシウム、ホルミウム、エルビウム、
ツリウム、イツテルビウム、ルテチウムのいずれ
を用いても同様な効果を発揮できる。
また、イツトリウム或いはランタノイド金属の
濃度は、1017〜1022／cm3となる加速エネルギーお
よびドーズ量であればよい。熱処理温度について
は1400℃以下で、絶縁物を形成しうる約900℃以
上にすればよい。
更に、本発明はｎチヤンネルMOS／SOSの製
造に限らず、ｐチヤンネルMOS／SOS，
CMOS／SOS等にも同様に適用できる。
〔発明の効果〕
以上詳述した如く、本発明によればドレイン・
リーク電流の減少化、移動度の向上化を達成した
MOS／SOS等の半導体装置の製造方法を提供で
きる。
【図面の簡単な説明】
第１図ａ〜ｅは従来方法によるMOS／SOSの
製造工程を示す断面図、第２図は従来の改良され
た方法により得られたMOS／SOSの断面図、第
３図ａ〜ｅは本発明の実施例におけるMOS／
SOSの製造工程を示す断面図、第４図はMOS／
SOSにおけるVGS―IDSの関係を示す特性図であ
る。 ２１…サフアイア基板、２２…シリコン膜、２
５…Si3N4膜パターン、２７…フイールド酸化
膜、２８…島状シリコン膜、２９…ゲート酸化
膜、３０…絶縁物層、３１…ゲート電極、３２…
n+型ソース領域、３３…n+型ドレイン領域、３
７，３８…Al配線。

Claims (1)

  1. 【特許請求の範囲】 １ 絶縁基板上に半導体膜を形成し、該基板と接
    する半導体膜の界面付近にイツトリウムと酸素、
    もしくはランタノイド金属と酸素をイオン注入し
    た後、熱処理を施して前記半導体膜の界面付近を
    絶縁物とすることを特徴とする半導体装置の製造
    方法。 ２ 熱処理の温度が900〜1400℃であることを特
    徴とする特許請求の範囲第１項記載の半導体装置
    の製造方法。
JP57060536A 1982-04-12 1982-04-12 半導体装置の製造方法 Granted JPS58176967A (ja)

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