JPH0454993B2 - - Google Patents

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JPH0454993B2
JPH0454993B2 JP58034174A JP3417483A JPH0454993B2 JP H0454993 B2 JPH0454993 B2 JP H0454993B2 JP 58034174 A JP58034174 A JP 58034174A JP 3417483 A JP3417483 A JP 3417483A JP H0454993 B2 JPH0454993 B2 JP H0454993B2
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silicon film
silicon
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sos
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は絶縁基板上の半導体膜に素子等が形成
された半導体装置の製造方法に関する。
〔発明の技術的背景とその問題点〕
従来、この種の半導体装置、例えばｎチヤンネ
ルMOS／SOSは次のような方法により製造され
ている。
まず、第１図ａに示す如くサフアイア基板１上
にシリコン膜２をエピタキシヤル成長させた後、
該シリコン膜２上にSiO2膜、Si3N4膜を順次堆積
し、これらをパターニングしてSi3N4パターン３
及びSiO2パターン４を形成する。つづいて、
Si3N4パターン３をマスクとしてシリコン膜４を
KOH系のエツチヤントで所望深さ異方性エツチ
ングする（第１図ｂ図示）。ひきつづき、Si3N4
パターン３を耐酸化性マスクとして高温、酸素雰
囲気中で熱処理してフイールド酸化膜５を選択的
に形成すると共に、フイールド酸化膜５で分離さ
れた島状シリコン膜６を形成する（第１図ｃ図
示）。
次いで、Si3N4パターン３及びSiO2パターン４
を除去し、島状シリコン膜６のチヤンネル形成予
定部にｐ型不純物、例えばボロンをイオン注入し
た後、熱酸化処理を施して島状シリコン膜６表面
にゲート酸化膜７を成長させる。つづいて、全面
に例えばリンドープ多結晶シリコン膜を堆積し、
これをパターニングしてゲート電極８を形成した
後、ゲート電極８及びフイールド酸化膜５をマス
クとしてｎ型不純物、例えば砒素をイオン注入
し、活性化してn+型のソース、ドレイン領域９，
１０を形成する（第１図ｄ図示）。ひきつづき、
全面にCVD−SiO2膜１１、ボロンリン硅化ガラ
ス膜（BPSG膜）１２を順次堆積し、BPSG膜１
２を溶融して表面を平坦化した後、BPSG膜１
２、CVD−SiO2膜１１及びゲート酸化膜７を選
択的に除去してコンタクトホール１３…を開孔す
る。その後全面にAl膜を真空蒸着し、これをパ
ターニングしてソース、ドレイン領域９，１０と
コンタクトホール１３，１３を介して夫々接続す
るAl配線１４，１５を形成し、更に全面にリン
硅化ガラス膜（PSG膜）１６を堆積してｎチヤ
ンネルMOS／SOSを製造する（第１図ｅ図示）。
しかしながら、上記方法にあつてはサフアイア
基板１とシリコン膜２（島状シリコン膜６）の界
面領域での結晶構造の不完全性のために、島状シ
リコン膜６の界面領域が反転し、ここを通してソ
ース、ドレイン領域９，１０間に電流が流れる、
いわゆるバツクチヤンネル電流が起こり、しかも
移動度の低下を招く欠点があつた。かかる結晶構
造の不完全性が生じるのは次のような４つの大き
な原因によるものと考えられる。
ミスマツチ サフアイア基板１の（１１02）面にシリコン
膜２の（100）面が成長するので、これらの結
晶構造の違いにより、約12.5％の結晶構造のミ
スマツチが生じる。
サフアイア基板の影響 サフアイア基板１上へのシリコン膜２のエピ
タキシヤル成長はシランガス（SiH4）によつ
て行なわれるので、下記に示すいくつかの副生
成反応が生じる。
2Si＋Al2O3→Al2O＋2SiO 2H2＋Al2O3→Al2O＋2H2O こうした副生成反応によつて主反応が阻害さ
れる。
ストレス サフアイア基板１の熱膨張係数はシリコン膜
２のそれより約２倍大きいので、SOSウエハを
高温から急冷した場合、サフアイア基板１がシ
リコン膜２を圧縮してストレスを発正し、これ
に伴なつてシリコン膜２に欠陥が生じる。
Alのオートドーピング サフアイア基板１上にシリコン膜２をエピタ
キシヤル成長させる際、サフアイア（Al2O3）
中のAlがシリコン膜２に1021〜1022atom／cm3
程度オートドーピングする（文献；Trilhe，J.
et al，4th Int，Conf.Vapor Growth＆
Epitaxy，NAGOYA，PP65〜66，1977に記
載）。
このようなことから、最近、第２図に示す如く
サフアイア基板１上に単結晶シリコン膜をエピタ
キシヤル成長させ、該基板１と接するシリコン膜
の界面付近に酸素を例えば加速電圧150KeV，ド
ーズ量1.2×1016／cm3の条件でイオン注入し、
1150℃で２時間熱処理して界面に酸化膜１７を形
成してSOSウエハを作り、以下、前述と同様な工
程によりｎチヤンネルMOS／SOSを製造する方
法が知られている。こうした方法によれば、ドレ
イン・リーク電流をある程度低減できるものの、
前記の副生成反応により生じたAl2O等を効果
的に除去できない。
また、別の方法として文献（“電子材料”1981
年１月、P115）に記載されているように、シリ
コンをエピタキシヤル成長させる前に、サフアイ
ア基板表面に低エネルギーのSi+及びO+を１×
1013／cm3〜５×1013cm3の条件でイオン注入した
後、プラズマCVD法により800℃の低温エピタキ
シヤル成長を行なう方法が知られている。この方
法によればSOSウエハ中のシリコン膜中に存在す
るAl濃度はSi+及びO+のイオン注入によつて夫々
15％、0.2％まで低下すると同時に、電子のホー
ル移動度もバルク値の65％及び75％まで回復す
る。しかしながら、この方法にあつてはAl濃度
は減少するものの、イオン注入によつて表面の結
晶が乱されたサフアイア基板上にシリコン膜をエ
ピタキシヤル成長させるので、前記のミスマツ
チ、のストレスの増加を招き、リーク電流が増
えるという不都合さを生じる。
また、別の方法として、ボロンを島状シリコン
膜にイオン注入してしきい値制御を行なうと共
に、ボロンをサフアイア基板と島状シリコン膜の
界面にピークをもつようにイオン注入してその界
面付近での反転を防止することが行なわれてい
る。しかしながら、シリコン膜は素子の微細化に
ともなつて増々薄膜化する傾向にあるため、その
シリコン膜表面近傍とサフアイア基板界面との不
純物プロフアイルを夫々制御することは困難であ
る。
〔発明の目的〕
本発明はドレインリーク電流の減少化、移動度
の向上化を達成したMOS／SOS等の半導体装置
の製造方法を提供しようとするものである。
〔発明の概要〕 本発明は絶縁基板上に半導体膜を成長させ、該
基板と接する半導体膜の界面付近にシリコンと酸
素をイオン注入した後、熱処理を施して前記半導
体膜の界面付近を絶縁物とすることによつて、ド
レイン・リーク電流の増加及び移動度の低下原因
となる絶縁基板と半導体膜の界面付近の不安定状
態を改善することを骨子とするものである。
〔発明の実施例〕
次に、本発明をｎチヤンネルMOS／SOSの製
造に適用した例について第３図ａ〜ｅを参照して
説明する。
() まず、（１１02）面の結晶方位をもつ厚さ
625μｍのサフアイア基板（α−Al2O3）２１上
にシラン（SiH4）の熱分解によつて（100面）
の結晶方位をもつシリコン膜２２をエピタキシ
ヤル成長させた後、厚さ600ÅのSiO2膜２３、
厚さ4500ÅのSi3N4膜２４を順次形成した。つ
づいて、シリコンをサフアイア基板２１界面付
近のシリコン膜２２の濃度が1017／cm3となるよ
うに加速エネルギー、及びドーズ量を調整して
Si3N4膜２４及びSiO2膜２３を通してシリコン
膜２２にイオン注入し、更に酸素をシリコンと
同様な加速エネルギー、ドーズ量でイオン注入
した（第３図ａ図示）。
() 次いで、Si3N4膜24、SiO2膜２３を順次フ
オトエツチング技術によりパターニングして
Si3N4パターン２５、SiO2パターン２６を形成
した後、該SiO2パタン２６をマスクとして
KOH系のエツチヤントを用いてシリコン膜２
２を0.3μｍ程度異方性エツチングした（第３図
ｂ図示）。
() 次いで、Si3N4パターン２５を耐酸化性マ
スクとして900℃で10時間熱酸化処理を施して
シリコン膜２２のエツチング部にフイールド酸
化膜２７を形成した。つづいて、Si3N4パター
ン２５及びSiO2パターン２７を順次除去し、
再度950℃で１時間熱酸化処理を施してフイー
ルド酸化膜２７によつて分離された島状シリコ
ン膜２８上に厚さ500Åのゲート酸化膜２９を
形成した。このようなフイールド酸化とゲート
酸化の２回の熱処理により、先にイオン注入し
たシリコンと酸素がシリコン及びサフアイア基
板２１からのAl、酸素と反応して絶縁層３０
が形成された（第３図ｃ図示）。つまり、1000
℃付近では酸化シリコン（SiO2）と酸化アル
ミニウム（Al2O3）の系がSiO2−2Al2O3、SiO2
−Al2O3などの定比化合物やSixAlyOz（ｘ，
ｙ，ｚは正数）の不定比化合物を生成し、これ
らがシリコン及び酸素のイオン注入によりアモ
ルフアス化したシリコン膜領域に入り込み絶縁
物層３０となると考えられる。
() 次いで、島状シリコン膜２８のチヤンネル
領域形成予定部にｐ型不純物、例えばボロンを
ゲート酸化膜２９を通して選択的にイオン注入
し、活性化した後、全面に例えばリンドープ多
結晶シリコン膜を堆積し、これをパターニング
してゲート電極３１を形成した。ひきつづき、
ゲート電極３１及びフイールド酸化膜２７をマ
スクとしてｎ型不純物、例えば砒素をゲート酸
化膜２９を通して島状シリコン膜２８にイオン
注入し、活性化してn+型のソース、ドレイン
領域３２，３３を形成した（第３図ｄ図示）。
() 次いで、全面にCVD−SiO2膜３４，BPSG
膜３５を順次堆積し、該BPSG膜３５を溶融し
て平坦化した後、BPSG膜３５、CVD−SiO2
膜３４及びゲート酸化膜２９を選択的に除去し
てコンタクトホール３６…を開孔した。つづい
て、全面にAl膜を真空蒸着し、これをパター
ニングしてコンタクトホール３６，３６を介し
てソース，ドレイン領域３２，３３と夫々接続
するAl配線３７，３８を形成した後、全面に
PSG膜３９を堆積してｎチヤンネルMOS／
SOSを製造した（第３図ｅ図示）。
しかして、本発明によればサフアイア基板２１
と接するシリコン膜２２の界面付近にシリコンと
酸素をイオン注入した後、熱処理を施してシリコ
ン膜２２の界面付近に絶縁物層３０を形成するこ
とによつて、サフアイア基板２１とシリコン膜２
２（島状シリコン膜２８）の界面付近の不安定状
態を改善できるため、ドレイン・リーク電流を著
しく低減できる。事実、得られたｎチヤンネル
MOS／SOS（チヤンネル長2μｍ、チヤンネル幅
100μｍ）のドレイン領域３３に＋5Vの電圧を印
加し、ゲート電極３１への電圧（VGS）を変化さ
せてドレイン電流を調べた。その結果、第４図の
特性図に示す如く、本発明のMOS／SOS（図中の
曲線Ａ）はサフアイア基板の島状シリコン膜の界
面に何んら絶縁物層を形成しないｎチヤンネル
MOS／SOS（図中の曲線Ｂ）に比べてドレイン電
流（IDS）が約２桁低下し、ドレイン・リーク電
流を著しく低減できることが確認された。
また、サフアイア基板２１と島状シリコン膜２
８の界面に絶縁物層３０を形成する際、サフアイ
ア基板２１からオートドーピングされたAlは該
絶縁物層３０にとり込まれ、島状シリコン膜２８
への拡散を阻止できるため、キヤリア移動度が改
善された高速動作が可能なMOS／SOSを得るこ
とができる。
なお、シリコン及び酸素のイオン注入条件は上
記実施例に限定されず、シリコンのイオン注入条
件についてはその界面付近での濃度が1017〜
1022／cm3となる加速エネルギー及びドーズ量を選
べばよい。熱処理温度については1400℃以下で、
絶物物を形成しうる約900℃以上にすればよい。
また、本発明はｎチヤンネルMOS／SOSの製
造のみならず、ＰチヤンネルMOS／SOS
CMOS／SOS等の製造にも同様に適用できる。
〔発明の効果〕 以上詳述した如く、本発明によればドレイン・
リーク電流の減少化、移動度の向上化を達成した
高性能、高信頼性及び高速性のMOS／SOS等の
半導体装置を製造し得る方法を提供できる。
【図面の簡単な説明】
第１図ａ〜ｅは従来方法によるｎチヤンネル
MOS／SOSの製造工程を示す断面図、第２図は
従来の改良された方法により製造されたｎチヤン
ネルMOS／SOSの断面図、第３図ａ〜ｅは本発
明の実施例におけるｎチヤンネルMOS／SOSの
製造工程を示す断面図、第４図は本発明方法及び
従来方法により得られたｎチヤンネルMOS／
SOSにおけるVGS−IDSの関係を示す特性図であ
る。 ２１……サフアイア基板、２２……シリコン
膜、２５……Si3N4パターン、２７……フイール
ド酸化膜、２８……島状シリコン膜、２９……ゲ
ート酸化膜、３０……絶縁物層、３１……ゲート
電極、３３……n+型ドレイン領域、３７，３８
……Al配線、３２……n+型ソース領域。

Claims (1)

  1. 【特許請求の範囲】 １ サフアイア基板上に単結晶シリコン膜を形成
    し、前記サフアイ基板上と接する単結晶シリコン
    膜の界面付近にシリコンと酸素をイオン注入した
    後、熱処理を施して前記単結晶シリコン膜の界面
    付近の結晶性を改善することを特徴とする半導体
    装置の製造方法。 ２ 熱処理温度が900〜1400℃であることを特徴
    とする特許請求の範囲第１項記載の半導体装置の
    製造方法。
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