JPH0370386B2 - - Google Patents
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- JPH0370386B2 JPH0370386B2 JP19218081A JP19218081A JPH0370386B2 JP H0370386 B2 JPH0370386 B2 JP H0370386B2 JP 19218081 A JP19218081 A JP 19218081A JP 19218081 A JP19218081 A JP 19218081A JP H0370386 B2 JPH0370386 B2 JP H0370386B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はフイールド領域に比較的厚いフイール
ド絶縁膜を表面が平坦になるように埋めこむ
MOS型半導体装置の製造方法に関する。
ド絶縁膜を表面が平坦になるように埋めこむ
MOS型半導体装置の製造方法に関する。
半導体としてシリコンを用いた半導体装置、特
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
る為に、素子間のいわゆるフイールド領域には厚
い絶縁膜が形成される。
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
る為に、素子間のいわゆるフイールド領域には厚
い絶縁膜が形成される。
従来のこのような素子間分離法としては選択酸
化法が良く知られている。これは素子形成領域を
耐酸化性マスク、代表的にはシリコン窒化膜で覆
い、高温酸化をおこなつてフイールド領域にのみ
選択的に厚い酸化膜を形成する技術である。しか
しこのような選択酸化法においては、上記高温酸
化中、シリコン窒化膜の下端部からフイールド酸
化膜が鳥のくちばし（バーズビーク）状にくいこ
む。このため素子形成領域の寸法誤差の原因とな
り、更に集積回路の高集積化を妨げている。ま
た、フイールド領域と素子形成領域の境界には約
0.3〜0.5μm程度の表面段差が形成される。この表
面段差は選択酸化後のリソグラフイ精度の低下及
び表面段差部での金属配線の信頼性低下の原因と
なつていた。
化法が良く知られている。これは素子形成領域を
耐酸化性マスク、代表的にはシリコン窒化膜で覆
い、高温酸化をおこなつてフイールド領域にのみ
選択的に厚い酸化膜を形成する技術である。しか
しこのような選択酸化法においては、上記高温酸
化中、シリコン窒化膜の下端部からフイールド酸
化膜が鳥のくちばし（バーズビーク）状にくいこ
む。このため素子形成領域の寸法誤差の原因とな
り、更に集積回路の高集積化を妨げている。ま
た、フイールド領域と素子形成領域の境界には約
0.3〜0.5μm程度の表面段差が形成される。この表
面段差は選択酸化後のリソグラフイ精度の低下及
び表面段差部での金属配線の信頼性低下の原因と
なつていた。
これに対し、上記バーズビークをなくし、しか
も表面段差のない状態で、素子間分離用の厚い酸
化膜を形成する方法が、BOX法（Buring Ｏ ｘ
ide into Silicon Grove）として知られている。
以下このBOX法の工程を第１図を用いて簡単に
説明する。第１図ａに示すように、たとえばシリ
コン基板１に通常の写真食刻工程を用い、素子形
成領域をマスク２で覆い、フイールド領域のシリ
コン基板１を所望のフイールド絶縁膜厚に相当す
る深さにエツチングする。次にｂに示す如く前記
マスク２を用いてフイールド反転防止のために、
シリコン基板１と同電型の不純物、たとえばＰ型
基板の場合はホウ素をイオン注入し反転防止層３
を形成する。その後ｃに示す如く、リフト・オフ
加工によりフイールド領域にシリコン酸化膜４
を、周辺に溝５が形成された状態で埋めこむ。こ
のリフト・オフ工程は、たとえば以下のようにし
ておこなう。まず全面にプラズマCVD SiO2膜を
堆積し、そのまま弗化アンモニウム溶液で１分程
度エツチングする。このとき素子形成領域周囲の
側壁に堆積したプラズマCVD SiO2膜は、他の部
位のSiO2膜よりエツチングが急速に進むので、
前記側壁部のSiO2膜が選択的に除去され、溝５
が形成される。その後素子形成領域上のマスク２
を除去すると、マスク上に堆積したプラズマ
CVD SiO2膜が除去され、第１図ｃに示した構造
になる。次にｄに示す如く前記溝５を埋めこむよ
うに全面にCVD SiO2膜６を堆積し、更にその表
面の凹部７を埋めこんで表面を平坦化するよう
に、流動性で、かつ後述のエツチング工程で
SiO2膜６と同じエツチング速度を有するレジス
ト等の被膜８を、塗布形成する。その後ｅに示す
如く、前記有機物膜８及びCVD SiO2膜６を均一
エツチングして素子形成領域を露出させる。
も表面段差のない状態で、素子間分離用の厚い酸
化膜を形成する方法が、BOX法（Buring Ｏ ｘ
ide into Silicon Grove）として知られている。
以下このBOX法の工程を第１図を用いて簡単に
説明する。第１図ａに示すように、たとえばシリ
コン基板１に通常の写真食刻工程を用い、素子形
成領域をマスク２で覆い、フイールド領域のシリ
コン基板１を所望のフイールド絶縁膜厚に相当す
る深さにエツチングする。次にｂに示す如く前記
マスク２を用いてフイールド反転防止のために、
シリコン基板１と同電型の不純物、たとえばＰ型
基板の場合はホウ素をイオン注入し反転防止層３
を形成する。その後ｃに示す如く、リフト・オフ
加工によりフイールド領域にシリコン酸化膜４
を、周辺に溝５が形成された状態で埋めこむ。こ
のリフト・オフ工程は、たとえば以下のようにし
ておこなう。まず全面にプラズマCVD SiO2膜を
堆積し、そのまま弗化アンモニウム溶液で１分程
度エツチングする。このとき素子形成領域周囲の
側壁に堆積したプラズマCVD SiO2膜は、他の部
位のSiO2膜よりエツチングが急速に進むので、
前記側壁部のSiO2膜が選択的に除去され、溝５
が形成される。その後素子形成領域上のマスク２
を除去すると、マスク上に堆積したプラズマ
CVD SiO2膜が除去され、第１図ｃに示した構造
になる。次にｄに示す如く前記溝５を埋めこむよ
うに全面にCVD SiO2膜６を堆積し、更にその表
面の凹部７を埋めこんで表面を平坦化するよう
に、流動性で、かつ後述のエツチング工程で
SiO2膜６と同じエツチング速度を有するレジス
ト等の被膜８を、塗布形成する。その後ｅに示す
如く、前記有機物膜８及びCVD SiO2膜６を均一
エツチングして素子形成領域を露出させる。
BOX法に於ては、シリコン基板のエツチング
に反応性イオンエツチングを用いることにより、
素子領域の寸法は写真食刻工程で形成したマスク
の寸法によつて規定され、素子領域の寸法変換差
はゼロにすることができる。また、表面が平坦に
できるため、リングラフイ精度の向上と配線の信
頼性も著しく向上する。
に反応性イオンエツチングを用いることにより、
素子領域の寸法は写真食刻工程で形成したマスク
の寸法によつて規定され、素子領域の寸法変換差
はゼロにすることができる。また、表面が平坦に
できるため、リングラフイ精度の向上と配線の信
頼性も著しく向上する。
しかしながらこのようなBOX構造を用いて微
小寸法、たとえば1μm以下のゲート幅をもつ
MOSトランジスタを製作した場合、素子形成領
域表面の端部で電位が高くなり、素子形成領域の
中央部表面に較べ反転し易く、そのためトランジ
スタのしきい値電圧が低下する。このように
MOSトランジスタのしきい値電圧はゲート幅に
依存するので、集積化の妨げとなる。
小寸法、たとえば1μm以下のゲート幅をもつ
MOSトランジスタを製作した場合、素子形成領
域表面の端部で電位が高くなり、素子形成領域の
中央部表面に較べ反転し易く、そのためトランジ
スタのしきい値電圧が低下する。このように
MOSトランジスタのしきい値電圧はゲート幅に
依存するので、集積化の妨げとなる。
本発明は上記BOX法の欠点に鑑みてなされた
もので、素子形成領域表面のゲート幅方向端部の
絶縁膜厚を制御することにより、上記欠点を除い
た半導体装置の製造方法を提供するものである。
もので、素子形成領域表面のゲート幅方向端部の
絶縁膜厚を制御することにより、上記欠点を除い
た半導体装置の製造方法を提供するものである。
本発明に於てはBOX法でフイールド絶縁膜を
埋めこんだ後、素子形成領域表面に例えば異方性
エツチングを施す。その結果素子形成領域端部に
結晶方位で定まる一定の角度の傾斜を有する凹部
が形成される。この状態でゲート酸化膜を形成す
ると、前記傾斜面の酸化速度は素子形成領域中央
部の平坦面より酸化速度が大きい為、中央部で薄
く、端部で厚いゲート酸化膜が、再現性よく形成
される。この結果微小寸法のMOSトランジスタ
に於ても素子領域のゲート幅方向端部の電位が中
央部とほぼ同じになり、前記のしきい値電圧低下
がなくなる。
埋めこんだ後、素子形成領域表面に例えば異方性
エツチングを施す。その結果素子形成領域端部に
結晶方位で定まる一定の角度の傾斜を有する凹部
が形成される。この状態でゲート酸化膜を形成す
ると、前記傾斜面の酸化速度は素子形成領域中央
部の平坦面より酸化速度が大きい為、中央部で薄
く、端部で厚いゲート酸化膜が、再現性よく形成
される。この結果微小寸法のMOSトランジスタ
に於ても素子領域のゲート幅方向端部の電位が中
央部とほぼ同じになり、前記のしきい値電圧低下
がなくなる。
以下本発明の実施例について、第２図を用いて
説明する。
説明する。
第２図ａに示す如く半導体基板、たとえば面方
位１００のシリコン基板１１に通常の写真食刻工
程を用い、素子形成領域をマスク１２で覆いフイ
ールド領域のレジスト基板１１を、所望のフイー
ルド絶縁膜厚に相当する量エツチングする。この
とき、エツチング法として反応性イオンエツチン
グを用いれば、ほゞ垂直な側壁を有する凹部が形
成される。その状態で、前記マスク１２を用いて
シリコン基板と同導電型の不純物、たとえばＰ型
基板の場合はホウ素をイオン注入して反転防止層
１３を形成する。その後ｂに示す如く、リフト・
オフ加工によりフイールド領域に第１の絶縁膜と
してプラズマCVD膜１４を、周辺に溝１５が形
成された状態で埋めこむ。ついでｃに示す如く前
記溝１５を埋めこむように第２の絶縁膜として
CVD SiO2膜１６を堆積し、更に流動性物質たと
えばレジスト１７を表面が平坦になるように塗布
する。ここで、レジスト１７の代わりに溶融可能
なガラス膜たとえばリン硅化ガラス、リン−ボロ
ン硅化ガラス膜などを形成後溶融して平坦な被膜
を形成してもよい。次にｄに示す如く前記レジス
ト１７およびCVD SiO2膜１６をエツチング速度
の等しいエツチング条件で均一エツチングして素
子形成領域を露出させる。この状態で水酸化カリ
ウムとイソプロピルアルコールの混合液により、
素子形成領域をエツチングする。前記混合液はプ
ラズマCVD SiO2膜１４およびCVD SiO2膜１６
はエツチングせず、シリコン基板１１のみを、結
晶の面方位に応じた速度でエツチングする。面方
位１００のSi基板を用いた場合には約１分間のエ
ツチングで約500Åエツチングされｅに示す如く
面方位１１１の斜面１８及び同１００の平坦面１
９からなる凹部が形成される。ついで約900℃の
酸素雰囲気中で酸化する。酸素雰囲気中では１０
０面より１１１面の酸化速度が大きく、また
CVD SiO2膜１６側からも酸化される為ｆに示す
如く素子形成領域端部で厚い断面形状のゲート酸
化膜２０が得られる。この後通常のシリコンゲー
トプロセスによりMOSトランジスタを形成する。
位１００のシリコン基板１１に通常の写真食刻工
程を用い、素子形成領域をマスク１２で覆いフイ
ールド領域のレジスト基板１１を、所望のフイー
ルド絶縁膜厚に相当する量エツチングする。この
とき、エツチング法として反応性イオンエツチン
グを用いれば、ほゞ垂直な側壁を有する凹部が形
成される。その状態で、前記マスク１２を用いて
シリコン基板と同導電型の不純物、たとえばＰ型
基板の場合はホウ素をイオン注入して反転防止層
１３を形成する。その後ｂに示す如く、リフト・
オフ加工によりフイールド領域に第１の絶縁膜と
してプラズマCVD膜１４を、周辺に溝１５が形
成された状態で埋めこむ。ついでｃに示す如く前
記溝１５を埋めこむように第２の絶縁膜として
CVD SiO2膜１６を堆積し、更に流動性物質たと
えばレジスト１７を表面が平坦になるように塗布
する。ここで、レジスト１７の代わりに溶融可能
なガラス膜たとえばリン硅化ガラス、リン−ボロ
ン硅化ガラス膜などを形成後溶融して平坦な被膜
を形成してもよい。次にｄに示す如く前記レジス
ト１７およびCVD SiO2膜１６をエツチング速度
の等しいエツチング条件で均一エツチングして素
子形成領域を露出させる。この状態で水酸化カリ
ウムとイソプロピルアルコールの混合液により、
素子形成領域をエツチングする。前記混合液はプ
ラズマCVD SiO2膜１４およびCVD SiO2膜１６
はエツチングせず、シリコン基板１１のみを、結
晶の面方位に応じた速度でエツチングする。面方
位１００のSi基板を用いた場合には約１分間のエ
ツチングで約500Åエツチングされｅに示す如く
面方位１１１の斜面１８及び同１００の平坦面１
９からなる凹部が形成される。ついで約900℃の
酸素雰囲気中で酸化する。酸素雰囲気中では１０
０面より１１１面の酸化速度が大きく、また
CVD SiO2膜１６側からも酸化される為ｆに示す
如く素子形成領域端部で厚い断面形状のゲート酸
化膜２０が得られる。この後通常のシリコンゲー
トプロセスによりMOSトランジスタを形成する。
本実施例によれば、ゲート酸化膜が形成される
部分は、それ以前に他の物質たとえばCVD SiO2
膜１６等で覆われることがなく、酸化膜形成直前
にエツチングにより露出されるのでチヤネル領域
表面部の不純物による汚染がない。
部分は、それ以前に他の物質たとえばCVD SiO2
膜１６等で覆われることがなく、酸化膜形成直前
にエツチングにより露出されるのでチヤネル領域
表面部の不純物による汚染がない。
また素子形成領域とフイールド領域の境界の段
差は約1000Å以下でも素子形成領域端部の電位と
中央部の電位をほぼ等しくすることができる。こ
の程度の基板表面の凹凸は、後に続くリソグラフ
イ工程での寸法精度の低下及び表面段差部での金
属配線の段切れ等の信頼性低下は生じない。
差は約1000Å以下でも素子形成領域端部の電位と
中央部の電位をほぼ等しくすることができる。こ
の程度の基板表面の凹凸は、後に続くリソグラフ
イ工程での寸法精度の低下及び表面段差部での金
属配線の段切れ等の信頼性低下は生じない。
なお、本実施例では素子形成領域を異方性エツ
チングする際に水酸化カリウムとイソプロピルア
ルコールの混合液を用いたが、他のエツチング方
法たとえばエチレンジアミンとピロカテコールの
混合液を用いても同様の効果が得られる。さらに
このエツチング工程は異方性エツチングでなくと
も素子形成領域表面が凹状になるようエツチング
すれば同様の効果が得られる。
チングする際に水酸化カリウムとイソプロピルア
ルコールの混合液を用いたが、他のエツチング方
法たとえばエチレンジアミンとピロカテコールの
混合液を用いても同様の効果が得られる。さらに
このエツチング工程は異方性エツチングでなくと
も素子形成領域表面が凹状になるようエツチング
すれば同様の効果が得られる。
以上説明した如く、本発明によれば従来の
BOX法の特徴を損なうことなく、微細寸法の
MOSトランジスタに対しても、そのしきい値電
圧を所望の値に制御することができる。
BOX法の特徴を損なうことなく、微細寸法の
MOSトランジスタに対しても、そのしきい値電
圧を所望の値に制御することができる。
第１図ａ〜ｅは従来のBOX法による素子間分
離用酸化膜の製造工程を示す断面図、第２図ａ〜
ｆは本発明の一実施例の製造工程を示す断面図で
ある。 １１…シリコン基板、１２…マスク、１３…反
転防止層、１４…SiO2膜（第１の絶縁膜）、１５
…溝、１６…SiO2膜（第２の絶縁膜）、１７…レ
ジスト（平坦化被膜）、１８…斜面、１９…平坦
面、２０…ゲート酸化膜。
離用酸化膜の製造工程を示す断面図、第２図ａ〜
ｆは本発明の一実施例の製造工程を示す断面図で
ある。 １１…シリコン基板、１２…マスク、１３…反
転防止層、１４…SiO2膜（第１の絶縁膜）、１５
…溝、１６…SiO2膜（第２の絶縁膜）、１７…レ
ジスト（平坦化被膜）、１８…斜面、１９…平坦
面、２０…ゲート酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板のフイールド領域にほぼ垂直な側
壁を有する凹部を形成する工程と、 前記凹部に表面が平坦になるようにフイールド
絶縁膜を埋設する工程と、 素子形成領域の基板表面に異方性エツチングを
施して、端部に結晶方位により定まる傾料を有す
る凹部を形成する工程と、 前記素子形成領域に結晶方位による酸化速度の
差を利用してゲート幅方向両端部の傾斜面での膜
厚が中央部でのそれより厚くなるようにゲート酸
化膜を形成してMOSトランジスタを形成する工
程と、 を備えたことを特徴とする半導体装置の製造方
法。 ２ 凹部にフイールド絶縁膜を埋設する工程は、
リフトオフ法により凹部周辺に溝が形成された状
態でこの凹部に第１の絶縁膜を形成する工程と、
前記溝を埋めるように全面に第２の絶縁膜を形成
する工程と、全面に表面が平坦になるように流動
性物質膜を形成する工程と、この流動性物質膜お
よび前記第２の絶縁膜をこれらのエツチング速度
が等しいエツチング条件でエツチングする工程と
からなる特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19218081A JPS5893287A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19218081A JPS5893287A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893287A JPS5893287A (ja) | 1983-06-02 |
| JPH0370386B2 true JPH0370386B2 (ja) | 1991-11-07 |
Family
ID=16287003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19218081A Granted JPS5893287A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893287A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141346A (ja) * | 1986-12-03 | 1988-06-13 | Sony Corp | 半導体装置の製造方法 |
-
1981
- 1981-11-30 JP JP19218081A patent/JPS5893287A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5893287A (ja) | 1983-06-02 |
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