JP2554635B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2554635B2 JP2554635B2 JP61229726A JP22972686A JP2554635B2 JP 2554635 B2 JP2554635 B2 JP 2554635B2 JP 61229726 A JP61229726 A JP 61229726A JP 22972686 A JP22972686 A JP 22972686A JP 2554635 B2 JP2554635 B2 JP 2554635B2
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- silicon oxide
- semiconductor device
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、半導体装置の製造方法に係わり、特に集
積回路の素子間分離領域の形成方法に関する。
積回路の素子間分離領域の形成方法に関する。
（従来の技術） 従来、半導体集積回路の素子間分離法としては、シリ
コン窒化膜をマスクとして用いる選択酸化法（Locally
Oxidation of Silicon;LOCOS）が広く使われていたが、
素子間分離領域の幅が１μｍ以下になると素子間分離能
力の低下により使えなくなる。そのため、新しい素子間
分離技術の検討が行われている。その一つに、素子間分
離領域のシリコン方面に、反応性イオンエッチング（RI
E）により溝を形成した後、化学反応蒸着（CVD）法によ
ってシリコン酸化膜を埋め込む、いわゆるBOX法があ
る。このBOX法では、埋め込まれたシリコン酸化膜の密
度変化によってシリコン基板は応力を受け結晶欠陥を生
じ、ソース・ドレインでのpn接合の逆方向リーク電流が
増大する等の問題がある。
コン窒化膜をマスクとして用いる選択酸化法（Locally
Oxidation of Silicon;LOCOS）が広く使われていたが、
素子間分離領域の幅が１μｍ以下になると素子間分離能
力の低下により使えなくなる。そのため、新しい素子間
分離技術の検討が行われている。その一つに、素子間分
離領域のシリコン方面に、反応性イオンエッチング（RI
E）により溝を形成した後、化学反応蒸着（CVD）法によ
ってシリコン酸化膜を埋め込む、いわゆるBOX法があ
る。このBOX法では、埋め込まれたシリコン酸化膜の密
度変化によってシリコン基板は応力を受け結晶欠陥を生
じ、ソース・ドレインでのpn接合の逆方向リーク電流が
増大する等の問題がある。
（発明が解決しようとする問題点） 本発明は、上記の点に鑑み、反応性イオンエッチング
により形成された溝に埋め込まれたシリコン酸化膜の密
度変化による反応を緩和し、シリコン基板内に結晶欠陥
が発生するのを抑制し、素子特性の向上を可能にした半
導体装置の製造方法を提供することを目的とする。
により形成された溝に埋め込まれたシリコン酸化膜の密
度変化による反応を緩和し、シリコン基板内に結晶欠陥
が発生するのを抑制し、素子特性の向上を可能にした半
導体装置の製造方法を提供することを目的とする。
（問題点を解決するための手段） 本発明は、半導体集積回路の素子間分離領域を形成す
るに当たり、シリコン表面に溝を形成した後、被着法に
よってシリコン酸化膜を埋め込み、その後、次の薄膜形
成工程の前に、一旦1050℃以上の温度で少なくとも５秒
以上数10秒以内の熱処理を水蒸気を含む酸化性雰囲気中
で行うことを特徴とする。
るに当たり、シリコン表面に溝を形成した後、被着法に
よってシリコン酸化膜を埋め込み、その後、次の薄膜形
成工程の前に、一旦1050℃以上の温度で少なくとも５秒
以上数10秒以内の熱処理を水蒸気を含む酸化性雰囲気中
で行うことを特徴とする。
（作用） 溝に埋め込まれたシリコン酸化膜の密度変化による応
力は、酸化膜が粘性をもつ温度領域で熱処理を行うこと
により緩和させることができる。その緩和時間の温度依
存性は、極めて顕著であり、1000℃は720秒、1100℃で
は10秒となっている。従って、高温で熱処理を行うこと
によって、シリコン酸化膜の粘性が小さくなって、形状
変形を生じ、シリコン基板にもたらす応力を低下させる
ことができる。よって、本発明によれば、シリコン基板
内に結晶欠陥が発生するのを抑制することができる。こ
の場合、1050℃以上の温度で行うことによって、数10秒
以内の短時間で内部応力を緩和させることができ、か
つ、界面準位密度を減少させることができる。このと
き、酸化雰囲気に酸素もしくは水蒸気を含ませることに
より、短時間、かつ残留応力を小さくすることができ
る。
力は、酸化膜が粘性をもつ温度領域で熱処理を行うこと
により緩和させることができる。その緩和時間の温度依
存性は、極めて顕著であり、1000℃は720秒、1100℃で
は10秒となっている。従って、高温で熱処理を行うこと
によって、シリコン酸化膜の粘性が小さくなって、形状
変形を生じ、シリコン基板にもたらす応力を低下させる
ことができる。よって、本発明によれば、シリコン基板
内に結晶欠陥が発生するのを抑制することができる。こ
の場合、1050℃以上の温度で行うことによって、数10秒
以内の短時間で内部応力を緩和させることができ、か
つ、界面準位密度を減少させることができる。このと
き、酸化雰囲気に酸素もしくは水蒸気を含ませることに
より、短時間、かつ残留応力を小さくすることができ
る。
（実施例） 第１図は、本発明の一実施例による製造工程を示す断
面図である。まず、第１図（ａ）に示すように、例え
ば、比抵抗５〜50Ω・cmのＰ型（100）シリコン基板１
を用意し、全面に0.8μｍ程度のCVD酸化膜２をマスクと
して反応性イオンエッチング（RIE）を行い、垂直壁を
有する深さ２μｍ程度の溝３を形成する。つぎに、第１
図（ｂ）に示すように、CVD（Chemical Vopour Deposit
ion）法によってシリコン酸化膜４を埋め込む。続い
て、1100℃で１％の水蒸気を含む雰囲気中で、30秒間熱
処理を行う。その後、前記シリコン酸化膜４をRIEによ
ってエッチバックし、素子形成領域のシリコン表面を露
出せしめる。さらに、この後は、図示しないが、一般の
薄膜形成工程を含む製造工程にしたがって、トランジス
タを形成する。
面図である。まず、第１図（ａ）に示すように、例え
ば、比抵抗５〜50Ω・cmのＰ型（100）シリコン基板１
を用意し、全面に0.8μｍ程度のCVD酸化膜２をマスクと
して反応性イオンエッチング（RIE）を行い、垂直壁を
有する深さ２μｍ程度の溝３を形成する。つぎに、第１
図（ｂ）に示すように、CVD（Chemical Vopour Deposit
ion）法によってシリコン酸化膜４を埋め込む。続い
て、1100℃で１％の水蒸気を含む雰囲気中で、30秒間熱
処理を行う。その後、前記シリコン酸化膜４をRIEによ
ってエッチバックし、素子形成領域のシリコン表面を露
出せしめる。さらに、この後は、図示しないが、一般の
薄膜形成工程を含む製造工程にしたがって、トランジス
タを形成する。
この実施例によれば、第２図に示すように、RIEによ
り形成されたシリコン溝に結晶欠陥の発生を抑えてシリ
コン酸化膜を埋め込むことができる。
り形成されたシリコン溝に結晶欠陥の発生を抑えてシリ
コン酸化膜を埋め込むことができる。
尚、本発明は、上記実施例に限られるものではない。
第１図は、本発明の一実施例による素子間分離工程を示
す断面図、第２図は、本発明の効果を素子領域に形成さ
れたpn接合の逆方向特性によって示す図である。 １……Ｐ型シリコン基板、２……マスク用CVDシリコン
酸化膜、３……溝、４……埋め込み用シリコン酸化膜。
す断面図、第２図は、本発明の効果を素子領域に形成さ
れたpn接合の逆方向特性によって示す図である。 １……Ｐ型シリコン基板、２……マスク用CVDシリコン
酸化膜、３……溝、４……埋め込み用シリコン酸化膜。
Claims (3)
- 【請求項１】半導体集積回路の素子間分離領域を形成す
るに当たり、シリコン表面に溝を形成した後、被着法に
よってシリコン酸化膜を埋め込み、その後、次の薄膜形
成工程の前に、一旦1050℃以上の温度で少なくとも５秒
以上数10秒以内の熱処理を水蒸気を含む酸化性雰囲気中
で行うことを特徴とする半導体装置の製造方法。 - 【請求項２】前記被着法によるシリコン酸化膜の埋め込
み工程と熱処理工程を前記溝を完全に埋め込むまでに少
なくとも２回以上の複数回に分割して行うことを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方
法。 - 【請求項３】前記被着法によるシリコン酸化膜の埋め込
み工程と熱処理工程を連続して行い、工程間のウエハ温
度を被着温度より下げないことを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61229726A JP2554635B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61229726A JP2554635B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386449A JPS6386449A (ja) | 1988-04-16 |
| JP2554635B2 true JP2554635B2 (ja) | 1996-11-13 |
Family
ID=16896732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61229726A Expired - Fee Related JP2554635B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554635B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712533A (en) * | 1980-06-26 | 1982-01-22 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58168259A (ja) * | 1982-03-30 | 1983-10-04 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製造方法 |
-
1986
- 1986-09-30 JP JP61229726A patent/JP2554635B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386449A (ja) | 1988-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |