JP2876612B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2876612B2 JP2876612B2 JP2517289A JP2517289A JP2876612B2 JP 2876612 B2 JP2876612 B2 JP 2876612B2 JP 2517289 A JP2517289 A JP 2517289A JP 2517289 A JP2517289 A JP 2517289A JP 2876612 B2 JP2876612 B2 JP 2876612B2
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- polycrystalline silicon
- oxide film
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関し、特に、素子分
離酸化膜を備えた半導体装置の製造方法に関する。
離酸化膜を備えた半導体装置の製造方法に関する。
［従来の技術］ 従来のこの種半導体装置の製造方法を、第４図（ａ）
〜（ｆ）を参照して説明する。まず、第４図（ａ）に示
すように、半導体基板１上に第１の酸化膜２および窒化
膜４を順次形成した後に、選択的に形成したフォトレジ
スト６をマスクにして窒化膜４、第１の酸化膜２および
半導体基板１を順次エッチングして溝を形成する。続い
て、第４図（ｂ）に示すように、熱酸化法により、溝内
壁に第２の酸化膜を８を形成する。次に、第４図（ｃ）
に示すように、全面に埋め込み用多結晶シリコン層９を
形成して溝を埋め込み、次いで、第４図（ｄ）に示すよ
うに、埋め込み用多結晶シリコン層９をエッチバックし
て溝にのみこれを残す。続いて、第４図（ｅ）に示すよ
うに、窒化膜４をマスクとして、埋め込み用多結晶シリ
コン層９を熱酸化してその上表面に素子分離酸化膜10を
形成した後に、第４図（ｆ）に示すように、窒化膜４を
除去する。
〜（ｆ）を参照して説明する。まず、第４図（ａ）に示
すように、半導体基板１上に第１の酸化膜２および窒化
膜４を順次形成した後に、選択的に形成したフォトレジ
スト６をマスクにして窒化膜４、第１の酸化膜２および
半導体基板１を順次エッチングして溝を形成する。続い
て、第４図（ｂ）に示すように、熱酸化法により、溝内
壁に第２の酸化膜を８を形成する。次に、第４図（ｃ）
に示すように、全面に埋め込み用多結晶シリコン層９を
形成して溝を埋め込み、次いで、第４図（ｄ）に示すよ
うに、埋め込み用多結晶シリコン層９をエッチバックし
て溝にのみこれを残す。続いて、第４図（ｅ）に示すよ
うに、窒化膜４をマスクとして、埋め込み用多結晶シリ
コン層９を熱酸化してその上表面に素子分離酸化膜10を
形成した後に、第４図（ｆ）に示すように、窒化膜４を
除去する。
［発明が解決しようとする問題点］ 上述した従来の半導体装置の製造方法は、溝に埋め込
んだ多結晶シリコンを熱酸化して素子分離酸化膜を形成
する時に、素子領域の半導体基板上には酸化膜と窒化膜
しかないので、溝に埋め込んだ多結晶シリコンを熱酸化
して発生したストレスは素子分離酸化膜周囲の窒化膜
４、酸化膜２および半導体基板１に直接かかり、半導体
基板１に歪11を生じさせてしまう。その結果、リーク電
流の増大等装置の正常な動作を阻害する現象があらわれ
る。
んだ多結晶シリコンを熱酸化して素子分離酸化膜を形成
する時に、素子領域の半導体基板上には酸化膜と窒化膜
しかないので、溝に埋め込んだ多結晶シリコンを熱酸化
して発生したストレスは素子分離酸化膜周囲の窒化膜
４、酸化膜２および半導体基板１に直接かかり、半導体
基板１に歪11を生じさせてしまう。その結果、リーク電
流の増大等装置の正常な動作を阻害する現象があらわれ
る。
また、溝に埋め込まれた多結晶シリコンは、酸化膜に
より半導体基板から絶縁されているため、電気的に浮遊
状態となって電位が定まらず、これが装置の誤動作を誘
発する原因となる。
より半導体基板から絶縁されているため、電気的に浮遊
状態となって電位が定まらず、これが装置の誤動作を誘
発する原因となる。
［問題を解決するための手段］ 本発明による半導体装置の製造方法は、一導電型半導
体基板上に多結晶シリコン膜と窒化膜とを順次形成する
工程と、所定の領域の前記窒化膜、前記多結晶シリコン
膜および前記一導電型半導体基板を順次エッチング除去
して溝を形成する工程と、少なくとも溝内壁部分に酸化
膜を形成する工程と、前記酸化膜を異方性のあるエッチ
ング雰囲気に晒して前記溝の側壁にのみ前記酸化膜を残
す工程と、溝内に埋め込み用シリコン層を形成する工程
と、前記窒化膜をマスクとして前記埋め込み用シリコン
層の露出部を酸化して素子分離酸化膜を形成する工程
と、前記窒化膜および前記多結晶シリコン膜を順次エッ
チング除去する工程とを有している。
体基板上に多結晶シリコン膜と窒化膜とを順次形成する
工程と、所定の領域の前記窒化膜、前記多結晶シリコン
膜および前記一導電型半導体基板を順次エッチング除去
して溝を形成する工程と、少なくとも溝内壁部分に酸化
膜を形成する工程と、前記酸化膜を異方性のあるエッチ
ング雰囲気に晒して前記溝の側壁にのみ前記酸化膜を残
す工程と、溝内に埋め込み用シリコン層を形成する工程
と、前記窒化膜をマスクとして前記埋め込み用シリコン
層の露出部を酸化して素子分離酸化膜を形成する工程
と、前記窒化膜および前記多結晶シリコン膜を順次エッ
チング除去する工程とを有している。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図（ａ）〜（ｈ）は、本発明の一実施例の工程順
を示す断面図である。まず、第１図（ａ）に示すよう
に、半導体基板１上に第１の酸化膜２（例えば熱酸化法
による膜厚200Å〜1000Åの酸化膜）、第１の多結晶シ
リコン膜３（例えば化学的気相成長法による膜厚500Å
〜5000Åの多結晶シリコン）、窒化膜４（例えば化学的
気相成長法による膜厚500Å〜5000Åの窒化膜）および
第２の多結晶シリコン膜５（例えば化学的気相成長法に
よる膜厚500Å〜5000Åの多結晶シリコン）を順次形成
した後に、フォトレジスト６を用いて選択的に第２の多
結晶シリコン膜５、窒化膜４、第１の多結晶シリコン膜
３、第１の酸化膜２および半導体基板１を順次エッチン
グ除去して溝を形成する。
を示す断面図である。まず、第１図（ａ）に示すよう
に、半導体基板１上に第１の酸化膜２（例えば熱酸化法
による膜厚200Å〜1000Åの酸化膜）、第１の多結晶シ
リコン膜３（例えば化学的気相成長法による膜厚500Å
〜5000Åの多結晶シリコン）、窒化膜４（例えば化学的
気相成長法による膜厚500Å〜5000Åの窒化膜）および
第２の多結晶シリコン膜５（例えば化学的気相成長法に
よる膜厚500Å〜5000Åの多結晶シリコン）を順次形成
した後に、フォトレジスト６を用いて選択的に第２の多
結晶シリコン膜５、窒化膜４、第１の多結晶シリコン膜
３、第１の酸化膜２および半導体基板１を順次エッチン
グ除去して溝を形成する。
続いて、第１図（ｂ）に示すように、全面に第３の多
結晶シリコン膜７（例えば化学的気相成長法による膜厚
500Å〜2000Åの多結晶シリコン）を形成し、次いで、
第１図（ｃ）に示すように、全面を熱酸化して第２の酸
化膜８（例えば膜厚1000Å〜6000Åの酸化膜）を形成す
る。続いて、第１図（ｄ）に示すように、全面を異方性
のあるエッチング雰囲気に晒して溝の側壁にのみ第２の
酸化膜８を残す。この時のエッチングは、第２の酸化膜
８が第２の多結晶シリコン膜５および第１の窒化膜４の
側壁に残らないようにオーバーにする。
結晶シリコン膜７（例えば化学的気相成長法による膜厚
500Å〜2000Åの多結晶シリコン）を形成し、次いで、
第１図（ｃ）に示すように、全面を熱酸化して第２の酸
化膜８（例えば膜厚1000Å〜6000Åの酸化膜）を形成す
る。続いて、第１図（ｄ）に示すように、全面を異方性
のあるエッチング雰囲気に晒して溝の側壁にのみ第２の
酸化膜８を残す。この時のエッチングは、第２の酸化膜
８が第２の多結晶シリコン膜５および第１の窒化膜４の
側壁に残らないようにオーバーにする。
次に、第１図（ｅ）に示すように、全面に半導体基板
１と同導電型の不純物（例えばボロン）を含有した埋め
込み用多結晶シリコン層９（例えば化学的気相成長法に
よる膜厚１μ〜３μの多結晶シリコン）を形成し、続い
て、第１図（ｆ）に示すように、埋め込み用多結晶シリ
コン層９および第２の多結晶シリコン膜５をエッチバッ
クし、溝内にのみ埋め込み用多結晶シリコン層９を残
す。次に、第１図（ｇ）に示すように、窒化膜４をマス
クとして熱酸化を行い、素子分離酸化膜10（例えば膜厚
2000Å〜8000Åの酸化膜）を形成する。この工程で発生
するストレスは、第１の酸化膜２、第１の多結晶シリコ
ン膜３および窒化膜４にはかかるが、半導体基板１には
ほとんど影響を与えない。したがって、第１の多結晶シ
リコン膜３には歪11が発生するが、半導体基板１には発
生しない。最後に、第１図（ｈ）に示すように、窒化膜
４および第１の多結晶シリコン膜３をエッチング除去す
る。
１と同導電型の不純物（例えばボロン）を含有した埋め
込み用多結晶シリコン層９（例えば化学的気相成長法に
よる膜厚１μ〜３μの多結晶シリコン）を形成し、続い
て、第１図（ｆ）に示すように、埋め込み用多結晶シリ
コン層９および第２の多結晶シリコン膜５をエッチバッ
クし、溝内にのみ埋め込み用多結晶シリコン層９を残
す。次に、第１図（ｇ）に示すように、窒化膜４をマス
クとして熱酸化を行い、素子分離酸化膜10（例えば膜厚
2000Å〜8000Åの酸化膜）を形成する。この工程で発生
するストレスは、第１の酸化膜２、第１の多結晶シリコ
ン膜３および窒化膜４にはかかるが、半導体基板１には
ほとんど影響を与えない。したがって、第１の多結晶シ
リコン膜３には歪11が発生するが、半導体基板１には発
生しない。最後に、第１図（ｈ）に示すように、窒化膜
４および第１の多結晶シリコン膜３をエッチング除去す
る。
次に、第２図（ａ）、（ｂ）を参照して、本発明の他
の実施例について説明する。この実施例では、第２図
（ａ）に示すように、先の実施例において用いられた第
２の多結晶シリコン膜５が形成されていない。溝を形成
した後、先の実施例と同様の手段を用いて溝内壁にのみ
第２の酸化膜８を形成する。次いで、第２図（ｂ）に示
すように、溝内に選択エピタキシャル法を用いて、基板
と同導電型の単結晶シリコン層9aを成長させる。これ以
降の工程は、先の実施例と同様である。
の実施例について説明する。この実施例では、第２図
（ａ）に示すように、先の実施例において用いられた第
２の多結晶シリコン膜５が形成されていない。溝を形成
した後、先の実施例と同様の手段を用いて溝内壁にのみ
第２の酸化膜８を形成する。次いで、第２図（ｂ）に示
すように、溝内に選択エピタキシャル法を用いて、基板
と同導電型の単結晶シリコン層9aを成長させる。これ以
降の工程は、先の実施例と同様である。
次に、第３図（ａ）〜（ｃ）を参照して、本発明のさ
らに他の実施例について説明する。この実施例でも、先
の実施例と同様に、最初の実施例で用いられた第２の多
結晶シリコン膜５が省略されている。溝を形成した後、
第３図（ａ）に示すように、気相成長法を用いて、第２
の酸化膜８を形成する。次いで、第３図（ｂ）に示すよ
うに、第２の酸化膜８に異方性エッチングを施してこれ
を溝内壁部のみに残す。次に、全面にノンドープの埋め
込み用多結晶シリコン層９を形成する。続いて、第３図
（ｃ）に示すように、多結晶シリコン層９をエッチバッ
クして溝内にのみこれを残す。この場合、多結晶シリコ
ン層９の表面が、窒化膜表面より幾分低くなるようにエ
ッチバックする。この後の工程は、他の実施例と同様で
ある。
らに他の実施例について説明する。この実施例でも、先
の実施例と同様に、最初の実施例で用いられた第２の多
結晶シリコン膜５が省略されている。溝を形成した後、
第３図（ａ）に示すように、気相成長法を用いて、第２
の酸化膜８を形成する。次いで、第３図（ｂ）に示すよ
うに、第２の酸化膜８に異方性エッチングを施してこれ
を溝内壁部のみに残す。次に、全面にノンドープの埋め
込み用多結晶シリコン層９を形成する。続いて、第３図
（ｃ）に示すように、多結晶シリコン層９をエッチバッ
クして溝内にのみこれを残す。この場合、多結晶シリコ
ン層９の表面が、窒化膜表面より幾分低くなるようにエ
ッチバックする。この後の工程は、他の実施例と同様で
ある。
なお、第２の酸化膜８の形成方法は、多結晶シリコン
層の熱酸化あるいは化学的気相成長法などの外に、基板
表面に熱酸化を施すものであってもよい。
層の熱酸化あるいは化学的気相成長法などの外に、基板
表面に熱酸化を施すものであってもよい。
［発明の効果］ 以上説明したように、本発明は、溝に埋め込んだシリ
コン層を熱酸化して素子分離酸化膜を形成するときに、
素子領域の半導体基板上に多結晶シリコン膜および窒化
膜を設けてこれを行い、その後に窒化膜および多結晶シ
リコン膜を除去するものであるので、本発明によれば、
溝に埋め込んだシリコンを熱酸化して素子分離酸化膜を
形成する際に発生するストレスは、素子分離酸化膜の周
囲の窒化膜および多結晶シリコン膜にはかかるが、半導
体基板にはかからないようにすることができる。したが
って、歪は多結晶シリコン膜には発生するが、これを半
導体基板側には発生させないようにすることができる。
そして本発明によれば、素子分離酸化膜の周囲の多結晶
シリコン膜は後に除去されるので、結局、半導体基板に
は歪が残らないようにすることができる。
コン層を熱酸化して素子分離酸化膜を形成するときに、
素子領域の半導体基板上に多結晶シリコン膜および窒化
膜を設けてこれを行い、その後に窒化膜および多結晶シ
リコン膜を除去するものであるので、本発明によれば、
溝に埋め込んだシリコンを熱酸化して素子分離酸化膜を
形成する際に発生するストレスは、素子分離酸化膜の周
囲の窒化膜および多結晶シリコン膜にはかかるが、半導
体基板にはかからないようにすることができる。したが
って、歪は多結晶シリコン膜には発生するが、これを半
導体基板側には発生させないようにすることができる。
そして本発明によれば、素子分離酸化膜の周囲の多結晶
シリコン膜は後に除去されるので、結局、半導体基板に
は歪が残らないようにすることができる。
また、溝に埋め込まれたシリコン層は、溝の底面で半
導体基板と接続されるように形成されるので、これを半
導体基板と同電位に固定でき、デバイスの動作を安定化
させることができる。
導体基板と接続されるように形成されるので、これを半
導体基板と同電位に固定でき、デバイスの動作を安定化
させることができる。
第１図（ａ）〜（ｈ）、第２図（ａ）〜（ｂ）および第
３図（ａ）〜（ｃ）は、それぞれ、本発明の実施例の工
程順ほ示す半導体装置の断面図、第４図（ａ）〜（ｆ）
は、従来例の工程順を示す半導体装置の断面図である。 １……半導体基板、２……第１の酸化膜、３……第１の
多結晶シリコン膜、４……窒化膜、５……第２の多結晶
シリコン膜、６……フォトレジスト、７……第３の多結
晶シリコン膜、８……第２の酸化膜、９……埋め込み用
多結晶シリコン層、9a……埋め込み用単結晶シリコン
層、10……素子分離酸化膜、11……歪。
３図（ａ）〜（ｃ）は、それぞれ、本発明の実施例の工
程順ほ示す半導体装置の断面図、第４図（ａ）〜（ｆ）
は、従来例の工程順を示す半導体装置の断面図である。 １……半導体基板、２……第１の酸化膜、３……第１の
多結晶シリコン膜、４……窒化膜、５……第２の多結晶
シリコン膜、６……フォトレジスト、７……第３の多結
晶シリコン膜、８……第２の酸化膜、９……埋め込み用
多結晶シリコン層、9a……埋め込み用単結晶シリコン
層、10……素子分離酸化膜、11……歪。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/762 H01L 21/763
Claims (1)
- 【請求項１】一導電型半導体基板上に多結晶シリコン膜
および窒化膜を順次形成する工程と、所定の領域の前記
窒化膜、前記多結晶シリコン膜および前記一導電型半導
体基板を順次エッチング除去して溝を形成する工程と、
少なくとも溝内壁部分に酸化膜を形成する工程と、前記
酸化膜を異方性のあるエッチング雰囲気に晒して前記溝
の側壁にのみ前記酸化膜を残す工程と、溝内に埋め込み
用シリコン層を形成する工程と、前記窒化膜をマスクと
して前記埋め込み用シリコン層の露出部を酸化して素子
分離酸化膜を形成する工程と、前記窒化膜および前記多
結晶シリコン膜を順次除去する工程とを具備することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2517289A JP2876612B2 (ja) | 1989-02-03 | 1989-02-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2517289A JP2876612B2 (ja) | 1989-02-03 | 1989-02-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205340A JPH02205340A (ja) | 1990-08-15 |
| JP2876612B2 true JP2876612B2 (ja) | 1999-03-31 |
Family
ID=12158586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2517289A Expired - Lifetime JP2876612B2 (ja) | 1989-02-03 | 1989-02-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876612B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020056659A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체소자의 소자분리절연막 형성방법 |
-
1989
- 1989-02-03 JP JP2517289A patent/JP2876612B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02205340A (ja) | 1990-08-15 |
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