JP2775782B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明な素子間を誘電体により電気的に分離する半導
体装置に関し、特にその分離構造の製造方法に関する。
体装置に関し、特にその分離構造の製造方法に関する。
〔従来の技術〕 一般に半導体装置の素子間分離構造として、PN接合分
離構造と誘電体分離構造が提案されているが、分離領域
の微細化や容量の低減等の点で有利な誘電体分離構造が
広く採用されている。この誘電体分離構造の１つにSPOT
（Self−aligned Planar Oxidation Technology）が
あり、この誘電体分離構造では、誘電体膜厚に対する横
ひろがり、いわゆるバースビークが小さく、また素子領
域表面と分離領域表面とがほぼ平坦化されるという特徴
がある。
離構造と誘電体分離構造が提案されているが、分離領域
の微細化や容量の低減等の点で有利な誘電体分離構造が
広く採用されている。この誘電体分離構造の１つにSPOT
（Self−aligned Planar Oxidation Technology）が
あり、この誘電体分離構造では、誘電体膜厚に対する横
ひろがり、いわゆるバースビークが小さく、また素子領
域表面と分離領域表面とがほぼ平坦化されるという特徴
がある。
このSPOT誘電体分離構造を第３図を用いて説明する。
先ず、第３図（ａ）に示すように、Ｐ型シリコン基板
１の素子分離構造を形成する箇所に選択的にＰ型埋込領
域２を形成した後に、全面にＮ型エピタキシャル層３を
成長する。そして、このＮ型エピタキシャル層３の表面
を熱酸化し、酸化シリコン膜４を100〜1000Å形成す
る。更に、この酸化シリコン膜４上に500〜2000Åの厚
さに窒化シリコン膜５を堆積する。次に、前記Ｐ型埋込
領域２上部の素子間分離を行う部分のみ開孔したフォト
レジスト膜８を形成し、これをマスクにして前記窒化シ
リコン膜及び酸化シリコン膜４を選択的にエッチングす
る。
１の素子分離構造を形成する箇所に選択的にＰ型埋込領
域２を形成した後に、全面にＮ型エピタキシャル層３を
成長する。そして、このＮ型エピタキシャル層３の表面
を熱酸化し、酸化シリコン膜４を100〜1000Å形成す
る。更に、この酸化シリコン膜４上に500〜2000Åの厚
さに窒化シリコン膜５を堆積する。次に、前記Ｐ型埋込
領域２上部の素子間分離を行う部分のみ開孔したフォト
レジスト膜８を形成し、これをマスクにして前記窒化シ
リコン膜及び酸化シリコン膜４を選択的にエッチングす
る。
次に、第３図（ｂ）に示すように、前記窒化シリコン
膜５をマスクとして酸化処理を施し、酸化シリコン膜９
を形成する。
膜５をマスクとして酸化処理を施し、酸化シリコン膜９
を形成する。
次に、第３図（ｃ）に示すように、前記酸化シリコン
膜９を弗酸でエッチングして溝を形成した後、溝の底面
及び側面を熱酸化して100〜1000Åの酸化シリコン膜11
を形成する。更に、前記酸化シリコン膜11上と溝の上面
に突き出た庇状の窒化シリコン膜５の表裏面に夫々500
〜2000Åの窒化シリコン膜12を堆積する。
膜９を弗酸でエッチングして溝を形成した後、溝の底面
及び側面を熱酸化して100〜1000Åの酸化シリコン膜11
を形成する。更に、前記酸化シリコン膜11上と溝の上面
に突き出た庇状の窒化シリコン膜５の表裏面に夫々500
〜2000Åの窒化シリコン膜12を堆積する。
次に、第３図（ｄ）に示すように、庇部をマスクとし
て溝の底面の窒化シリコン膜12及び酸化シリコン膜11を
異方性蝕刻法により除去し、Ｎ型エピタキシャル層３を
露呈する。窒化シリコン膜12の一部は溝の側面に残され
る。
て溝の底面の窒化シリコン膜12及び酸化シリコン膜11を
異方性蝕刻法により除去し、Ｎ型エピタキシャル層３を
露呈する。窒化シリコン膜12の一部は溝の側面に残され
る。
更に、前記窒化シリコン膜５及び12をマスクとして酸
化処理を施し、第３図（ｅ）に示すように、素子間分離
酸化膜14を形成する。この素子間分離酸化膜14は底面で
Ｐ型埋込領域２と接して各素子領域を電気的に分離す
る。
化処理を施し、第３図（ｅ）に示すように、素子間分離
酸化膜14を形成する。この素子間分離酸化膜14は底面で
Ｐ型埋込領域２と接して各素子領域を電気的に分離す
る。
その後、前記窒化シリコン膜５及び12をエッチング処
理して除去すれば、第３図（ｆ）に示すように素子間分
離構造は完成される。
理して除去すれば、第３図（ｆ）に示すように素子間分
離構造は完成される。
上述した構成の素子間分離構造は、素子間分離酸化膜
14の底面がＰ型埋込領域２と接することで素子間の分離
が実現される。しかし、Ｎ型エピタキシャル層３が1.5
〜2.5μｍ程度に厚くなると、素子間分離酸化膜14の底
面がＰ型埋込領域２に接するまで深く酸化することが困
難になり、両者の接触が難しくなる。この場合、素子間
分離酸化膜14を厚くしようとしても、酸化時に欠陥が発
生し易く、各素子の特性に悪影響を及ぼすことになる。
14の底面がＰ型埋込領域２と接することで素子間の分離
が実現される。しかし、Ｎ型エピタキシャル層３が1.5
〜2.5μｍ程度に厚くなると、素子間分離酸化膜14の底
面がＰ型埋込領域２に接するまで深く酸化することが困
難になり、両者の接触が難しくなる。この場合、素子間
分離酸化膜14を厚くしようとしても、酸化時に欠陥が発
生し易く、各素子の特性に悪影響を及ぼすことになる。
また、Ｎ型エピタキシャル層３が厚くなるのに伴って
Ｐ型埋込領域２の上部の濃度が極めて薄くなり、素子間
分離酸化膜14との接触箇所において素子間でのリーク電
流を阻止する機能が低下され、絶縁不良が発生すること
にもなる。
Ｐ型埋込領域２の上部の濃度が極めて薄くなり、素子間
分離酸化膜14との接触箇所において素子間でのリーク電
流を阻止する機能が低下され、絶縁不良が発生すること
にもなる。
本発明は素子間分離効果の高い素子間分離酸化膜の製
造を可能にした半導体装置の製造方法を提供することを
目的とする。
造を可能にした半導体装置の製造方法を提供することを
目的とする。
本発明の半導体装置の製造方法は、一導電型の半導体
基板の所要領域に逆導電型の埋込領域を形成した後、こ
の上に厚い酸化膜を選択的に形成し、この厚い酸化膜を
埋込領域上で除去した後に半導体基板に埋込領域につな
がる逆導電型不純物領域を形成し、しかる上でこの逆導
電型不純物領域上に選択的に厚い酸化膜からなる素子間
分離酸化膜を形成する工程を含んでいる。
基板の所要領域に逆導電型の埋込領域を形成した後、こ
の上に厚い酸化膜を選択的に形成し、この厚い酸化膜を
埋込領域上で除去した後に半導体基板に埋込領域につな
がる逆導電型不純物領域を形成し、しかる上でこの逆導
電型不純物領域上に選択的に厚い酸化膜からなる素子間
分離酸化膜を形成する工程を含んでいる。
上述した製造方法では、逆導電型の埋込領域と素子間
分離酸化膜との間に逆導電型の不純物領域が介在され、
この不純物領域が素子間分離酸化膜と埋込領域との間を
接続させる。これにより、素子間分離酸化膜の厚さを大
きくできない場合においても、素子間の絶縁を確保する
ことが可能となる。
分離酸化膜との間に逆導電型の不純物領域が介在され、
この不純物領域が素子間分離酸化膜と埋込領域との間を
接続させる。これにより、素子間分離酸化膜の厚さを大
きくできない場合においても、素子間の絶縁を確保する
ことが可能となる。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｆ）は本発明の第１実施例を構造
工程順に示す断面図である。
工程順に示す断面図である。
先ず、第１図（ａ）に示すようにに、Ｐ型シリコン基
板１上の素子間分離領域に選択的にＰ型埋込領域２を形
成し、かつこの上にＮ型エピタキシャル層３を所要の厚
さに形成する。この厚さは1.5〜2.5μｍの厚さであって
もよい。このＮ型エピタキシャル層３の表面には熱酸化
によって酸化シリコン膜４を100〜1000Å形成する。更
に、この上に、300〜2000Åの窒化シリコン膜5, 500〜2
000Åの多結晶シリコン膜6, 300〜2000Åの窒化シリコ
ン膜７を順次堆積する。そして、素子間分離を行う前記
Ｐ型埋込領域２の上部のみ開孔したフォトレジスト膜８
を形成し、こさをマスクにして前記窒化シリコン膜7,多
結晶シリコン膜6,窒化シリコン膜５及び酸化シリコン膜
４を順次エッチング処理する。
板１上の素子間分離領域に選択的にＰ型埋込領域２を形
成し、かつこの上にＮ型エピタキシャル層３を所要の厚
さに形成する。この厚さは1.5〜2.5μｍの厚さであって
もよい。このＮ型エピタキシャル層３の表面には熱酸化
によって酸化シリコン膜４を100〜1000Å形成する。更
に、この上に、300〜2000Åの窒化シリコン膜5, 500〜2
000Åの多結晶シリコン膜6, 300〜2000Åの窒化シリコ
ン膜７を順次堆積する。そして、素子間分離を行う前記
Ｐ型埋込領域２の上部のみ開孔したフォトレジスト膜８
を形成し、こさをマスクにして前記窒化シリコン膜7,多
結晶シリコン膜6,窒化シリコン膜５及び酸化シリコン膜
４を順次エッチング処理する。
次に、第１図（ｂ）に示すように、前記窒化シリコン
膜7,多結晶シリコン膜６及び窒化シリコン膜５をマスク
として酸化処理を施し、厚い酸化シリコン膜９を形成す
る。
膜7,多結晶シリコン膜６及び窒化シリコン膜５をマスク
として酸化処理を施し、厚い酸化シリコン膜９を形成す
る。
次に、第１図（ｃ）に示すように、窒化シリコン及び
酸化シリコンに対する異方性エッチング処理を行うこと
により、上面には多結晶シリコン膜６が残され、かつこ
の多結晶シリコン膜６をマスクとして前記酸化シリコン
膜９がエッチングされ、溝Ａが形成される。更に、この
溝Ａの周囲に残された酸化シリコン膜9,多結晶シリコン
膜6,窒化シリコン膜５をマスクとして、ボロン等のＰ型
不純物をイオン打込みを行い、かつ熱処理を施すことに
よりＮ型エピタキシャル層３に前記Ｐ型埋込領域２に達
するＰ型不純物領域10を形成する。
酸化シリコンに対する異方性エッチング処理を行うこと
により、上面には多結晶シリコン膜６が残され、かつこ
の多結晶シリコン膜６をマスクとして前記酸化シリコン
膜９がエッチングされ、溝Ａが形成される。更に、この
溝Ａの周囲に残された酸化シリコン膜9,多結晶シリコン
膜6,窒化シリコン膜５をマスクとして、ボロン等のＰ型
不純物をイオン打込みを行い、かつ熱処理を施すことに
よりＮ型エピタキシャル層３に前記Ｐ型埋込領域２に達
するＰ型不純物領域10を形成する。
次に、第１図（ｄ）に示すように、溝Ａの周囲に残る
前記酸化シリコン膜９を弗素によりエッチングして溝Ｂ
を形成した後、溝の底面及び側面を熱酸化して酸化シリ
コン膜11を形成する。更に、溝の底面及び側面の酸化シ
リコン膜11上と溝Ｂの上面に突き出た窒化シリコン膜5,
多結晶シリコン膜６の庇部に夫々窒化シリコン膜12を堆
積する。
前記酸化シリコン膜９を弗素によりエッチングして溝Ｂ
を形成した後、溝の底面及び側面を熱酸化して酸化シリ
コン膜11を形成する。更に、溝の底面及び側面の酸化シ
リコン膜11上と溝Ｂの上面に突き出た窒化シリコン膜5,
多結晶シリコン膜６の庇部に夫々窒化シリコン膜12を堆
積する。
次に、第１図（ｅ）に示すように、前記溝Ｂの上面に
付き出た庇部をマスクとして溝の底面の窒化シリコン膜
12及び酸化シリコン膜11を異方性蝕刻法により除去し、
ここにＮ型エピタキシャル層３の表面を露呈させる。
付き出た庇部をマスクとして溝の底面の窒化シリコン膜
12及び酸化シリコン膜11を異方性蝕刻法により除去し、
ここにＮ型エピタキシャル層３の表面を露呈させる。
次に、第１図（ｆ）に示すように、前記窒化シリコン
膜５及び12をマスクとして酸化処理を施し、素子間分離
酸化膜14を形成する。このとき、多結晶シリコン膜６は
酸化されて酸化シリコン膜13となる。
膜５及び12をマスクとして酸化処理を施し、素子間分離
酸化膜14を形成する。このとき、多結晶シリコン膜６は
酸化されて酸化シリコン膜13となる。
しかる上で、前記酸化シリコン膜13及び窒化シリコン
膜5,12をエッチング処理して除去すれば、第１図（ｇ）
に示すように、素子間分離構造が完成される。
膜5,12をエッチング処理して除去すれば、第１図（ｇ）
に示すように、素子間分離構造が完成される。
このようにして製造される素子間分離構造は、素子間
分離酸化膜14の底面とＰ型埋込領域２との間にＰ型不純
物領域10が介在される。このため、素子間分離酸化膜14
の厚さが不足してその底面がＰ型埋込領域２に接しない
場合でも、介在されるＰ型不純物領域10で両者間の接触
が確保され、素子間の絶縁が保たれることになる。した
がって、1.5〜3.5μｍの厚いＮ型エピタキシャル層を有
する半導体装置でも、各素子間の絶縁の信頼性を高める
ことができる。
分離酸化膜14の底面とＰ型埋込領域２との間にＰ型不純
物領域10が介在される。このため、素子間分離酸化膜14
の厚さが不足してその底面がＰ型埋込領域２に接しない
場合でも、介在されるＰ型不純物領域10で両者間の接触
が確保され、素子間の絶縁が保たれることになる。した
がって、1.5〜3.5μｍの厚いＮ型エピタキシャル層を有
する半導体装置でも、各素子間の絶縁の信頼性を高める
ことができる。
なお、ある種の半導体装置では、素子間分離酸化膜の
形成部分の下方に、Ｐ型埋込領域とＮ型埋込領域とを有
することがある。この場合、Ｐ型埋込領域上にのみ、Ｐ
型不純物領域を形成する必要がある。
形成部分の下方に、Ｐ型埋込領域とＮ型埋込領域とを有
することがある。この場合、Ｐ型埋込領域上にのみ、Ｐ
型不純物領域を形成する必要がある。
第２図は本発明の第２実施例の断面図である。
この実施例では、フォトレジストや多結晶シリコン等
の耐異方性蝕刻材をマスク材15として溝Ａを選択的に形
成し、Ｐ型不純物領域10を必要な部分だけ形成する点に
特徴を有している。その後の工程は、第１の実施例と同
じである。
の耐異方性蝕刻材をマスク材15として溝Ａを選択的に形
成し、Ｐ型不純物領域10を必要な部分だけ形成する点に
特徴を有している。その後の工程は、第１の実施例と同
じである。
この実施例では、素子間分離を行う部分にのみＰ型不
純物領域10を形成するため、厚い酸化シリコン膜の一部
を素子内の分離領域として利用することが可能となり、
図示のようにＰ型埋込領域とＮ型埋込領域とを有する素
子間分離に使用できるという利点がある。
純物領域10を形成するため、厚い酸化シリコン膜の一部
を素子内の分離領域として利用することが可能となり、
図示のようにＰ型埋込領域とＮ型埋込領域とを有する素
子間分離に使用できるという利点がある。
以上説明したように本発明は、一導電型の半導体基板
に形成した逆導電型の埋込領域上に、この埋込領域につ
ながる逆導電型不純物領域を形成し、その上でこの逆導
電型不純物領域上に選択的に厚い酸化膜からなる素子間
分離酸化膜を形成しているので、逆導電型の埋込領域と
素子間分離酸化膜との間に逆導電型の不純物領域が介在
され、この不純物領域が素子間分離酸化膜と埋込領域と
の間を接続させる。したがって、一導電型の半導体基体
の厚さが大きい一方で、素子間分離酸化膜の厚さを大き
くできない場合においても、逆導電型不純物領域及び埋
込領域により、素子間でのリーク電流等を阻止し、素子
間の絶縁を確保して信頼性の高い半導体装置を製造でき
る効果がある。
に形成した逆導電型の埋込領域上に、この埋込領域につ
ながる逆導電型不純物領域を形成し、その上でこの逆導
電型不純物領域上に選択的に厚い酸化膜からなる素子間
分離酸化膜を形成しているので、逆導電型の埋込領域と
素子間分離酸化膜との間に逆導電型の不純物領域が介在
され、この不純物領域が素子間分離酸化膜と埋込領域と
の間を接続させる。したがって、一導電型の半導体基体
の厚さが大きい一方で、素子間分離酸化膜の厚さを大き
くできない場合においても、逆導電型不純物領域及び埋
込領域により、素子間でのリーク電流等を阻止し、素子
間の絶縁を確保して信頼性の高い半導体装置を製造でき
る効果がある。
第１図（ａ）乃至（ｇ）は本発明の第１実施例を製造工
程順に示す断面図、第２図は本発明の第２実施例の製造
工程の一部を示す断面図、第３図（ａ）乃至（ｆ）は従
来の製造方法を工程順に示す断面図である。 １……Ｐ型シリコン基板、２……Ｐ型埋込領域、 ３……Ｎ型エピタキシャル層、４……酸化シリコン膜、 ５……窒化シリコン膜、６……多結晶シリコン膜、 ７……窒化シリコン膜、８……フォトレジスト膜、 ９……酸化シリコン膜、10……Ｐ型不純物領域、 11……酸化シリコン膜、12……窒化シリコン膜、 13……酸化シリコン膜、14……素子間分離酸化膜、 15……マスク材。
程順に示す断面図、第２図は本発明の第２実施例の製造
工程の一部を示す断面図、第３図（ａ）乃至（ｆ）は従
来の製造方法を工程順に示す断面図である。 １……Ｐ型シリコン基板、２……Ｐ型埋込領域、 ３……Ｎ型エピタキシャル層、４……酸化シリコン膜、 ５……窒化シリコン膜、６……多結晶シリコン膜、 ７……窒化シリコン膜、８……フォトレジスト膜、 ９……酸化シリコン膜、10……Ｐ型不純物領域、 11……酸化シリコン膜、12……窒化シリコン膜、 13……酸化シリコン膜、14……素子間分離酸化膜、 15……マスク材。
Claims (1)
- 【請求項１】一導電型の半導体基板の所要領域に逆導電
型の埋込領域を形成する工程と、前記半導体基板の表面
上に第１耐酸化性膜及び耐異方性蝕刻膜及び第２耐酸化
性膜を順次形成する工程と、前記第１耐酸化性膜及び耐
異方性蝕刻膜及び第２耐酸化性膜を前記埋込領域上で開
口する工程と、前記第２耐酸化性膜をマスクとして前記
半導体基板の表面を酸化して厚い第１酸化膜を形成する
工程と、前記第２耐酸化性膜を除去する工程と、前記耐
異方性蝕刻膜をマスクとして前記第１酸化膜を異方的に
蝕刻し、前記半導体基板の表面を露呈させる第１の溝を
形成する工程と、前記第１の溝内の前記半導体基板に前
記逆導電型の埋込領域につながる逆導電型不純物領域を
形成する工程と、前記第１の溝の側壁に残る前記第１酸
化膜を除去して前記第１耐酸化性膜及び耐異方性蝕刻膜
の下方に延在する側壁を有する第２の溝を形成する工程
と、前記第２の溝の底面から前記側壁面及び前記第１耐
酸化性膜及び前記耐異方性蝕刻膜の表面に第３耐酸化性
膜を形成する工程と、前記第３耐酸化性膜を異方性蝕刻
し、前記第２の溝内において前記耐異方性蝕刻膜の陰に
ならない部分の前記半導体基板の表面を露呈する工程
と、前記第１耐酸化性膜及び残されている前記第３耐酸
化性膜をマスクとして前記半導体基板の表面を酸化して
素子間分離酸化膜を形成する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29509488A JP2775782B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29509488A JP2775782B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140929A JPH02140929A (ja) | 1990-05-30 |
| JP2775782B2 true JP2775782B2 (ja) | 1998-07-16 |
Family
ID=17816225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29509488A Expired - Fee Related JP2775782B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775782B2 (ja) |
-
1988
- 1988-11-22 JP JP29509488A patent/JP2775782B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02140929A (ja) | 1990-05-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |