JPH0964165A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0964165A JPH0964165A JP22096095A JP22096095A JPH0964165A JP H0964165 A JPH0964165 A JP H0964165A JP 22096095 A JP22096095 A JP 22096095A JP 22096095 A JP22096095 A JP 22096095A JP H0964165 A JPH0964165 A JP H0964165A
- Authority
- JP
- Japan
- Prior art keywords
- oxidation
- silicon
- oxide film
- semiconductor device
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 加圧酸化を使用することなく、低温短時間で
厚い酸化膜を形成する。 【解決手段】シリコン基板１上に選択的に窒化膜２を形
成する。この耐酸化膜をマスクとして基板１をエッチン
グする。このエッチングしたエッチング領域に選択的に
酸素イオン（Ｏ+ ）を注入する。このエッチング領域の
側壁に窒化膜６を形成する。エッチング領域中に多結晶
シリコン（又はアモルファスシリコン）７を設ける。こ
の後に熱酸化処理を行う。 【効果】 酸素イオンを予めシリコン基板に注入するこ
とでシリコンの酸化速度を早め、従来に比しはるかに低
温短時間で厚い酸化膜を形成できる。
厚い酸化膜を形成する。 【解決手段】シリコン基板１上に選択的に窒化膜２を形
成する。この耐酸化膜をマスクとして基板１をエッチン
グする。このエッチングしたエッチング領域に選択的に
酸素イオン（Ｏ+ ）を注入する。このエッチング領域の
側壁に窒化膜６を形成する。エッチング領域中に多結晶
シリコン（又はアモルファスシリコン）７を設ける。こ
の後に熱酸化処理を行う。 【効果】 酸素イオンを予めシリコン基板に注入するこ
とでシリコンの酸化速度を早め、従来に比しはるかに低
温短時間で厚い酸化膜を形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に選択酸化の方法を用いて素子分離用酸化
膜を形成するにあたり低温かつ短時間の酸化で厚い酸化
膜を形成する製造方法に関する。
法に関し、特に選択酸化の方法を用いて素子分離用酸化
膜を形成するにあたり低温かつ短時間の酸化で厚い酸化
膜を形成する製造方法に関する。
【０００２】
【従来の技術】従来の集積回路において、素子間分離の
方法として選択酸化法、いわゆるＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法を
用いて、厚い酸化膜を形成する方法が専ら用いられてい
る。また、トランジスタやダイオードといったディスク
リートデバイスの場合、素子間分離は不要であるが、Ｌ
ＯＣＯＳ法を用いた厚い酸化膜によって能動素子領域以
外を覆い、その上に引出し用電極パッドを形成すること
でパッドの寄生容量を低減し、高周波特性を改善するこ
とが極めて重要である。この厚い酸化膜による配線・パ
ッドの寄生容量低減効果はディスクリートデバイスに留
まらず、高周波信号を扱うＩＣ、ＬＳＩでも同様に重要
な問題である。
方法として選択酸化法、いわゆるＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法を
用いて、厚い酸化膜を形成する方法が専ら用いられてい
る。また、トランジスタやダイオードといったディスク
リートデバイスの場合、素子間分離は不要であるが、Ｌ
ＯＣＯＳ法を用いた厚い酸化膜によって能動素子領域以
外を覆い、その上に引出し用電極パッドを形成すること
でパッドの寄生容量を低減し、高周波特性を改善するこ
とが極めて重要である。この厚い酸化膜による配線・パ
ッドの寄生容量低減効果はディスクリートデバイスに留
まらず、高周波信号を扱うＩＣ、ＬＳＩでも同様に重要
な問題である。
【０００３】しかしながら、従来のＬＯＣＯＳ法では以
下の２つの問題がある。
下の２つの問題がある。
【０００４】まず第１に、耐酸化膜である窒化膜（Ｓｉ
3 Ｎ4 膜）をマスクとして酸化して酸化膜を形成する
が、必ず横方向への酸化が生じ、バーズビーク（Ｂｉｒ
ｄ´ｓＢｅａｋ）と呼ばれる食い込みが生じる。そし
て、素子の微細化が進めば進むほど、このバーズビーク
が無視できなくなるため、微細化の大きな障害となって
きた。
3 Ｎ4 膜）をマスクとして酸化して酸化膜を形成する
が、必ず横方向への酸化が生じ、バーズビーク（Ｂｉｒ
ｄ´ｓＢｅａｋ）と呼ばれる食い込みが生じる。そし
て、素子の微細化が進めば進むほど、このバーズビーク
が無視できなくなるため、微細化の大きな障害となって
きた。
【０００５】また第２に、従来のＬＯＣＯＳ法での酸化
は常圧あるいは高圧の雰囲気で行われるが、１μｍ以上
の厚い酸化膜を要する場合は、高圧（５〜１０ａｔｍ）
の酸化、いわゆる加圧酸化が行われる。加圧酸化を用い
る理由は以下の通りである。すなわち、常圧酸化による
と１μｍ以上の酸化では高温（１１００℃以上）、長時
間（２時間以上）の酸化時間が必要なため、バイポーラ
トランジスタ、ＩＣのようにエピタキシャル層を有する
場合に、前述した高温・長時間の熱処理により、エピタ
キシャル層の不純物分布が大幅に変動し、所望の特性が
得られなくなる。これに対し、加圧酸化ではもっと低温
（１０００℃前後）、かつ短時間（１〜３時間）の酸化
ですむからである。
は常圧あるいは高圧の雰囲気で行われるが、１μｍ以上
の厚い酸化膜を要する場合は、高圧（５〜１０ａｔｍ）
の酸化、いわゆる加圧酸化が行われる。加圧酸化を用い
る理由は以下の通りである。すなわち、常圧酸化による
と１μｍ以上の酸化では高温（１１００℃以上）、長時
間（２時間以上）の酸化時間が必要なため、バイポーラ
トランジスタ、ＩＣのようにエピタキシャル層を有する
場合に、前述した高温・長時間の熱処理により、エピタ
キシャル層の不純物分布が大幅に変動し、所望の特性が
得られなくなる。これに対し、加圧酸化ではもっと低温
（１０００℃前後）、かつ短時間（１〜３時間）の酸化
ですむからである。
【０００６】前述したＬＯＣＯＳ法のバーズビークが大
きいという問題に対しては、改良ＬＯＣＯＳ、更にはそ
の改良版のプロセスが提案されてきた。例えば、特開昭
６３―１５３８４０号公報には改良ＬＯＣＯＳ法を更に
改良した方法が記載されている。この公報に記載されて
いる方法は、前述したバーズビークを抑えられるため、
Ｓｉの基板の分離領域となるべき部分をエッチングした
後窒化膜を成長させ、エッチング部のみ残した後酸化す
るというものである。この方法によれば、バーズビーク
のない分離用酸化膜を比較的簡単に形成できる。
きいという問題に対しては、改良ＬＯＣＯＳ、更にはそ
の改良版のプロセスが提案されてきた。例えば、特開昭
６３―１５３８４０号公報には改良ＬＯＣＯＳ法を更に
改良した方法が記載されている。この公報に記載されて
いる方法は、前述したバーズビークを抑えられるため、
Ｓｉの基板の分離領域となるべき部分をエッチングした
後窒化膜を成長させ、エッチング部のみ残した後酸化す
るというものである。この方法によれば、バーズビーク
のない分離用酸化膜を比較的簡単に形成できる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記公
報の方法においても、高周波デバイスに不可欠の厚い酸
化膜を形成しようとした場合、常圧での高温長時間、あ
るいは加圧酸化が必要なことには変わりがない。加圧酸
化自体は有効な技術であるが、高圧を使うため炉のメイ
ンテナンスや安全性を考慮した取扱いが必要であり、作
業性・繁雑性のために常圧酸化ほどには普及しえない。
したがって、常圧酸化での高温長時間の熱処理によるエ
ピタキシャル層をはじめとする不純物分布変動を甘受す
る他ないという欠点がある。
報の方法においても、高周波デバイスに不可欠の厚い酸
化膜を形成しようとした場合、常圧での高温長時間、あ
るいは加圧酸化が必要なことには変わりがない。加圧酸
化自体は有効な技術であるが、高圧を使うため炉のメイ
ンテナンスや安全性を考慮した取扱いが必要であり、作
業性・繁雑性のために常圧酸化ほどには普及しえない。
したがって、常圧酸化での高温長時間の熱処理によるエ
ピタキシャル層をはじめとする不純物分布変動を甘受す
る他ないという欠点がある。
【０００８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は加圧酸化を使
用することなく、低温短時間で厚い酸化膜を形成でき、
かつバーズビークのない分離用酸化膜を形成することの
できる半導体装置の製造方法を提供することである。
るためになされたものであり、その目的は加圧酸化を使
用することなく、低温短時間で厚い酸化膜を形成でき、
かつバーズビークのない分離用酸化膜を形成することの
できる半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、第１導電型の半導体基板上に選択的に第
１の耐酸化膜を形成するステップと、前記第１の耐酸化
膜をマスクとして前記半導体基板をエッチングするステ
ップと、このエッチングしたエッチング領域に選択的に
酸素イオンを注入するステップと、前記エッチング領域
の側壁に第２の耐酸化膜を形成するステップと、前記エ
ッチング領域中に非単結晶シリコンを設けるステップ
と、この後に熱酸化処理を行うステップとを含むことを
特徴とする。
の製造方法は、第１導電型の半導体基板上に選択的に第
１の耐酸化膜を形成するステップと、前記第１の耐酸化
膜をマスクとして前記半導体基板をエッチングするステ
ップと、このエッチングしたエッチング領域に選択的に
酸素イオンを注入するステップと、前記エッチング領域
の側壁に第２の耐酸化膜を形成するステップと、前記エ
ッチング領域中に非単結晶シリコンを設けるステップ
と、この後に熱酸化処理を行うステップとを含むことを
特徴とする。
【００１０】本発明による他の半導体装置の製造方法
は、第１導電型の半導体基板上に選択的に第１の耐酸化
膜を形成するステップと、前記第１の耐酸化膜をマスク
として前記半導体基板をエッチングするステップと、こ
のエッチングしたエッチング領域に選択的に酸素イオン
を注入するステップと、前記エッチング領域の側壁に第
２の耐酸化膜を形成するステップと、この後に第１の熱
酸化処理を行うステップと、この熱酸化処理により形成
された酸化膜上に非単結晶シリコンを設けるステップ
と、この後に第２の熱酸化処理を行うステップとを含む
ことを特徴とする。
は、第１導電型の半導体基板上に選択的に第１の耐酸化
膜を形成するステップと、前記第１の耐酸化膜をマスク
として前記半導体基板をエッチングするステップと、こ
のエッチングしたエッチング領域に選択的に酸素イオン
を注入するステップと、前記エッチング領域の側壁に第
２の耐酸化膜を形成するステップと、この後に第１の熱
酸化処理を行うステップと、この熱酸化処理により形成
された酸化膜上に非単結晶シリコンを設けるステップ
と、この後に第２の熱酸化処理を行うステップとを含む
ことを特徴とする。
【００１１】
【発明の実施の形態】本発明の作用は以下の通りであ
る。
る。
【００１２】シリコン（Ｓｉ）基板の分離領域となるべ
き部分を、予め所定の深さだけ除去した後、チャンネル
ストッパ不純物と酸素イオン（Ｏ+ ）を導入する。この
導入後、ポリシリコン（多結晶シリコン）又はアモルフ
ァスシリコンを所定の厚みまで成膜し、しかる後に酸化
することで、厚い酸化膜を形成する。すなわち、酸素イ
オン（Ｏ+ ）を予めシリコン基板に注入することでシリ
コンの酸化速度を早め、従来に比しはるかに低温短時間
で厚い酸化膜を形成できるのである。
き部分を、予め所定の深さだけ除去した後、チャンネル
ストッパ不純物と酸素イオン（Ｏ+ ）を導入する。この
導入後、ポリシリコン（多結晶シリコン）又はアモルフ
ァスシリコンを所定の厚みまで成膜し、しかる後に酸化
することで、厚い酸化膜を形成する。すなわち、酸素イ
オン（Ｏ+ ）を予めシリコン基板に注入することでシリ
コンの酸化速度を早め、従来に比しはるかに低温短時間
で厚い酸化膜を形成できるのである。
【００１３】次に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１４】図１は本発明による半導体装置の製造方法
の第１の実施例の構成を示す工程図であり、半導体集積
回路に適用した場合が示されている。
の第１の実施例の構成を示す工程図であり、半導体集積
回路に適用した場合が示されている。
【００１５】まず、同図（ａ）に示されているように、
シリコン基板１上に酸化膜２、第１の窒化膜３を成長さ
せた後、フォトレジスト４を選択的に形成する。この形
成したフォトレジスト４をマスクとして窒化膜３、酸化
膜２及びシリコン基板１をエッチングし、図示されてい
るような溝を形成する。このときの窒化膜３、酸化膜２
の厚さは、各々後述する熱酸化でその膜３の下のシリコ
ンが酸化されないような厚み、及び酸化における歪み
（ストレス）を勘案して決められる。また、このエッチ
ングにおいて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌ
ｏｔｒｏｎ）等のエッチング装置を用いれば、極めて異
方性が高く、垂直な溝形状が得られ、最終的に横方向に
寸法変換差の少ない分離領域が得られる。
シリコン基板１上に酸化膜２、第１の窒化膜３を成長さ
せた後、フォトレジスト４を選択的に形成する。この形
成したフォトレジスト４をマスクとして窒化膜３、酸化
膜２及びシリコン基板１をエッチングし、図示されてい
るような溝を形成する。このときの窒化膜３、酸化膜２
の厚さは、各々後述する熱酸化でその膜３の下のシリコ
ンが酸化されないような厚み、及び酸化における歪み
（ストレス）を勘案して決められる。また、このエッチ
ングにおいて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌ
ｏｔｒｏｎ）等のエッチング装置を用いれば、極めて異
方性が高く、垂直な溝形状が得られ、最終的に横方向に
寸法変換差の少ない分離領域が得られる。
【００１６】しかる後、チャンネルストッパとなる不純
物イオン（本例ではＢ+ ）と、酸素イオン（Ｏ+ ）とを
注入する。このとき、フォトレジスタ４がイオン注入の
マスクとなる。チャンネルストッパイオン（Ｂ+ ）の注
入条件（エネルギ、ドーズ量）は、後工程での酸化によ
ってボロンが消滅することなく、分離用酸化膜直下に大
略１０17［ｃｍ-3］以上の不純物（ボロン）が存在する
よう考慮して決める。また、酸素イオン（Ｏ+ ）の注入
は後述の酸化でシリコン単独の場合に比し、増速酸化を
促進させるものであるから、所要の酸化膜厚を鑑みてエ
ネルギ、ドーズ量を決めれば良い。
物イオン（本例ではＢ+ ）と、酸素イオン（Ｏ+ ）とを
注入する。このとき、フォトレジスタ４がイオン注入の
マスクとなる。チャンネルストッパイオン（Ｂ+ ）の注
入条件（エネルギ、ドーズ量）は、後工程での酸化によ
ってボロンが消滅することなく、分離用酸化膜直下に大
略１０17［ｃｍ-3］以上の不純物（ボロン）が存在する
よう考慮して決める。また、酸素イオン（Ｏ+ ）の注入
は後述の酸化でシリコン単独の場合に比し、増速酸化を
促進させるものであるから、所要の酸化膜厚を鑑みてエ
ネルギ、ドーズ量を決めれば良い。
【００１７】次に、同図（ｂ）に示されているように、
第２の窒化膜全面に成膜した後、前述した異方性エッチ
ングを用いて、側壁のみに第２の窒化膜６を残す。これ
は、後述の酸化時に側壁を保護し、バーズビークを防止
するためである。必要に応じて、この窒化膜６の成膜前
に薄い酸化膜（〜６００Å、図示せず）を行えば、スト
レスの緩和がなされ、なお良い。
第２の窒化膜全面に成膜した後、前述した異方性エッチ
ングを用いて、側壁のみに第２の窒化膜６を残す。これ
は、後述の酸化時に側壁を保護し、バーズビークを防止
するためである。必要に応じて、この窒化膜６の成膜前
に薄い酸化膜（〜６００Å、図示せず）を行えば、スト
レスの緩和がなされ、なお良い。
【００１８】次に、同図（ｃ）に示されているように、
非単結晶シリコン（ポリシリコン又はアモルファスシリ
コン）を全面に成長させ、エッチバック等の手法を用い
て溝中にポリシリコン７を残置する。ポリシリコンの代
わりに、アモルファスシリコンを用いても良い。
非単結晶シリコン（ポリシリコン又はアモルファスシリ
コン）を全面に成長させ、エッチバック等の手法を用い
て溝中にポリシリコン７を残置する。ポリシリコンの代
わりに、アモルファスシリコンを用いても良い。
【００１９】最後に、同図（ｄ）に示されているよう
に、１０００℃〜１１００℃、１〜３時間の熱酸化を行
うことで、大略１μｍ前後の厚い酸化膜８を形成する。
したがって、ポリシリコンの残置する厚さは、前述の酸
素イオンの条件と併せ、所望の酸化膜８の厚みを考慮し
て決定すれば良い。
に、１０００℃〜１１００℃、１〜３時間の熱酸化を行
うことで、大略１μｍ前後の厚い酸化膜８を形成する。
したがって、ポリシリコンの残置する厚さは、前述の酸
素イオンの条件と併せ、所望の酸化膜８の厚みを考慮し
て決定すれば良い。
【００２０】図２には、図１と同様、半導体集積回路に
適用した第２の実施例が示されており、図１と同等部分
は同一符号により示されている。図１の場合と同様、シ
リコン基板１をエッチングした後、酸素イオン注入を行
う。この状態が同図（ａ）に示されている。
適用した第２の実施例が示されており、図１と同等部分
は同一符号により示されている。図１の場合と同様、シ
リコン基板１をエッチングした後、酸素イオン注入を行
う。この状態が同図（ａ）に示されている。
【００２１】さらに、同図（ｂ）に示されているよう
に、側壁の第２の窒化膜６の形成後、例としてボロンを
ドープしたポリシリコン（又はアモルファスシリコン）
９を成膜し、溝中に残置する。この後、熱酸化する工程
は、図１の場合と同様である。熱酸化することで、ポリ
シリコン９及び下地のシリコン基板１が酸化されると同
時に、同図（ｃ）に示されているように、ポリシリコン
中のボロンがシリコン基板中に拡散し、チャンネルスト
ッパ５を形成する。
に、側壁の第２の窒化膜６の形成後、例としてボロンを
ドープしたポリシリコン（又はアモルファスシリコン）
９を成膜し、溝中に残置する。この後、熱酸化する工程
は、図１の場合と同様である。熱酸化することで、ポリ
シリコン９及び下地のシリコン基板１が酸化されると同
時に、同図（ｃ）に示されているように、ポリシリコン
中のボロンがシリコン基板中に拡散し、チャンネルスト
ッパ５を形成する。
【００２２】図３には、第３の実施例が示されており、
図１及び図２と同等部分は同一符号により示されてい
る。この実施例では、同図（ａ）に示されているよう
に、シリコン基板１をエッチングし、チャンネルストッ
パ５を形成した後、まず第１回目の熱酸化を行い、第１
の酸化膜１０を形成する。この状態が同図（ｂ）に示さ
れている。このとき、前述したように、予めシリコン基
板に酸素イオン（Ｏ+ ）を注入してあるため、増速酸化
され、はるかに短時間、かつ低温で酸化膜１０が形成さ
れる。この後、同図（ｃ）に示されているように、ポリ
シリコン（又はアモルファスシリコン）を酸化し、第２
の酸化膜１１を形成する。
図１及び図２と同等部分は同一符号により示されてい
る。この実施例では、同図（ａ）に示されているよう
に、シリコン基板１をエッチングし、チャンネルストッ
パ５を形成した後、まず第１回目の熱酸化を行い、第１
の酸化膜１０を形成する。この状態が同図（ｂ）に示さ
れている。このとき、前述したように、予めシリコン基
板に酸素イオン（Ｏ+ ）を注入してあるため、増速酸化
され、はるかに短時間、かつ低温で酸化膜１０が形成さ
れる。この後、同図（ｃ）に示されているように、ポリ
シリコン（又はアモルファスシリコン）を酸化し、第２
の酸化膜１１を形成する。
【００２３】図４には、半導体装置のいわゆるディスク
リートデバイスに本発明を適用した場合が示されてお
り、図１〜図３と同等部分は同一符号により示されてい
る。
リートデバイスに本発明を適用した場合が示されてお
り、図１〜図３と同等部分は同一符号により示されてい
る。
【００２４】同図（ａ）は、シリコン基板のエッチング
として、等方的なウェットエッチングを使用した場合が
示されている。ディスクリートデバイスの場合、集積回
路の場合と異なり、単一の素子しか作らないことが多
く、集積度も問われないため、図示されているように、
等方性エッチングを用いても差支えない。図１の場合と
同様に、酸素イオン（Ｏ+ ）の注入後、側壁の第２の窒
化膜６の形成後、同図（ｂ）に示されているように、ポ
リシリコン（又はアモルファスシリコン）７の残置を経
て酸化を行えば、同図（ｃ）に示されているように、所
望の酸化膜分離が実現できる。
として、等方的なウェットエッチングを使用した場合が
示されている。ディスクリートデバイスの場合、集積回
路の場合と異なり、単一の素子しか作らないことが多
く、集積度も問われないため、図示されているように、
等方性エッチングを用いても差支えない。図１の場合と
同様に、酸素イオン（Ｏ+ ）の注入後、側壁の第２の窒
化膜６の形成後、同図（ｂ）に示されているように、ポ
リシリコン（又はアモルファスシリコン）７の残置を経
て酸化を行えば、同図（ｃ）に示されているように、所
望の酸化膜分離が実現できる。
【００２５】以上述べたように、本発明は、ＭＯＳ、バ
イポーラを問わず、集積回路に適用できるのみならず、
ディスクリートにも適用することができるのである。そ
して、熱処理を低温、かつ短時間にできるため、例えば
バイポーラデバイスのエピタキシャル層の不純物分布の
変動が少なく、良好な電気的特性を維持できるのであ
る。また、側壁に耐酸化膜を設けることにより、バーズ
ビークを防止することもできるのである。
イポーラを問わず、集積回路に適用できるのみならず、
ディスクリートにも適用することができるのである。そ
して、熱処理を低温、かつ短時間にできるため、例えば
バイポーラデバイスのエピタキシャル層の不純物分布の
変動が少なく、良好な電気的特性を維持できるのであ
る。また、側壁に耐酸化膜を設けることにより、バーズ
ビークを防止することもできるのである。
【００２６】
【発明の効果】以上説明したように本発明は、半導体基
板をエッチングした後、酸素イオン注入を行い、非単結
晶シリコンを残置して酸化を行うことにより、従来の方
法に比し、はるかに低温、かつ短時間で厚い酸化膜を形
成できるという効果がある。また、それと共に、熱処理
が低温、かつ短時間であるため、例えばバイポーラデバ
イスのエピタキシャル層の不純物分布の変動が少なく、
良好な電気的特性を維持できるという効果がある。
板をエッチングした後、酸素イオン注入を行い、非単結
晶シリコンを残置して酸化を行うことにより、従来の方
法に比し、はるかに低温、かつ短時間で厚い酸化膜を形
成できるという効果がある。また、それと共に、熱処理
が低温、かつ短時間であるため、例えばバイポーラデバ
イスのエピタキシャル層の不純物分布の変動が少なく、
良好な電気的特性を維持できるという効果がある。
【図１】本発明の第１の実施例による半導体装置の製造
方法を示す工程図である。
方法を示す工程図である。
【図２】本発明の第２の実施例による半導体装置の製造
方法を示す工程図である。
方法を示す工程図である。
【図３】本発明の第３の実施例による半導体装置の製造
方法を示す工程図である。
方法を示す工程図である。
【図４】本発明の第４の実施例による半導体装置の製造
方法を示す工程図である。
方法を示す工程図である。
１ シリコン基板 ２、８、１０、１１ 酸化膜 ３、６ 窒化膜 ４ フォトレジスト ５ チャンネルストッパ ７、９ ポリシリコン
Claims (6)
- 【請求項１】 第１導電型の半導体基板上に選択的に第
１の耐酸化膜を形成するステップと、前記第１の耐酸化
膜をマスクとして前記半導体基板をエッチングするステ
ップと、このエッチングしたエッチング領域に選択的に
酸素イオンを注入するステップと、前記エッチング領域
の側壁に第２の耐酸化膜を形成するステップと、前記エ
ッチング領域中に非単結晶シリコンを設けるステップ
と、この後に熱酸化処理を行うステップとを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 第１導電型の半導体基板上に選択的に第
１の耐酸化膜を形成するステップと、前記第１の耐酸化
膜をマスクとして前記半導体基板をエッチングするステ
ップと、このエッチングしたエッチング領域に選択的に
酸素イオンを注入するステップと、前記エッチング領域
の側壁に第２の耐酸化膜を形成するステップと、この後
に第１の熱酸化処理を行うステップと、この熱酸化処理
により形成された酸化膜上に非単結晶シリコンを設ける
ステップと、この後に第２の熱酸化処理を行うステップ
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記非単結晶シリコンは、多結晶シリコ
ンであることを特徴とする請求項１又は２記載の半導体
装置の製造方法。 - 【請求項４】 前記非単結晶シリコンは、非晶質シリコ
ンであることを特徴とする請求項１又は２記載の半導体
装置の製造方法。 - 【請求項５】 前記非単結晶シリコンは、第１導電型不
純物を含むことを特徴とする請求項１又は２記載の半導
体装置の製造方法。 - 【請求項６】 前記酸素イオンを注入するステップにお
いて、第１導電型不純物を同時に注入することを特徴と
する請求項１〜５のいずれかに記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220960A JP2751885B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220960A JP2751885B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964165A true JPH0964165A (ja) | 1997-03-07 |
| JP2751885B2 JP2751885B2 (ja) | 1998-05-18 |
Family
ID=16759260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7220960A Expired - Fee Related JP2751885B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751885B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153685A (ja) * | 2001-05-18 | 2008-07-03 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53147481A (en) * | 1977-05-27 | 1978-12-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and production of the same |
| JPS6070740A (ja) * | 1983-09-26 | 1985-04-22 | Mitsubishi Electric Corp | 素子間分離方法 |
| JPS63153840A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | 選択酸化分離方法 |
| JPS63177052U (ja) * | 1987-05-01 | 1988-11-16 | ||
| JPH0254562A (ja) * | 1988-08-18 | 1990-02-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1995
- 1995-08-30 JP JP7220960A patent/JP2751885B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53147481A (en) * | 1977-05-27 | 1978-12-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and production of the same |
| JPS6070740A (ja) * | 1983-09-26 | 1985-04-22 | Mitsubishi Electric Corp | 素子間分離方法 |
| JPS63153840A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | 選択酸化分離方法 |
| JPS63177052U (ja) * | 1987-05-01 | 1988-11-16 | ||
| JPH0254562A (ja) * | 1988-08-18 | 1990-02-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153685A (ja) * | 2001-05-18 | 2008-07-03 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751885B2 (ja) | 1998-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5192707A (en) | Method of forming isolated regions of oxide | |
| US5358893A (en) | Isolation method for semiconductor device | |
| WO1998036452A1 (en) | Semiconductor device and process for producing the same | |
| US5895252A (en) | Field oxidation by implanted oxygen (FIMOX) | |
| KR19980081825A (ko) | 반도체 집적회로장치의 제조방법 | |
| JP3751469B2 (ja) | Ｓｏｉ構造の半導体装置の製造方法 | |
| US5937310A (en) | Reduced bird's beak field oxidation process using nitrogen implanted into active region | |
| EP1000439B1 (en) | Method of forming side dielectrically isolated semiconductor devices | |
| JPH06318634A (ja) | 半導体装置の素子分離方法 | |
| JPH0851144A (ja) | 半導体集積回路の一部の構成体及びその製造方法 | |
| US5972777A (en) | Method of forming isolation by nitrogen implant to reduce bird's beak | |
| US5631189A (en) | Method of forming element isolation region | |
| JPH11145273A (ja) | 半導体装置の製造方法 | |
| JPH06163532A (ja) | 半導体素子分離方法 | |
| JPH05102292A (ja) | アイソプレーナ分離型活性領域の製造方法 | |
| US5763316A (en) | Substrate isolation process to minimize junction leakage | |
| US5962914A (en) | Reduced bird's beak field oxidation process using nitrogen implanted into active region | |
| JPH0964165A (ja) | 半導体装置の製造方法 | |
| KR0183719B1 (ko) | 리프레시 특성을 향상시킨 반도체 장치의 소자 분리 방법 | |
| JPH09330920A (ja) | 半導体装置の製造方法 | |
| KR940001254B1 (ko) | 폴리실리콘을 이용한 반도체 소자의 분리(isolation) 방법 | |
| KR940006082B1 (ko) | 반도체 소자의 분리(isolation) 방법 | |
| KR100699819B1 (ko) | 모스 트랜지스터의 형성방법 | |
| JPH05243215A (ja) | 改良型ポリ−バッファ型ｌｏｃｏｓ構成体製造方法 | |
| JPH05218013A (ja) | Ｃｍｏｓ装置用サブミクロン分離方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |