JPH0254562A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0254562A JPH0254562A JP20380188A JP20380188A JPH0254562A JP H0254562 A JPH0254562 A JP H0254562A JP 20380188 A JP20380188 A JP 20380188A JP 20380188 A JP20380188 A JP 20380188A JP H0254562 A JPH0254562 A JP H0254562A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分IF)
この発明は半導体装置の製造方法に係り、特に素子分離
領域の形成方法に関するものである。
領域の形成方法に関するものである。
(従来の技術)
従来、半導体装置において、素子分離領域の形成方法と
しては、エルゼークーイなどにより発表された選択酸化
法(LOCO3法: Local 0xidation
ofSilicon法)が主に採用されている。しか
しながら、このLOCO3法では、素子領域と素子分離
領域の中間にバーズビークと呼ばれる遷移領域が形成さ
れてしまい素子の高密度化を妨げている。また、素子分
離領域寸法が縮小されるに従い、トランジスターのしき
い値V□が上昇する狭チャネル効果や、寄生トランジス
タ(素子分離領域)のソース/ドレイン耐圧の劣化によ
るパンチスルー(punchthrough)が問題と
なってくる。
しては、エルゼークーイなどにより発表された選択酸化
法(LOCO3法: Local 0xidation
ofSilicon法)が主に採用されている。しか
しながら、このLOCO3法では、素子領域と素子分離
領域の中間にバーズビークと呼ばれる遷移領域が形成さ
れてしまい素子の高密度化を妨げている。また、素子分
離領域寸法が縮小されるに従い、トランジスターのしき
い値V□が上昇する狭チャネル効果や、寄生トランジス
タ(素子分離領域)のソース/ドレイン耐圧の劣化によ
るパンチスルー(punchthrough)が問題と
なってくる。
これらの問題を解決するために種々の溝分a法が提案さ
れている。その−例を第2図(al〜(61に示して以
下説明する。この方法は文献1984シンポジウム・オ
ン・ヴイエルエスアイ・テクノロジ−(1984SYM
PO3IUM ON VLSI TEffHNOLOG
Y)P28〜P29に開示されている。
れている。その−例を第2図(al〜(61に示して以
下説明する。この方法は文献1984シンポジウム・オ
ン・ヴイエルエスアイ・テクノロジ−(1984SYM
PO3IUM ON VLSI TEffHNOLOG
Y)P28〜P29に開示されている。
まず、第2図(alに示すごとく、シリコン基板11上
に熱酸化膜12.シリコン窒化膜13.CVD(Che
mical Vapour Deposition)酸
化膜14を順次形成し、その上に通常のホトリソグラフ
ィによりレジストパターン15を形成する。そして、そ
のレジストパターン15をマスクに39115914,
13゜12、更にはシリコン基板11をエツチングして
、該シリコン基板11に溝16を形成する。
に熱酸化膜12.シリコン窒化膜13.CVD(Che
mical Vapour Deposition)酸
化膜14を順次形成し、その上に通常のホトリソグラフ
ィによりレジストパターン15を形成する。そして、そ
のレジストパターン15をマスクに39115914,
13゜12、更にはシリコン基板11をエツチングして
、該シリコン基板11に溝16を形成する。
次に、レジストパターン15を除去した後、熱酸化を行
い、溝16の内壁に熱酸化膜17を形成した後、溝16
を埋めるように全面にポリシリコンI′!J18をCv
D法ニヨり堆積サセル(第2図(b))。
い、溝16の内壁に熱酸化膜17を形成した後、溝16
を埋めるように全面にポリシリコンI′!J18をCv
D法ニヨり堆積サセル(第2図(b))。
次に、エッチバック法によりポリシリコンl1J18を
全面エツチングして溝16にのみポリシリコン層18を
残し、溝16をポリシリコンR18で埋め込む(第2図
(C))。
全面エツチングして溝16にのみポリシリコン層18を
残し、溝16をポリシリコンR18で埋め込む(第2図
(C))。
次に、エッチバックのストッパに用いたCVD酸化膜1
4をエツチング除去した後、高温酸化雰囲気中で、埋め
込まれたポリシリコン層18の表面を酸化して、該表面
部を酸化膜19に転じせしめる(第2図[dl)、。
4をエツチング除去した後、高温酸化雰囲気中で、埋め
込まれたポリシリコン層18の表面を酸化して、該表面
部を酸化膜19に転じせしめる(第2図[dl)、。
次に、シリコン窒化膜13.熱酸化膜12をエツチング
除去することにより、シリコン基板11内に、酸化膜1
6.19で包まれたポリシリコン層18が埋め込まれた
素子分離領域が完成する(第2図(e))。
除去することにより、シリコン基板11内に、酸化膜1
6.19で包まれたポリシリコン層18が埋め込まれた
素子分離領域が完成する(第2図(e))。
(発明が解決しようとするi!E![)しかしながら、
上記従来の方法では、シリコン基板11の溝16をポリ
シリコン層18で埋め込む際、溝の幅依存という問題が
ある。すなわち、幅の狭い溝は埋まりやすく、広い溝は
埋まりにくいという現黴である。このため、幅の異なる
すべての溝を埋めようとすると、ポリシリコン層膜厚を
厚くしなければならない。膜厚が厚くなればその分膜厚
のバラツキが丙きくなり、エッチバック後のポリシリコ
ン層18の埋め込み形状がバラツクことになる。また、
埋め込まれたポリシリコン層18の一部(表面)を酸化
するため、シリコンが酸化シリコンになることより体積
膨張が起こり、シリコン基板11に結晶欠陥を誘起せし
め・それがリーク電流となって現われ分離能力を低下せ
しめる問題がある。また、酸化膜16.19で囲まれた
ポリシリコンPV18が電気的にフローティングになっ
ているため、電気的に不安定であるという問題があった
。
上記従来の方法では、シリコン基板11の溝16をポリ
シリコン層18で埋め込む際、溝の幅依存という問題が
ある。すなわち、幅の狭い溝は埋まりやすく、広い溝は
埋まりにくいという現黴である。このため、幅の異なる
すべての溝を埋めようとすると、ポリシリコン層膜厚を
厚くしなければならない。膜厚が厚くなればその分膜厚
のバラツキが丙きくなり、エッチバック後のポリシリコ
ン層18の埋め込み形状がバラツクことになる。また、
埋め込まれたポリシリコン層18の一部(表面)を酸化
するため、シリコンが酸化シリコンになることより体積
膨張が起こり、シリコン基板11に結晶欠陥を誘起せし
め・それがリーク電流となって現われ分離能力を低下せ
しめる問題がある。また、酸化膜16.19で囲まれた
ポリシリコンPV18が電気的にフローティングになっ
ているため、電気的に不安定であるという問題があった
。
この発明は、エッチバックというプロセスを用いずに、
いかなる幅の溝においても均一の深さに酸化膜で埋め込
まれた電気的に安定な素子分離領域を形成することを目
的とする。
いかなる幅の溝においても均一の深さに酸化膜で埋め込
まれた電気的に安定な素子分離領域を形成することを目
的とする。
(課題を解決するための手段)
この発明では、シリコン基板の表面部内に溝を形成した
後、その溝の底部基板内に酸素イオン注入により埋込み
シリコン酸化膜層を形成し、次いで、前記溝内にシリコ
ン層を選択的に成長させることと、溝底部に残ったシリ
コン層と共に前記シリコン層を酸素イオン注入によりシ
リコン酸化膜層に変換することを少なくとも1回以上行
って、前記埋込みシリコン酸化膜層に連続するシリコン
酸化膜層で溝内を埋め込む。
後、その溝の底部基板内に酸素イオン注入により埋込み
シリコン酸化膜層を形成し、次いで、前記溝内にシリコ
ン層を選択的に成長させることと、溝底部に残ったシリ
コン層と共に前記シリコン層を酸素イオン注入によりシ
リコン酸化膜層に変換することを少なくとも1回以上行
って、前記埋込みシリコン酸化膜層に連続するシリコン
酸化膜層で溝内を埋め込む。
(作 用)
上記の方法においては、シリコン基板に溝を形成した後
、該溝底部の基板内に対する酸素イオン注入によるシリ
コン酸化膜層の形成と、溝に対するシリコン層の選択的
成長、溝底部に残ったシリコン層を含む前記シリコン層
の酸素イオン注入によるシリコン酸化膜層への変換によ
り、エッチバックの工程をとらずに溝の幅依存なしに、
溝部を含む基板内に均一の深さにシリコン酸化膜層が埋
め込まれ、素子分離領域が形成される。埋込み層は、す
べてシリコン酸化膜となる。また、このシリコン酸化膜
層による溝埋込み後、シリコン酸化膜層表面に残るシリ
コン層を酸化やエツチングで除去する必要があるが、そ
れを酸化で行うとしても、この場合は残存シリコン層が
極く薄いので、酸化膨張によるストレスでシリコン基板
に結晶欠陥が生じることはない。
、該溝底部の基板内に対する酸素イオン注入によるシリ
コン酸化膜層の形成と、溝に対するシリコン層の選択的
成長、溝底部に残ったシリコン層を含む前記シリコン層
の酸素イオン注入によるシリコン酸化膜層への変換によ
り、エッチバックの工程をとらずに溝の幅依存なしに、
溝部を含む基板内に均一の深さにシリコン酸化膜層が埋
め込まれ、素子分離領域が形成される。埋込み層は、す
べてシリコン酸化膜となる。また、このシリコン酸化膜
層による溝埋込み後、シリコン酸化膜層表面に残るシリ
コン層を酸化やエツチングで除去する必要があるが、そ
れを酸化で行うとしても、この場合は残存シリコン層が
極く薄いので、酸化膨張によるストレスでシリコン基板
に結晶欠陥が生じることはない。
(実施例)
以下この発明の一実施例を第1図(a)〜[hlを参照
して説明1°る。
して説明1°る。
まず第1図[alに示すように、[100]面方位のP
型シリコン基板21上に熱酸化によりシリコン酸化膜2
2を500人厚定形成する。続いてその上にCVD法に
よりシリコン窒化膜23を1500人厚に形成し、さら
にその上にCVD法によりシリコン酸化膜24を700
0人厚に形成する。その後、それら3a!膜22〜24
上に通常のホトリソグラフィにより図示しないレジスト
パターンを形成して、該レジストパターンをマスクとし
て3層膜22〜24をエツチングすることにより、この
3層膜22〜24に開口部25を形成する。
型シリコン基板21上に熱酸化によりシリコン酸化膜2
2を500人厚定形成する。続いてその上にCVD法に
よりシリコン窒化膜23を1500人厚に形成し、さら
にその上にCVD法によりシリコン酸化膜24を700
0人厚に形成する。その後、それら3a!膜22〜24
上に通常のホトリソグラフィにより図示しないレジスト
パターンを形成して、該レジストパターンをマスクとし
て3層膜22〜24をエツチングすることにより、この
3層膜22〜24に開口部25を形成する。
次に、レジストパターンを除去した後、シリコン酸化膜
24をマスクにして開口部25を通してシリコン基板2
1を約4000人エツチングし、該シリコン基板21の
表面部内にF826を形成する。なお、この溝26の形
成は、前記レジストパターンをマスクとして前記3層膜
22〜24と共にシリコン基板21をエツチングするこ
とにより形成1°ることも可能である。(第1図(b)
)次に、高温酸化にて、シリコン基板21の溝26の内
壁に400人厚0シリコン酸化膜27を成長させる。そ
の後、異方性エツチング(RIE:Reactive
Jon Etching)により導26の底部(Dシリ
コン酸化膜2rのみをエツチングすることにより、シリ
コン酸化膜27が第1図(c)に示すように427の側
壁のみに残るようにする。このように側壁のみにシリコ
ン酸化膜27を残す理由は、後の溝26内のシリコンエ
ピタキシャル成長を良好に行う10ためである。
24をマスクにして開口部25を通してシリコン基板2
1を約4000人エツチングし、該シリコン基板21の
表面部内にF826を形成する。なお、この溝26の形
成は、前記レジストパターンをマスクとして前記3層膜
22〜24と共にシリコン基板21をエツチングするこ
とにより形成1°ることも可能である。(第1図(b)
)次に、高温酸化にて、シリコン基板21の溝26の内
壁に400人厚0シリコン酸化膜27を成長させる。そ
の後、異方性エツチング(RIE:Reactive
Jon Etching)により導26の底部(Dシリ
コン酸化膜2rのみをエツチングすることにより、シリ
コン酸化膜27が第1図(c)に示すように427の側
壁のみに残るようにする。このように側壁のみにシリコ
ン酸化膜27を残す理由は、後の溝26内のシリコンエ
ピタキシャル成長を良好に行う10ためである。
次に、図示しないが斜めイオン注入法によりチャネルス
トップイオン注入をB” 30 keV 、 IE13
ions/cdの条件で溝26底部および側壁部に対し
て行う。
トップイオン注入をB” 30 keV 、 IE13
ions/cdの条件で溝26底部および側壁部に対し
て行う。
次に、シリコン酸化膜24をマスクにして開口部25を
通して溝26の底部に対して酸素イオン0+のイオン注
入を150 keV 、 2.2 E 181ons/
cdの条件で行うことより、溝26底部の基板21内に
約1000人厚の埋込みシリコン酸化膜層28を形成す
る。この際、溝26底部の表面層約1000人はシリコ
ン酸化膜にはならず単結晶シリコン層29のまま維持さ
れる。(第1図(d))次に、選択エピタキシャル成長
法により溝26内の単結晶シリコン層29上に、3層膜
22〜24下のシリコン基板21表面の高さと同程度に
なるまでシリコン層30をエピタキシャル成長させる。
通して溝26の底部に対して酸素イオン0+のイオン注
入を150 keV 、 2.2 E 181ons/
cdの条件で行うことより、溝26底部の基板21内に
約1000人厚の埋込みシリコン酸化膜層28を形成す
る。この際、溝26底部の表面層約1000人はシリコ
ン酸化膜にはならず単結晶シリコン層29のまま維持さ
れる。(第1図(d))次に、選択エピタキシャル成長
法により溝26内の単結晶シリコン層29上に、3層膜
22〜24下のシリコン基板21表面の高さと同程度に
なるまでシリコン層30をエピタキシャル成長させる。
この時、選択エピタキシャル成長法の代わりに選択ポI
Jシリコン成長法を用いることもできる。ここでは、選
択エピタキシャル成長法(単結晶成長法)を用いた。(
第1図(e)) 次に、上記酸素イオン注入と同一条件で再び酸素イオン
注入を行う。この酸素イオン注入により埋込みシリコン
酸化膜層28上の単結晶シリコン層29.30は、前記
埋込みシリコン酸化膜層28と連続したシリコン酸化膜
層31となる。この際、単結晶シリコン層30の表面層
約1000人は、上記初回の酸素イオン注入時と同様に
単結晶シリコン層30のまま残る。(第1図(f))次
に、CvDシリコン酸化膜24をエツチング除去した後
、シリコン窒化膜23を耐酸化マスクとして1000人
厚の単結晶シリコン層3oを酸化してシリコン酸化膜3
2とする(第1図(g))。
Jシリコン成長法を用いることもできる。ここでは、選
択エピタキシャル成長法(単結晶成長法)を用いた。(
第1図(e)) 次に、上記酸素イオン注入と同一条件で再び酸素イオン
注入を行う。この酸素イオン注入により埋込みシリコン
酸化膜層28上の単結晶シリコン層29.30は、前記
埋込みシリコン酸化膜層28と連続したシリコン酸化膜
層31となる。この際、単結晶シリコン層30の表面層
約1000人は、上記初回の酸素イオン注入時と同様に
単結晶シリコン層30のまま残る。(第1図(f))次
に、CvDシリコン酸化膜24をエツチング除去した後
、シリコン窒化膜23を耐酸化マスクとして1000人
厚の単結晶シリコン層3oを酸化してシリコン酸化膜3
2とする(第1図(g))。
その後、1150℃窒素ガス雰囲気中でアニールを行う
。このアニールは、酸素イオン注入により形成されたシ
リコン酸化膜層28,31の質の改善のためであり、し
たがって、前記1000人厚の単結晶シリコン層30の
酸化の前に行うこともできる。
。このアニールは、酸素イオン注入により形成されたシ
リコン酸化膜層28,31の質の改善のためであり、し
たがって、前記1000人厚の単結晶シリコン層30の
酸化の前に行うこともできる。
最後に、シリコン窒化膜23とシリコン酸化膜22をエ
ツチング除去することより、溝26部分を含むシリコン
基板21内にシリコン酸化膜層28.31が素子分離領
域として埋め込まれた構造を完成させる(第1図(h)
)。
ツチング除去することより、溝26部分を含むシリコン
基板21内にシリコン酸化膜層28.31が素子分離領
域として埋め込まれた構造を完成させる(第1図(h)
)。
なお、上記の方法では、シリコン酸化膜層31の表面に
残存した1000人厚の単結晶シリコン層30を酸化し
て除去しているが、酸化せずに、単結晶シリコン層30
をエツチングして除去することも可能である。
残存した1000人厚の単結晶シリコン層30を酸化し
て除去しているが、酸化せずに、単結晶シリコン層30
をエツチングして除去することも可能である。
また、上記方法では、エピタキシャル成長を1回、酸素
イオン注入を1回用いて約4000人深さの溝26をシ
リコン酸化膜層で埋めているが、溝が深い場合には、エ
ピタキシャル成長と酸素イオン注入を複数回繰り返して
溝を酸化膜層で埋め込むようにしてもよい。因みに、上
記実施例の場合は、2回の酸素イオン注入と、1回のエ
ピタキシャル成長により約1μm程度の深さの埋込み層
を形成している。
イオン注入を1回用いて約4000人深さの溝26をシ
リコン酸化膜層で埋めているが、溝が深い場合には、エ
ピタキシャル成長と酸素イオン注入を複数回繰り返して
溝を酸化膜層で埋め込むようにしてもよい。因みに、上
記実施例の場合は、2回の酸素イオン注入と、1回のエ
ピタキシャル成長により約1μm程度の深さの埋込み層
を形成している。
(発明の効果)
以上説明したように、この発明の製造方法によれば、シ
リコン基板に溝を形成した後、この溝底部の基板内に酸
素イオン注入により埋込みシリコン酸化膜層を形成する
ことと、溝内にシリコン層を選択的に成長させろこと、
さらには溝底部に残ったシリコン層と共に前記シリコン
層を酸素イオン注入でシリコン酸化膜層に変換すること
により、エッチバックの工程をとらずに溝の幅依存なし
に均一の深さに、シリコン酸化!IIJI!1を埋込む
ことができ、素子針Ia領域を形成することができろ。
リコン基板に溝を形成した後、この溝底部の基板内に酸
素イオン注入により埋込みシリコン酸化膜層を形成する
ことと、溝内にシリコン層を選択的に成長させろこと、
さらには溝底部に残ったシリコン層と共に前記シリコン
層を酸素イオン注入でシリコン酸化膜層に変換すること
により、エッチバックの工程をとらずに溝の幅依存なし
に均一の深さに、シリコン酸化!IIJI!1を埋込む
ことができ、素子針Ia領域を形成することができろ。
しかも、この方法では、埋込み層がすべてシリコン酸化
膜なため、ポリシリコン埋込みの場合のように電気的に
ブローティングになることはなく、電気的に安定な素子
分離領域を形成することができる。また、溝をシリコン
酸化膜層で埋込み後、該シリコン酸化膜層の表面に残っ
たシリコン層を酸化やエツチングで除去する必要がある
が、それを酸化で行うとしても、この場合は前記シリコ
ン層が極く薄いため、酸化膨張によるシリコン基板への
ストレスによる結晶欠陥の発生や、これに付随するリー
ク電流の増加を抑制できる。
膜なため、ポリシリコン埋込みの場合のように電気的に
ブローティングになることはなく、電気的に安定な素子
分離領域を形成することができる。また、溝をシリコン
酸化膜層で埋込み後、該シリコン酸化膜層の表面に残っ
たシリコン層を酸化やエツチングで除去する必要がある
が、それを酸化で行うとしても、この場合は前記シリコ
ン層が極く薄いため、酸化膨張によるシリコン基板への
ストレスによる結晶欠陥の発生や、これに付随するリー
ク電流の増加を抑制できる。
第1図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第2図は従来の製造方法を示す工程断
面図である。 21・・P型シリコン基板、26 ・溝、28・・埋込
みシリコン酸化膜層、29 単結晶シリコン層、30・
・シリコン層、31・・シリコン酸化膜層、32・・・
シリコン酸化膜。 が!Lj:””l□ 21 : P型シリコン基板 26:溝 28:埋込みシリコン酸化膜層 29 :単結晶シリコン層 30 :シリコン層 31:シリコン酸化膜層 32 :シリコン酸化膜 本発明1こ係る製造方法 第1図 本発明1こ係る製造方法 第1 ヌ 従来の製造方法 第2″:A
示す工程断面図、第2図は従来の製造方法を示す工程断
面図である。 21・・P型シリコン基板、26 ・溝、28・・埋込
みシリコン酸化膜層、29 単結晶シリコン層、30・
・シリコン層、31・・シリコン酸化膜層、32・・・
シリコン酸化膜。 が!Lj:””l□ 21 : P型シリコン基板 26:溝 28:埋込みシリコン酸化膜層 29 :単結晶シリコン層 30 :シリコン層 31:シリコン酸化膜層 32 :シリコン酸化膜 本発明1こ係る製造方法 第1図 本発明1こ係る製造方法 第1 ヌ 従来の製造方法 第2″:A
Claims (1)
- 【特許請求の範囲】 (a)シリコン基板の表面部内に溝を形成する工程と、 (b)その溝の底部基板内に酸素イオン注入により埋込
みシリコン酸化膜層を形成する工程と、(c)その後、
前記溝内にシリコン層を選択的に成長させることと、溝
底部に残存するシリコン層と共に前記シリコン層を酸素
イオン注入によりシリコン酸化膜層に変換することを少
なくとも1回以上行って、前記埋込みシリコン酸化膜層
に連続するシリコン酸化膜層で溝内を埋め込む工程と、
(d)その後、アニールによる前記シリコン酸化膜層の
改質と、シリコン酸化膜層表面に残存するシリコン層の
除去を行う工程 とを素子分離領域形成工程として具備することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20380188A JPH0254562A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20380188A JPH0254562A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0254562A true JPH0254562A (ja) | 1990-02-23 |
Family
ID=16479963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20380188A Pending JPH0254562A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0254562A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995018462A1 (fr) * | 1993-12-28 | 1995-07-06 | Nippon Steel Corporation | Procede et dispositif de fabrication d'un substrat a semi-conducteurs |
JPH0964165A (ja) * | 1995-08-30 | 1997-03-07 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-08-18 JP JP20380188A patent/JPH0254562A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995018462A1 (fr) * | 1993-12-28 | 1995-07-06 | Nippon Steel Corporation | Procede et dispositif de fabrication d'un substrat a semi-conducteurs |
US5918151A (en) * | 1993-12-28 | 1999-06-29 | Nippon Steel Corporation | Method of manufacturing a semiconductor substrate and an apparatus for manufacturing the same |
JPH0964165A (ja) * | 1995-08-30 | 1997-03-07 | Nec Corp | 半導体装置の製造方法 |
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