KR19980081825A - 반도체 집적회로장치의 제조방법 - Google Patents

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이케다슈지
다카마츠아키라
스즈키노리오
시미즈히로후미
요시다야스코
후쿠다가즈시
호리베신이치
노조에도시오
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히다치세사쿠쇼(주)
스즈키진이치로
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Abstract

반도체 집적회로장치를 제조하기 위한 기술에 관한 것으로서, 소자의 미세화를 촉진하고 소자특성을 향상시키기 위해 소자분리홈의 형상을 최적화할 수 있고 소자분리홈에 매립된 산화실리콘막의 소결에 의해 발생하는 활성영역상의 응력으로 부터의 소자특성에 미치는 악영향을 저감할 수 있는 기술을 제공하기 위해서, 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정, (d) 반도체기판의 주면상에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정, (e) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키는 공정, (f) 질화실리콘막의 상부에 배치된 제3 산화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막을 남기는 공정 및 (g) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고, 제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고, 제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정되는 구성으로 하였다.
이러한 구성으로 하는 것에 의해, 1000℃ 이하의 온도에서 소자분리홈의 형상을 최적화 할 수 있어, 소자의 미세화를 촉진할 수 있고 그의 전기적특성을 향상시킬 수 있으며, 소자분리홈에 매립된 산화실리콘막의 소결에 의한 활성영역에서의 응력으로 부터의 악영향을 저감할 수 있다는 효과가 얻어진다.

Description

반도체 집적회로장치의 제조방법
본 발명은 반도체 집적회로장치를 제조하기 위한 기술에 관한 것으로서, 특히 반도체기판에 소자분리홈을 형성하는 방법에 있어서 효과적인 기술에 관한 것이다.
소자분리기술로서 LOCOS(Local Oxidation of Silicon)기술이 일반적으로 알려져 있지만, 반도체소자의 미세화에 따라 LOCOS기술을 대신할 새로운 소자분리기술의 개발이 진전되고 있다.
반도체기판에 형성된 홈내에 산화실리콘막 등의 절연막을 매립하여 형성된 소자분리홈에 의해 다음과 같은 우수한 이점을 얻을 수 있다.
(a) 소자분리홈사이의 소자분리간격을 저감할 수 있다.
(b) 소자분리막의 막두께의 제어를 용이하게 할 수 있고, 필드반전전압의 설정을 쉽게 실행할 수 있다.
(c) 홈의 측벽과 바닥에 불순물을 따로주입하는 것에 의해 소자용 확산층과 채널영역에서 반전방지층을 분리할 수 있어, 서브스레시홀드특성을 유지할 수 있고 접합리크와 백게이트효과를 유리하게 저감할 수 있다.
반도체기판에 소자분리홈을 형성하기 위해, 반도체기판을 열처리해서 얇은 산화실리콘막(또는 패드산화막)을 형성한다. 이 패드산화막은 후공정에서 홈내에 매립된 산화실리콘막을 소결하는 경우 기판상의 응력을 완화시키기 위한 목적과 산화용 마스크에 사용되는 질화실리콘막을 제거하는 경우 활성영역을 보호하기 위한 목적으로 형성된다.
다음에, 포토레지스트의 마스크로 에칭하여 소자분리영역으로 부터 질화실리콘막을 제거하기 위해서, CVD(Chemical Vapor Deposition)법으로 패드산화막상에 질화실리콘막을 퇴적한다. 질화실리콘막의 특성은 잘 산화되지 않는 것이므로, 막의 아래의 기판표면의 산화를 방지하기 위해 마스크로서 질화실리콘막을 사용한다. 또, 홈을 형성하기 위해 기판을 에칭하는 경우 마스크로서 질화실리콘막을 사용한다.
다음에, 마스크로서 질화실리콘막으로 에칭하는 것에 의해 반도체기판에 홈이 형성되고, 그 후 홈의 내벽에 얇은 산화실리콘막을 형성하기 위해 수증기분위기 1000℃이상에서 기판을 산화한다. 이 산화실리콘막은 홈의 내벽에 발생하는 에칭손상을 제거하기 위한 목적과 후공정에서 홈에 매립된 산화실리콘막상의 응력을 완화시키기 위한 목적으로 형성된다.
다음에, CVD법에 의해 반도체기판상에 산화실리콘막을 퇴적하여 홈내에 산화실리콘막을 매립하고, 그후 홈내에 매립된 산화실리콘막을 소결한다. 이 소결은 홈내에 매립된 산화실리콘막의 막질을 향상시키기 위한 공정이다.
다음에, 화학적기계연마법등을 사용해서 질화실리콘막상의 산화실리콘막부분을 제거하여 홈내에만 산화실리콘막을 남긴다. 따라서, 산화실리콘막으로 채워진 소자분리홈을 형성한다. 그 후, 에칭에 의해 산화용 마스크로서 사용된 질화실리콘막을 제거하고, 활성영역에 반도체소자를 형성한다.
상술한 방법에 의해 형성된 소자분리홈의 숄더(shoulder)부분에 각이 져 있으면, 후공정에서 소자분리홈의 상부에 형성되는 게이트산화막이 숄더부분에서 국부적으로 얇게 되어 저전압에서도 드레인전류가 흐르게 된다는 문제(또는 험프(hump)특성)를 초래한다. 그러므로, 소자분리홈의 숄더부분을 둥글게 하기 위한 기술이 제안되어 있다.
홈내에 매립된 산화실리콘막을 소결하기 위해서 습식 또는 스팀산화가 유효하지만, 습식산화를 실행하면 홈의 내부(구체적으로 측벽)이 쉽게 산화된다(즉, 홈의 표면부터 산화가 시작되기 때문에 홈의 바닥은 비교적 잘 산화되지 않는다). 측벽이 산화되면 활성영역이 좁아진다는 문제가 발생한다. 또, 산화막이 두꺼우면, 기판과의 계면에서 큰응력이 발생하고 일단 둥글어진 숄도부분이 재차 각이 지게 된다는 문제를 야기시킨다. 그러므로, 홈의 측벽이 산화되는 것을 방지하기 위해 질화실리콘막으로 홈의 내벽을 피복하는 기술이 제안되어 있다.
일본국 특허공개공보 평성2-260660은 반도체기판의 활성영역의 표면에 형성된 열산화막과 질화실리콘막의 마스크를 사용하여 에칭하는 것에 의해 반도체기판의 소자분리영역에 홈이 형성되고, 그 후 산화시 버즈비크(birds beak)가 더욱 쉽게 들어가도록 홈의 끝면에서 노출된 패드산화막을 0.1㎛정도 습식에칭하여 후퇴시킨다는 기술을 기재하고 있다. 그 후, 홈의 숄더부분을 둥글게 하기 위해 홈의 내벽에 열산화막을 형성한다. 이 방법에 의하면, 홈의 숄더부분을 둥글게 하는 것에 의해 기생채널효과를 억제할 수 있어 우수한 컷오프특성을 갖는 MOS집적회로를 얻을 수 있다.
일본국 특허공개공보 평성4-303942에 기재된 홈형성방법에 있어서, 반도체기판의 활성영역의 표면에 형성된 열산화막, 질화실리콘막 및 PSG막의 마스크를 사용해서 에칭하는 것에 의해 반도체기판의 소자분리영역에 홈이 형성되고, 그 후 PSG막은 습식에칭에 의해 제거된다.(질화실리콘막 하부의 열산화막은 약 500∼1000Å정도 언더컷된다). 다음에, 바닥, 측벽, 언더컷부분에 열산화막을 형성하기 위해 반도체기판이 산화되는 것에 의해 숄더부분을 둥글게 한다. 그 후, 홈내에 절연막을 매립한다. 이 방법에 의하면, 언더컷부분이 열산화막으로 채워지는 것에 의해 오목부를 제거한다. 따라서, 홈내에 절연막을 완전하게 매립하여 보이드(boid)형성을 방지할 수 있다.
일본국 특허공개공보 평성8-97277에 기재된 홈형성방법은 다음과 같다. 첫째, 기판에 홈을 형성하고 홈의 내면(측벽 및 바닥면을 포함한다)에 열산화막을 형성한다. 열산화막상에 질화실리콘막을 형성하고 질화실리콘막상에 실리콘막(아몰퍼스, 다결정실리콘 및 단결정실리콘 중의 어느 하나)을 더 형성한다. 그 후, 산화실리콘막으로 홈의 내부을 채우고 그의 표면을 평탄하게 한다. 기판의 전면에 산화실리콘막을 퇴적하고, 그 후 평탄화를 실행하기 전에 대략 950℃로 수증기를 포함하는 산화분위기중에서 실리콘막을 산화한다. 이 상태에서 실리콘기판은 질화실리콘막에 의해 보호되므로 산화되지 않는다. 이 방법에 의하면, 산화실리콘막과 호환성이 좋은 홈의 내면에 얇은 막(예를 들면 실리콘막)을 형성하는 것에 의해서, 보이드를 발생시키지 않고 산화실리콘막을 매립할 수 있다. 홈내의 실리콘막이 산화되어 산화실리콘막으로 변경되어야 하지만, 실리콘막과 기판 사이에 질화실리콘막이 마련되어 있으므로 실리콘막을 산화하는 경우 실리콘기판은 산화되지 않는다. 그러므로, 소자특성은 열화되지 않는다.
상기한 바와 같은 종래의 홈형성방법에 있어서, 소자분리홈의 숄더부분을 둥글게 하기 위해 1000℃ 이상의 고온에서 열처리가 실행된다. 그러나, 큰 직경을 갖는 웨이퍼의 경우 1000℃이상의 고온에서의 열처리시 변위(결함의 핵을 발생시키는 변위)가 쉽게 발생하므로, 웨이퍼의 직경이 커지고 있는 금후 1000℃ 이상의 고온열처리를 도입하는 것은 어렵게 될 것이다. 한편, 1000℃ 이하의 온도에서의 저온열처리의 경우, 소자분리홈의 숄더부분이 둥글게 되기 어렵다는 문제가 있다.
본 발명의 목적은 소자의 미세화를 촉진하고 소자특성을 향상시키기 위해 소자분리홈의 형상을 최적화할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 소자분리홈에 매립된 산화실리콘막의 소결에 의해 발생하는 활성영역상의 응력으로 부터의 소자특성에 미치는 악영향을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 2는 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 3은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 4는 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 5는 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 6은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 7은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 8은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 9는 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 10은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 11은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 12는 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 13은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 14는 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 15는 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 16은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 17은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 18은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 19는 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 20은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 21은 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 22는 본 발명의 제1 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 23은 본 발명의 제2 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 24는 본 발명의 제2 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 25는 본 발명의 제2 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 26은 본 발명의 제2 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 27은 본 발명의 제3 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 28은 본 발명의 제3 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 29는 본 발명의 제3 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 30은 본 발명의 제3 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 31은 본 발명의 제3 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 32는 본 발명의 제3 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 33은 본 발명의 제3 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 34는 본 발명의 제3 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 35는 본 발명의 제4 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 36은 본 발명의 제4 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 37은 본 발명의 제4 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 38은 본 발명의 제4 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 39는 본 발명의 제5 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 40은 본 발명의 제5 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 41은 본 발명의 제6 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 42는 본 발명의 제6 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 43은 본 발명의 제6 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 44는 본 발명의 제6 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 45은 본 발명의 제7 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 46은 본 발명의 제7 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 47은 본 발명의 제7 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 48은 본 발명의 제7 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 49는 본 발명의 제8 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 50은 본 발명의 제8 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 51은 본 발명의 제8 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 52는 본 발명의 제8 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 53은 본 발명의 제8 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 54는 본 발명의 제8 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 55는 본 발명의 제9 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 56은 본 발명의 제9 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 57은 본 발명의 제10 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 58은 본 발명의 제10 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 59는 본 발명의 제11 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 60은 본 발명의 제11 실시예에 따른 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
［1］ 본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정, (d) 반도체기판의 주면상에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정, (e) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키는 공정, (f) 질화실리콘막의 상부에 배치된 제3 산화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막을 남기는 공정 및 (g) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고, 제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고, 제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정된다.
［2］ 본 발명에 따른 반도체 집적회로장치의 제조방법에 있어서, 제1 산화실리콘막을 형성하기 위한 열산화온도, 제2 산화실리콘막을 형성하기 위한 열산화온도 및 제3 산화실리콘막을 소결하기 위한 열처리온도는 1000℃ 이하이다.
［3］본 발명에 따른 반도체 집적회로장치의 제조방법에 있어서, 제2 산화실리콘막을 형성하기 위한 열산화온도는 800℃ 이상이고 1000℃ 이하이다.
［4］본 발명에 따른 반도체 집적회로장치의 제조방법에 있어서, 홈은 85°이하인 테이퍼각 θ로 테이퍼된다.
［5］본 발명에 따른 반도체 집적회로장치의 제조방법에 있어서, (c)공정후 (d)공정 전에 홈의 내벽을 산화/질화처리하는 것에 의해, 홈의 내벽에 형성된 제2 산화실리콘막과 반도체기판의 활성영역 사이의 계면의 근방에 질화실리콘층을 형성한다.
［6］본 발명에 따른 반도체 집적회로장치의 제조방법에 있어서, (c)공정후 (d)공정전에 홈의 내벽에 형성된 제2 산화실리콘막과 반도체기판의 소자분리영역 사이의 계면의 근방에 질소를 이온주입하는 것에 의해, 홈의 내벽에 형성된 제2 산화실리콘막과 반도체기판의 소자분리영역 사이의 계면의 근방에 질화실리콘층을 형성한다.
［7］본 발명에 따른 반도체 집적회로장치의 제조방법에 있어서, (e)공정은 (f)공정후에 실행된다.
［8］본 발명에 따른 반도체 집적회로장치의 제조방법에 있어서, (c)공정은 질소를 함유하는 분위기중에서 실행되고, 제1 산화실리콘막의 막두께 이상으로, 또 그의 막두께의 3배 이하로 설정된 막두께를 갖는 제2 질화실리콘막을 형성한다.
［9］본 발명에 따른 반도체 집적회로장치의 제조방법에 있어서, (c)공정후 (d)공정전에 적어도 제2 질화실리콘막의 표면에 제2 질화실리콘막을 형성한다.
［10］본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막과 제1 산화실리콘막을 선택적으로 에칭하는 공정, (b) 제1 산화실리콘막에서 노출된 반도체기판이 표면부분을 등방성 에칭하는 공정, (c) 소자분리영역에서의 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (d) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정, (e) 반도체기판의 주면에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정, (f) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키는 공정, (g) 질화실리콘막의 상부에 배치된 제3 산화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막을 남기는 공정 및 (h) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함한다.
［11］본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 제1 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 제1 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정, (d) CVD법으로 홈의 내부를 포함하는 반도체기판상에 제2 질화실리콘막을 형성하는 공정, (e)반도체기판의 주면상에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정, (f) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키는 공정, (g) 제1 질화실리콘막의 상부에 배치된 제3 산화실리콘막과 제2 질화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막과 제2 질화실리콘막을 남기는 공정, (h) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 제1 질화실리콘막의 부분을 에칭으로 제거하는 공정, (i) 소자분리홈의 숄더부분에서 제3 산화실리콘막을 열적으로 산화해서 제3 산화실리콘막의 막두께를 두껍게 하는 것에 의해, 제1 질화실리콘막을 에칭으로 제거하는 경우 소자분리홈의 숄더부분에서 제2 질화실리콘막을 제거하여 형성된 오목부를 채우는 공정 및 (j) 활성영역에 반도체소자를 형성하는 공정을 포함하고, 제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고, 제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정된다.
［12］본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 제1 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 제1 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정, (d) CVD법으로 홈의 내부를 포함하는 반도체기판에 제2 질화실리콘막을 형성하는 공정, (e)반도체기판의 주면에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정, (f) 제1 질화실리콘막의 상부에 배치된 제3 산화실리콘막과 제2 질화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막과 제2 질화실리콘막을 남기는 공정, (g) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키고, 소자분리홈의 숄더부분에서 제1 질화실리콘막의 표면과 제2 질화실리콘막의 표면을 산화시키는 공정, (h) 소자분리홈과 그 부분의 표면의 산화막에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 제1 질화실리콘막의 부분을 에칭으로 제거하는 공정 및 (i) 활성영역에 반도체소자를 형성하는 공정을 포함하고, 제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고, 제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정된다.
［13］본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판의 주면상에 제2 산화실리콘막을 형성해서 제2 산화실리콘막으로 홈을 채우는 공정, (d) 반도체기판을 열적으로 산화해서 홈에 채워진 제2 산화실리콘막을 소결시키고 홈의 내벽에 제3 산화실리콘막을 형성하는 공정, (e) 질화실리콘막의 상부에 배치된 제2 산화실리콘막의 부분을 제거해서 홈내에만 제2 산화실리콘막을 남기는 공정 및 (f) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고, 제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고, 제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정된다.
［14］본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판의 주면상에 제2 산화실리콘막을 형성해서 제2 산화실리콘막으로 홈을 채우는 공정, (d) 질화실리콘막의 상부에 배치된 제2 산화실리콘막의 부분을 제거해서 홈내에만 제2 산화실리콘막을 남기는 공정, (e) 반도체기판을 열적으로 산화해서 홈에 채워진 제2 산화실리콘막을 소결시키고 홈의 내벽에 제3 산화실리콘막을 형성하는 공정 및 (f) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고, 제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고, 제3 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정된다.
［15］본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정, (d) 반도체기판의 주면상에 다결정 실리콘막을 형성하는 공정, (e)반도체기판의 주면상에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정, (f) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키고, 다결정실리콘막을 산화하는 것에 의해 적어도 다결정실리콘막의 일부를 산화실리콘막으로 변경하는 공정, (g) 질화실리콘막의 상부에 배치된 제3 산화실리콘막과 산화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막과 산화실리콘막을 남기는 공정 및 (h) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고, 제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고, 제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정된다.
［16］본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정, (d) 반도체기판의 주면상에 다결정 실리콘막을 형성하는 공정, (e)반도체기판의 주면상에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정, (f) 질화실리콘막의 상부에 배치된 제3 산화실리콘막과 다결정실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막과 다결정실리콘막을 남기는 공정, (g) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키고, 다결정실리콘막을 산화하는 것에 의해 적어도 다결정실리콘막의 일부를 산화실리콘막으로 변경하는 공정 및 (h) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고, 제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고, 제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정된다.
［17］본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판을 열적으로 질화해서 홈의 내벽에 제2 질화실리콘막을 형성하는 공정, (d) 반도체기판의 주면상에 제2 산화실리콘막을 형성해서 이 제2 산화실리콘막으로 홈을 채우는 공정, (e) 반도체기판을 열처리하여 홈에 채워진 제2 산화실리콘막을 소결시키는 공정, (f) 제1 질화실리콘막의 상부에 배치된 제2 산화실리콘막의 부분을 제거해서 홈내에만 제2 산화실리콘막을 남기는 공정 및 (g) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 제1 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함한다.
［18］본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하고, 그 후 제2 산화실리콘막을 질화하는 것에 의해 적어도 제2 산화실리콘막의 일부를 질화실리콘막으로 변경하는 공정, (d) 반도체기판의 주면상에 제3 산화실리콘막을 형성해서 이 제3 산화실리콘막으로 홈을 채우는 공정, (e) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키는 공정, (f) 제1 질화실리콘막의 상부에 배치된 제3 산화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막을 남기는 공정 및 (g) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 제1 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함한다.
［19］본 발명에 따른 반도체 집적회로장치의 제조방법은 (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정, (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정, (c) 반도체기판상에 다결정실리콘막을 형성하고 그 후 다결정실리콘막을 질화하는 것에 의해 적어도 다결정실리콘막의 일부를 질화실리콘막으로 변경하는 공정, (d) 반도체기판의 주면상에 제2 산화실리콘막을 형성해서 이 제2 산화실리콘막으로 홈을 채우는 공정, (e) 반도체기판을 열처리하여 홈에 채워진 제2 산화실리콘막을 소결시키는 공정, (f) 제1 질화실리콘막의 상부에 배치된 제2 산화실리콘막의 부분을 제거해서 홈내에만 제2 산화실리콘막을 남기는 공정 및 (g) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 제1 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함한다.
이하, 본 발명을 실시예에 따라서 상세하게 설명한다. 또한, 본 발명의 설명을 위해 사용되는 전체도면에 있어서 동일기능을 갖는 것은 동일부호를 붙이고 그 반복되는 설명은 생략한다.
실시예 1
본 발명의 1실시예로서 상보형MISFET(CMOSFET)의 제조방법을 도 1∼도 22를 참조해서 설명한다.
도 1에 도시한 바와 같이, 예를 들면 1∼10Ω㎝정도의 저항을 갖는 p형 단결정실리콘으로 이루어지는 반도체기판(1)을 800∼850℃에서 열적으로 산화하고, 응력을 완화시키고 활성영역을 보호하기 위한 목적으로 반도체기판(1)의 주면에 산화실리콘막(또는 패드산화막)(2)를 형성한다. 그 후, 산화실리콘막(2)의 상부에 질화실리콘막(3)을 형성한다.
다음에, 도 2에 도시한 바와 같이, 마스크로서 사용된 포토레지스트로 에칭하는 것에 의해 질화실리콘막(3)과 산화실리콘막(2)를 소자분리영역에서 제거한다. 그 후, 도 3에 도시한 바와 같이, 마스크로서 질화실리콘막(3)을 사용하여 에칭하는 것에 의해 소자분리영역에서의 반도체기판(1)에 350∼400㎚의 깊이를 갖는 홈(4a)를 형성한다. 반도체기판(1)의 에칭에 사용된 가스의 조성을 조절하는 것에 의해 홈(4a)의 측벽을 테이퍼한다(예를 들면 80°이하인 각 θ1, θ2). 그 후, 홈(4a)의 측벽을 테이퍼하는 것에 의해 홈(4a)내에 절연막을 쉽게 매립할 수 있다.
한편, 마스크로서 포토레지스트를 사용하는 소자분리영역에서의 질화실리콘막(3), 산화실리콘막(2) 및 반도체기판(1)을 순차로 에칭하는 것에 의해 홈(4a)를 형성할 수도 있다. 마스크로서 포토레지스트를 사용하여 반도체기판(1)을 에칭하는 경우에는 열산화용 마스크로서 사용된 질화실리콘막(3)의 제거를 방지할 수 있어 질화실리콘막(3)의 초기막두께를 얇게 할 수 있다.
다음에, 홈(4a)의 내부를 습식세정해서 에칭의 잔류물을 제거한 후, 플루오르화 수소산을 함유하는 에칭액에 의해 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 제거해서 활성영역으로 산화실리콘막(2)를 후퇴시킨다. 산화실리콘막(2)의 변위량(d)는 후의 열산화공정에서 홈(4a)의 내벽에 형성되는 산화실리콘막(5)의 막두께(Tr) 이상으로, 또 이 막두께(Tr)의 2배 이하로(즉, Tr≤d≤2Tr의 범위로) 설정된다.
상술한 바와 같은 범위내에서의 변위량만큼 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 후퇴시키므로, 후의 열산화공정에서 홈(4a)의 내벽에 산화실리콘막(5)를 형성하는 경우 홈(4a)의 숄더부분을 둥글게 할 수 있다. 산화실리콘막(2)의 노출된 부분이 활성영역으로 후퇴되지 않거나 변위량이 적으면, 홈(4a)의 숄더부분의 산화가 억제되어 1000℃ 이하의 열처리온도에서 숄더부분을 둥글게 하는 것이 어렵다. 또한, 변위량을 너무 크게 해도 숄더부분을 둥글게 하기 어렵다. 이 경우, 홈(4a)의 내벽에 형성된 산화실리콘막(5)의 버즈비크가 활성영역으로 길게 연장되어 활성영역이 좁아진다. 그러므로, 상술한 범위(Tr≤d≤2Tr)내에서의 산화실리콘막(2)의 변위량(d)를 제어하는 것이 중요하다.
다음에, 도 6 및 도 7(특히 도 6의 확대도)에 도시한 바와 같이, 반도체기판(1)을 예를 들면 950℃에서 열적으로 산화하여 홈(4a)의 내벽에 산화실리콘막(5)를 형성한다. 이 산화실리콘막(5)는 홈(4a)의 내벽의 에칭시의 손상을 회복하고 후공정에서 홈(4a)에 매립된 산화실리콘막(6)으로 부터의 응력을 완화시키도록 형성된다. 이 상태에서, 열처리기간을 제어하는 것에 의해 홈(4a)의 숄더부분을 둥글게 할 수 있어, 산화실리콘막(5)의 막두께(Tr)은 산화실리콘막(또는 패드산화막)(2)의 막두께(Tp)보다 크고 이 막두께(Tp)의 3배 이하로 된다(즉, Tp＜Tr≤3Tp). 800℃ 이하의 열처리온도에서 산화실리콘막(5)가 성장하는 것은 어렵고, 1000℃ 이상의 열처리온도에서 특히 큰 직경을 갖는 웨이퍼의 경우에는 변위가 쉽게 발생한다. 열처리는 800℃∼1000℃의 온도범위내에서 실행해야 한다.
산화실리콘막(5)의 막두께(Tr)이 산화실리콘막(또는 패드산화막)(2)의 막두께(Tp) 이하이면, 홈(4a)의 숄더부분을 둥글게 하는 것이 어렵다. 산화실리콘막(5)의 막두께(Tr)이 산화실리콘막(2)의 막두께(Tp)의 3배 이상이면, 성장한 산화실리콘막(5)와 산화용 마스크로서의 질화실리콘막 사이에서 큰 응력이 발생하여, 홈(4a)의 숄더부분을 두껍게 하는 것이 어렵다. 이 경우에 있어서는 활성영역이 좁아진다는 문제가 있다. 그러므로, 상술한 범위(Tp＜Tr≤3Tp)내에서의 산화실리콘막(5)의 막두께를 제어하는 것이 중요하다.
다음에, 도 9에 도시한 바와 같이, CVD법에 의해 반도체기판(1)의 주면상에 산화실리콘막(7)을 퇴적하여 홈(4a)에 산화실리콘막(7)을 매립한다. 산화실리콘막(7)은 예를 들면 오존(O3)와 테트라에톡시실란((C2H5O)4Si)을 사용해서 형성되는 산화실리콘막과 같은 우수한 유동성을 갖는 산화실리콘재료를 사용한다. 이 경우, 산화실리콘막(7)을 퇴적하는 공정 전에 도 8에 도시한 바와 같이 CVD법에 의해 홈(4a)의 내벽에 질화실리콘막(6)을 얇게 퇴적해도 좋다. 질화실리콘막(6)은 후공정에서 홈(4a)에 매립된 산화실리콘막(7)을 소결시키는 경우 홈(4a)의 내벽에 산화실리콘막(5)가 활성영역으로 성장되는 것을 억제하므로, 산화실리콘막(5)가 활성영역에서의 반도체기판(1)로 응력을 인가해서 누설경로를 형성한다는 문제를 방지할 수 있다.
다음에, 1000℃ 이하의 온도, 예를 들면 850℃에서 반도체기판(1)을 습식산화하는 것에 의해, 홈(4a)에 매립된 산화실리콘막(7)의 막질을 향상시키기 위한 소결을 실행한다.
그 후, 도 10에 도시한 바와 같이, 예를 들면 화학적기계연마(CMP)로 산화실리콘막(7)을 연마해서 산화실리콘막(7)의 표면을 평탄하게 한다. 이 연마에 있어서, 활성영역을 피복하는 질화실리콘막(3)은 스토퍼로서 사용되고 홈(4a)의 내부에만 산화실리콘막(7)이 남는다. 산화실리콘막(7)이 매립된 소자분리홈(4)가 이러한 방법으로 완성된다. 그 후, 도 11에 도시한 바와 같이, 열인산과 같은 에칭액으로 활성영역을 피복하는 질화실리콘막(3)을 제거한다.
홈(4a)내에 매립된 산화실리콘막(7)의 소결은 홈(4a)의 내부에만 산화실리콘막(7)이 남도록 화학적기계연마법에 의해 산화실리콘막(7)을 연마한 후에 실행해도 좋다. 이 경우에는 산화실리콘막(7)을 연마하기 전에 소결을 실행하는 경우보다 소결되는 산화실리콘막(7)이 더 얇아서 소결시간을 단축할 수 있다.
상술한 공정에서 반도체기판(1)에 산화실리콘막(7)을 퇴적하는 경우, 홈(4a)의 사이즈가 너무 작으면 홈(4a)내에 산화실리콘막(7)이 매립될 때 막에 보이드가 발생할 수도 있다. 이것을 회피하기 위해서, 우선 보이드를 발생시키지 않는 막두께를 갖는 산화실리콘막(7)을 퇴적하고 그 후 CVD법으로 산화실리콘막에 다결정실리콘막(8)을 퇴적해서, 산화실리콘막(7)과 다결정실리콘막(8)로 이루어지는 2층막으로 홈(4a)의 내부를 완전하게 채운다. 이 상태에서 산화실리콘막(7)을 퇴적하는 공정전에 CVD법으로 홈(4a)의 내벽과 질화실리콘막(3)에 질화실리콘막(6)을 얇게 퇴적해서 소결동안 활성영역으로 산화실리콘막(5)가 성장하는 것을 억제해도 좋다.
다음에, 도 13에 도시한 바와 같이, 상술한 조건하에서 반도체기판(1)을 열처리하여 산화실리콘막(7)을 소결한다. 이 공정에서 도 14에 도시한 바와 같이 산화실리콘막(7)상의 다결정실리콘막(8)이 열적으로 산화되어 산화실리콘막(8a)로 변경된다.
그 후, 도 15에 도시한 바와 같이, 산화실리콘막(8a)와 산화실리콘막(7)을 연마하여 보이드가 없는 소자분리홈(4)를 얻는다.
다음에, 상술한 소자분리홈(4)로 주변을 규정하는 반도체기판(1)의 활성영역에 다음과 같은 방법으로 상보형 MISFET를 형성한다.
우선, 활성영역의 표면에 남아있는 산화실리콘막(또는 패드산화막)(2)를 플루오르화수소산액등을 사용해서 제거하고, 그 후 도 16에 도시한 바와 같이 800∼850℃의 온도에서 반도체기판(1)을 열적으로 산화하여 반도체기판(1)의 표면에 청결한 게이트산화막(9)를 형성한다. 이 상태에서는 소자분리홈(4)의 숄더부분을 둥글게 했으므로, 숄더부분의 상부에서 게이트산화막(9)가 얇게 된다는 문제를 방지할 수 있다.
다음에, 도 17에 도시한 바와 같이, 반도체기판(1)의 일부분에 P(인)과 같은 n형 불순물을 이온주입하고, 그의 다른 부분에 B(붕소)와 같은 p형 불순물을 이온주입한다. 그 후, 1000℃ 이하의 온도 즉 950℃에서 반도체기판(1)을 열처리하는 것에 의해 상술한 2종류의 불순물을 연장하여 확산시킨다. 이러한 방법으로 n채널형 MISFET를 형성하는 영역에 p형 웰(10)을 형성하고, p채널형 MISFET를 형성하는 영역에 n형 웰(11)을 형성한다. 게이트산화막(9)는 이들 웰을 형성한 후 p형 웰(10)과 n형 웰(11)의 표면에 형성해도 좋다.
다음에, 도 18에 도시한 바와 같이, p형 웰(10)의 상부에 n채널형 MISFET의 게이트전극(12)를 형성하고, n형 웰(11)의 상부에 p채널형 MISFET의 게이트전극(12)를 형성한다. 게이트전극(12)를 형성하기 위해, 예를 들면 반도체기판(1)에 CVD법으로 P가 도프된 다결정실리콘막, W(텅스텐)실리사이드막 및 캡절연막(13)을 퇴적하고, 그 후 마스크로서 사용된 포토레지스트로 에칭하는 것에 의해 이들 막을 패터닝한다. 캡절연막(13)은 산화실리콘막 또는 질화실리콘막으로 이루어져 있다.
다음에, 도 19에 도시한 바와 같이, p형 웰(10)에 P등의 n형 불순물을 이온주입해서 n채널형 MISFET의 n형 반도체영역(또는 소오스 및 드레인)(14)를 형성하고, n형 웰(11)에 B등의 p형 불순물을 이온주입해서 p형 반도체영역(또는 소오스 및 드레인)(15)를 형성한다. 그 후, n채널형 MISFET Qn과 p채널형 MISFET Qp를 얻는다.
다음에, 도 20에 도시한 바와 같이, 게이트전극(12)의 측벽에 측벽스페이서(16)을 형성한다. 측벽스페이서(16)은 CVD법으로 반도체기판(1)에 산화실리콘막 또는 질화실리콘막을 퇴적하는 것에 의해서 형성되고, 또 이방성에칭에 의해 이 막을 패터닝하여 형성된다.
그 후, 도 21에 도시한 바와 같이, CVD법으로 반도체기판(1)에 산화실리콘막(17)을 퇴적한다. 그 후, 도 22에 도시한 바와 같이, n채널형 MISFET Qn의 n형 반도체영역(또는 소오스 및 드레인)(14)의 상부와 p채널형 MISFET Qp의 p형 반도체영역(또는 소오스 및 드레인)(15)의 상부에 배치된 산화실리콘막(17)의 부분에 접속구멍(18)을 형성한다. 그 후, 스퍼터링법에 의해 산화실리콘막(17)에 퇴적된 Al(알루미늄)합금막을 패터닝해서 배선(19)를 형성한다.
실시예 2
본 실시예에 따른 소자분리홈(4)의 형성방법을 도 23∼도 26을 참조해서 설명한다.
우선, 도 23에 도시한 바와 같이, 800∼850℃에서 반도체기판(1)을 열적으로 산화하여 반도체기판(1)의 주면에 산화실리콘막(또는 패드산화막)(2)를 형성한다. 그 후, CVD법으로 산화실리콘막(2)에 질화실리콘막(3)을 퇴적시킨다. 그 후, 마스크로서 사용된 포토레지스트로 에칭하여 소자분리영역에서의 질화실리콘막(3)과 산화실리콘막(2)를 제거한다.
다음에, 도 24에 도시한 바와 같이, 소자분리영역에서의 반도체기판(1)의 표면을 얕게 또 등방적으로 에칭하여 소자분리영역의 끝부분에서의 반도체기판(1)에 언더컷(a)를 형성한다.
그 후, 도 25에 도시한 바와 같이, 에칭가스의 조성을 변경하는 것에 의해 소자분리영역에서의 반도체기판(1)을 이방적으로 에칭해서 소자분리영역에서의 반도체기판(1)내에 홈(4a)를 형성한다. 다음에, 도 26에 도시한 바와 같이, 예를 들면 950℃에서 반도체기판(1)을 열적으로 산화하여 홈(4a)의 내벽에 산화실리콘막(5)를 형성함과 동시에 홈(4a)의 숄더부분을 둥글게 한다. 그 후의 공정은 상기 실시예 1과 마찬가지이다.
본 실시예에 의하면, 홈(4a)의 내벽에 산화실리콘막(5)를 형성하는 공정 전에 홈(4a)의 숄더부분에 언더컷을 형성하므로, 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 활성영역으로 후퇴시키는 일 없이 홈(4a)의 숄더부분을 쉽게 둥글게 할 수 있다. 또, 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 활성영역으로 후퇴시키는 실시예 1의 방법과 홈(4a)의 숄더부분에 언더컷을 형성하는 본 실시예의 방법 모두를 채용할 수 있다.
실시예 3
본 실시예에 따른 소자분리홈(4)의 형성방법을 도 27∼도 34를 참조해서 설명한다.
우선, 도 27에 도시한 바와 같이, 홈(4a)의 내벽에 산화실리콘막(5)를 형성하고, 실시예 1 및 2에 따른 방법에 의해서 홈(4a)의 숄더부분을 둥글게 한다. 그 후, 도 28에 도시한 바와 같이, CVD법으로 반도체기판(1)에 질화실리콘막(6)을 얇게 퇴적한다. 질화실리콘막(6)은 후공정에서 홈(4a)내에 매립된 산화실리콘막(7)을 소결시키는 경우 홈(4a)의 내벽의 산화실리콘막(5)가 활성영역으로 성장하는 것을 억제하기 위한 목적으로 형성된다.
다음에, 도 29에 도시한 바와 같이, CVD법으로 반도체기판(1)에 산화실리콘막(7)을 퇴적하고, 홈(4a)내에 산화실리콘막(7)을 매립한다. 그 후, 상술한 온도조건하에서 반도체기판(1)을 습식산화하는 것에 의해, 홈(4a)내에 매립된 산화실리콘막(7)의 막질을 향상시키기 위한 소결을 실행한다.
그 후, 도 30에 도시한 바와 같이, 화학적기계연마법을 사용하여 산화실리콘막(7)을 연마해서 홈(4a)에만 산화실리콘막(7)을 남기는 것에 의해, 소자분리홈(4)를 형성한다. 그 후, 도 31에 도시한 바와 같이, 열인산 등의 에칭액에 의해 활성영역을 피복하는 질화실리콘막(3)을 제거하는 경우, 소자분리홈(4)의 내벽의 질화실리콘막(6)을 동시에 에칭한다. 그러므로, 질화실리콘막(6)이 소자분리홈(4)의 안쪽으로 오목하게 되고 소자분리홈(4)의 숄더부분에 오목부가 형성된다. 이 오목부가 형성되면, 소자분리홈(4)에 매립된 산화실리콘막(7)의 표면이 깨져서 이물로 되거나 또는 후공정에서 퇴적될 다결정실리콘 등의 게이트전극재료를 에칭한 후에 홈내에 에칭잔여물이 생길 수도 있다.
이와 같은 문제를 회피하기 위해, 예를 들면 도 32에 도시한 바와 같이 질화실리콘막(3)을 제거한 후, 850℃∼900℃의 온도에서 소자분리홈(4)의 숄더부분에서의 산화실리콘막(7)을 재차 산화하여 두껍게 해서 산화실리콘막(7)으로 오목부를 피복한다. 산화실리콘막(7)로 홈을 피복하기 위해서는 질화실리콘막(6)의 막두께의 적어도 2배 이상으로 막두께를 증가시켜야 한다. 그러나, 증가량이 너무 크면 성장한 산화실리콘막(5)에 의해 활성영역이 좁아진다. 그러므로, 산화기간을 제어하여 질화실리콘막(6)의 막두께의 2배 또는 아주 조금 많아지도록 막두께를 증가시켜야 한다.
소자분리홈(4)의 숄더부분에 오목부가 형성되는 것을 방지하기 위한 다른 방법은 다음과 같다. 도 33에 도시한 바와 같이, 화학적기계연마법에 의해 산화실리콘막(7)을 연마해서 홈(4a)의 내부에만 산화실리콘막(7)을 남기고 그후 소결을 실행한다. 이 상태에서 조금 긴 소결기간(또는 소결온도를 조금 높인 소결기간)을 설정하는 것에 의해서 활성영역을 피복하는 질화실리콘막(3)의 표면과 소자분리홈(4)의 숄더부분의 근방에서의 질화실리콘막(6)을 산화한다. 그 후, 에칭으로 질화실리콘막(3)의 표면상의 산화막을 제거하고, 이어서 에칭으로 질화실리콘막(3)을 제거한다. 이와 같은 방법에 의해 소자분리홈(4)의 숄더부분에 오목부가 형성되는 것을 방지할 수 있다.
실시예 4
본 실시예에 따른 소자분리홈(4)의 형성방법을 도 35와 도 36을 참조해서 설명한다.
우선, 도 35에 도시한 바와 같이, 상술한 바와 같은 방법으로 홈(4a)의 내벽에 산화실리콘막(5)를 형성하고 홈(4a)의 숄더부분을 둥글게 한다. 그 후, 도 36에 도시한 바와 같이, 홈(4a)의 내벽을 산화/질화처리해서 홈(4a)의 내벽에 형성된 산화실리콘막(5)와 소자분리영역의 측벽 사이의 계면 근방에 질소를 격리시켜 질화실리콘층(20)을 형성한다. 홈(4a)의 내벽을 산화/질화처리하기 위해서는 NO(산화질소) 또는 N2O(산화질소) 분위기중에서 반도체기판(1)을 열처리한다. 이 상태에서 산화실리콘막(5)와 반도체기판(1)의 소자분리영역 사이의 계면 근방에 NO 또는 N2O의 열분해에 의해 발생하는 질소를 격리하고, 그 후 열처리를 실행해서 질화실리콘층(20)을 형성한다.
본 실시예에 의하면, 산화실리콘막(5)와 반도체기판(1)의 소자분리영역 사이의 계면 근방에서 질화실리콘층(20)을 형성하기 때문에 후에 홈(4a)내에 매립된 산화실리콘막(7)을 소결할 때 이 계면 근방이 산화되기 어려우므로, 활성영역으로 산화실리콘막(5)가 성장하는 것을 억제할 수 있다.
산화실리콘막(5)와 반도체기판(1)의 활성영역 사이의 계면 근방에서 질화실리콘층(20)을 형성하기 위한 다른 방법은 다음과 같다. 도 37에 도시한 바와 같이, 상술한 방법으로 홈(4a)의 내벽에 산화실리콘막(5)를 형성하고 홈(4a)의 숄더부분을 둥글게 한다. 그 후, 도 38에 도시한 바와 같이, 산화실리콘막(5)와 반도체기판(1)의 활성영역 사이의 계면 근방에 질소를 이온주입하고 열처리를 실행한다.
실시예 5
본 실시예에 따른 소자분리홈(4)의 형성방법을 도 39와 도 40을 참조해서 설명한다.
우선, 도 39에 도시한 바와 같이, 마스크로서 사용된 질화실리콘막(3)으로 에칭하는 것에 의해 소자분리영역에서의 반도체기판(1)에 홈(4a)를 형성한다. 그 후, 플루오르화 수소산을 함유하는 에칭액으로 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 제거하여 산화실리콘막(2)를 활성영역으로 후퇴시킨다. 지금까지의 공정은 상기 실시예 1과 마찬가지이다.
다음에 도 40에 도시한 바와 같이, 반도체기판(1)을 산화/질화처리해서 홈(4a)의 내벽에 질화실리콘막(21)을 형성하고 홈(4a)의 숄더부분을 둥글게 한다. 반도체기판(1)을 산화/질화처리하기 위해서는 예를 들면 NO와 N2의 혼합분위기중에서 반도체기판(1)을 900℃정도로 열처리한다. 한편, N2O와 N2의 혼합분위기중에서 1050℃정도로 반도체기판(1)을 열처리한다.
본 실시예에 의하면, 홈(4a)의 내벽에 질화실리콘막(21)을 형성했기 때문에 후에 홈(4a)에 매립된 산화실리콘막(7)을 소결할 때 상술한 계면 근방을 산화하는 것이 어려우므로, 활성영역으로 산화실리콘막(5)가 성장하는 것을 억제할 수 있다.
실시예 6
본 실시예에 따른 소자분리홈(4)의 형성방법을 도 41∼도 44를 참조해서 설명한다.
우선, 도 41에 도시한 바와 같이, 마스크로서 사용된 질화실리콘막(3)으로 에칭하여 소자분리영역에서의 반도체기판(1)에 홈(4a)를 형성한다. 그 후, 도 42에 도시한 바와 같이, 플루오르화 수소산을 함유하는 에칭액으로 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 제거하여 산화실리콘막(2)를 활성영역으로 후퇴시킨다. 지금까지의 공정은 상기 실시예 1과 마찬가지이다.
다음에, 도 43에 도시한 바와 같이, CVD법으로 반도체기판(1)에 산화실리콘막(7)을 퇴적하여 홈(4a)내에 산화실리콘막(7)을 매립한다. 그 후, 도 44에 도시한 바와 같이, 반도체기판(1)을 습식산화하여 산화실리콘막(7)을 소결한다. 동시에, 홈(4a)의 내벽에 산화실리콘막(5)를 형성하고 홈(4a)의 숄더부분을 둥글게 한다.
본 실시예에 의하면, 산화실리콘막(7)을 소결시키는 것, 홈(4a)의 내벽에 산화실리콘막(5)를 형성하는 것 및 홈(4a)의 숄더부분을 둥글게 하는 것을 동시에 실행해서, 소자분리홈(4)를 형성하는 공정을 간단하게 할 수 있다.
실시예 7
본 실시예에 따른 소자분리홈(4)의 형성방법을 도 45∼도 48을 참조해서 설명한다.
우선, 도 45에 도시한 바와 같이, 마스크로서 사용된 질화실리콘막(3)으로 에칭하여 소자분리영역에서의 반도체기판(1)에 홈(4a)를 형성한다. 그 후, 플루오르화 수소산을 함유하는 에칭액으로 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 제거하여 산화실리콘막(2)를 활성영역으로 후퇴시킨다. 지금까지의 공정은 상기 실시예 1과 마찬가지이다.
다음에, 도 46에 도시한 바와 같이, CVD법으로 반도체기판(1)에 산화실리콘막(7)을 퇴적하여 홈(4a)내에 산화실리콘막(7)을 매립한다. 그 후, 도 47에 도시한 바와 같이, 질화실리콘막(3)상의 산화실리콘막(7)을 제거해서 홈(4a)의 내부에만 산화실리콘막(7)을 남기는 것에 의해, 산화실리콘막(7)이 매립된 소자분리홈(4)를 형성한다. 그 후, 도 48에 도시한 바와 같이, 반도체기판(1)을 습식산화하여 산화실리콘막(7)을 소결한다. 동시에, 홈(4a)의 내벽에 산화실리콘막(5)를 형성하고 홈(4a)의 숄더부분을 둥글게 한다.
본 실시예에 의하면, 산화실리콘막(7)을 소결 것, 홈(4a)의 내벽에 산화실리콘막(5)를 형성하는 것 및 홈(4a)의 숄더부분을 둥글게 하는 것을 동시에 실행해서, 소자분리홈(4)를 형성하는 공정을 간단하게 할 수 있다.
실시예 8
본 실시예에 따른 소자분리홈(4)의 형성방법을 도 49∼도 54를 참조해서 설명한다.
우선, 도 49에 도시한 바와 같이, 마스크로서 사용된 질화실리콘막(3)으로 에칭하여 소자분리영역에서의 반도체기판(1)에 홈(4a)를 형성한다. 그 후, 플루오르화 수소산을 함유하는 에칭액으로 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 제거하여 산화실리콘막(2)를 활성영역으로 후퇴시킨다.
다음에, 도 50에 도시한 바와 같이, 반도체기판(1)을 열적으로 산화해서 홈(4a)의 내벽에 산화실리콘막(5)를 형성하고, 홈(4a)의 숄더부분을 둥글게 한다. 지금까지의 공정은 상기 실시예 1과 마찬가지이다.
그 후, 도 51에 도시한 바와 같이, CVD법으로 반도체기판(1)에 다결정실리콘막(22)을 얇게 형성한다. 그 후, 도 52에 도시한 바와 같이, CVD법으로 다결정실리콘막(22)에 산화실리콘막(7)을 퇴적하여 홈(4a)내에 산화실리콘막(7)을 매립한다.
다음에 도 53에 도시한 바와 같이, 반도체기판(1)을 습식산화해서 홈(4a)내에 매립된 산화실리콘막(7)을 소결한다. 이 상태에서, 적어도 다결정실리콘막(22)의 일부분을 산화해서 산화실리콘막(23)으로 변경한다. 그러므로, 산화실리콘막(5)와 반도체기판(1)의 활성영역 사이의 계면 근방에서 산화가 억제되고, 그 결과, 활성영역으로 산화실리콘막(5)가 성장하는 것이 억제된다. 다결정실리콘막(22)를 산화해서 산화실리콘막(23)으로 변경하는 경우, 그 체적은 2배로 증가한다. 그러므로, 홈(4a)내에 매립된 산화실리콘막(7)에 보이드가 형성되는 경우에도 산화실리콘막(23)의 체적을 증가시키는 것에 의해 보이드를 축소할 수 있다는 효과를 얻을 수 있다.
그 후, 도 54에 도시한 바와 같이, 질화실리콘막(3)의 상부에 배치된 산화실리콘막(7)과 산화시리콘막(23)의 부분을 제거해서 홈(4a)에만 산화실리콘막(7)과 산화실리콘막(23)을 남기고, 그 후 소자분리홈(4)를 형성한다. 산화실리콘막(7)의 소결과 다결정실리콘막(22)의 산화는 소자분리홈(4)가 형성된 후에 실행해도 좋다.
다결정실리콘막(22) 대신에 아몰퍼스실리콘막을 사용해도 좋다.
실시예 9
본 실시예에 따른 소자분리홈(4)의 형성방법을 도 55와 도 56을 참조해서 설명한다.
우선, 도 55에 도시한 바와 같이, 마스크로서 사용된 질화실리콘막(3)으로 에칭하여 소자분리영역에서의 반도체기판(1)에 홈(4a)를 형성한다. 그 후, 플루오르화 수소산을 함유하는 에칭액으로 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 제거하여 산화실리콘막(2)를 활성영역으로 후퇴시킨다. 지금까지의 공정은 상기 실시예 1과 마찬가지이다.
다음에, 도 56에 도시한 바와 같이, 질소분위기중에서 반도체기판(1)을 열처리하여 홈(4a)의 내벽에 질화실리콘막(24)를 형성하고 홈(4a)의 숄더부분을 둥글게 한다.
본 실시예에 의하면, 홈(4a)의 내벽에 질화실리콘막(24)를 형성하므로, 후에 홈(4a)에 매립된 산화실리콘막(7)을 소결하는 경우 반도체기판(1)의 활성영역이 산화되는 것을 억제할 수 있다.
실시예 10
본 실시예에 따른 소자분리홈(4)의 형성방법을 도 57과 도 58을 참조해서 설명한다.
우선, 도 57에 도시한 바와 같이, 마스크로서 사용된 질화실리콘막(3)으로 에칭하여 소자분리영역에서의 반도체기판(1)에 홈(4a)를 형성한다. 그 후, 플루오르화 수소산을 함유하는 에칭액으로 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 제거하여 산화실리콘막(2)를 활성영역으로 후퇴시킨다. 지금까지의 공정은 상기 실시예 1과 마찬가지이다. 그 후, 반도체기판(1)을 열적으로 산화해서 홈(4a)의 내벽에 얇은 산화실리콘막(25)를 형성한다.
다음에, 도 58에 도시한 바와 같이, 질소분위기중에서 반도체기판(1)을 열처리하여 홈(4a)의 내벽의 산화실리콘막(25)를 질화실리콘막(26)으로 변경한다.
본 실시예에 의하면, 홈(4a)의 내벽에 질화실리콘막(26)을 형성하므로, 후에 홈(4a)에 매립된 산화실리콘막(7)을 소결하는 경우 반도체기판(1)의 활성영역이 산화되는 것을 억제할 수 있다.
실시예 11
본 실시예에 따른 소자분리홈(4)의 형성방법을 도 59와 도 60을 참조해서 설명한다.
우선, 도 59에 도시한 바와 같이, 마스크로서 사용된 질화실리콘막(3)으로 에칭하여 소자분리영역에서의 반도체기판(1)에 홈(4a)를 형성한다. 그 후, 플루오르화 수소산을 함유하는 에칭액으로 홈(4a)의 측벽에서 노출된 산화실리콘막(2)의 부분을 제거하여 산화실리콘막(2)를 활성영역으로 후퇴시킨다. 지금까지의 공정은 상기 실시예 1과 마찬가지이다. 그 후, CVD법에 의해 반도체기판(1)에 얇은 다결정실리콘막(27)을 퇴적한다.
다음에, 도 60에 도시한 바와 같이, 질소분위기중에서 반도체기판(1)을 열처리하여 다결정실리콘막(27)을 질화실리콘막(28)로 변경한다.
본 실시예에 의하면, 홈(4a)의 내벽에 질화실리콘막(28)을 형성하므로, 후에 홈(4a)에 매립된 산화실리콘막(7)을 소결하는 경우 반도체기판(1)의 활성영역이 산화되는 것을 억제할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다.
본 발명에 의해 얻어지는 각각의 효과를 간단하게 설명하면 다음과 같다.
본 발명에 의하면, 1000℃ 이하의 온도에서 소자분리홈의 형상을 최적화 할 수 있어, 소자의 미세화를 촉진할 수 있고 그의 전기적특성을 향상시킬 수 있다.
본 발명에 의하면, 소자분리홈에 매립된 산화실리콘막의 소결에 의한 활성영역에서의 응력으로 부터의 악영향을 저감할 수 있다.

Claims (19)

  1. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정,
    (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정,
    (d) 반도체기판의 주면상에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정,
    (e) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키는 공정,
    (f) 질화실리콘막의 상부에 배치된 제3 산화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막을 남기는 공정 및
    (g) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고,
    제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고,
    제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  2. 제1항에 있어서,
    제1 산화실리콘막을 형성하기 위한 열산화온도, 제2 산화실리콘막을 형성하기 위한 열산화온도 및 제3 산화실리콘막을 소결하기 위한 열처리온도는 1000℃ 이하인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  3. 제1항에 있어서,
    제2 산화실리콘막을 형성하기 위한 열산화온도는 800℃ 이상이고 1000℃ 이하인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  4. 제1항에 있어서,
    홈은 85°이하인 테이퍼각 θ로 테이퍼되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  5. 제1항에 있어서,
    (c)공정후 (d)공정 전에 홈의 내벽을 산화/질화처리하는 것에 의해, 홈의 내벽에 형성된 제2 산화실리콘막과 반도체기판의 활성영역 사이의 계면의 근방에 질화실리콘층을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  6. 제1항에 있어서,
    (c)공정후 (d)공정전에 홈의 내벽에 형성된 제2 산화실리콘막과 반도체기판의 소자분리영역 사이의 계면의 근방에 질소를 이온주입하는 것에 의해, 홈의 내벽에 형성된 제2 산화실리콘막과 반도체기판의 소자분리영역 사이의 계면의 근방에 질화실리콘층을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 제1항에 있어서,
    (e)공정은 (f)공정후에 실행되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 제1항에 있어서,
    (c)공정은 질소를 함유하는 분위기중에서 실행되고, 제1 산화실리콘막의 막두께 이상으로, 또 그의 막두께의 3배 이하로 설정된 막두께를 갖는 제2 질화실리콘막을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 제1항에 있어서,
    (c)공정후 (d)공정전에 적어도 제2 산화실리콘막의 표면에 제2 질화실리콘막을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막과 제1 산화실리콘막을 선택적으로 에칭하는 공정,
    (b) 제1 산화실리콘막에서 노출된 반도체기판이 표면부분을 등방성 에칭하는 공정,
    (c) 소자분리영역에서의 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (d) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정,
    (e) 반도체기판의 주면에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정,
    (f) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키는 공정,
    (g) 질화실리콘막의 상부에 배치된 제3 산화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막을 남기는 공정 및
    (h) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  11. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 제1 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 제1 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정,
    (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정,
    (d) CVD법으로 홈의 내부를 포함하는 반도체기판상에 제2 질화실리콘막을 형성하는 공정,
    (e)반도체기판의 주면상에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정,
    (f) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키는 공정,
    (g) 제1 질화실리콘막의 상부에 배치된 제3 산화실리콘막과 제2 질화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막과 제2 질화실리콘막을 남기는 공정,
    (h) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 제1 질화실리콘막의 부분을 에칭으로 제거하는 공정,
    (i) 소자분리홈의 숄더부분에서 제3 산화실리콘막을 열적으로 산화해서 제3 산화실리콘막의 막두께를 두껍게 하는 것에 의해, 제1 질화실리콘막을 에칭으로 제거하는 경우 소자분리홈의 숄더부분에서 제2 질화실리콘막을 제거하여 형성된 오목부를 채우는 공정 및
    (j) 활성영역에 반도체소자를 형성하는 공정을 포함하고,
    제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고,
    제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  12. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 제1 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 제1 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정,
    (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정,
    (d) CVD법으로 홈의 내부를 포함하는 반도체기판상에 제2 질화실리콘막을 형성하는 공정,
    (e)반도체기판의 주면에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정,
    (f) 제1 질화실리콘막의 상부에 배치된 제3 산화실리콘막과 제2 질화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막과 제2 질화실리콘막을 남기는 공정,
    (g) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키고, 소자분리홈의 숄더부분에서 제1 질화실리콘막의 표면과 제2 질화실리콘막의 표면을 산화시키는 공정,
    (h) 소자분리홈과 그 부분의 표면의 산화막에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 제1 질화실리콘막의 부분을 에칭으로 제거하는 공정 및
    (i) 활성영역에 반도체소자를 형성하는 공정을 포함하고,
    제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고,
    제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정되는 것을 특징으로 하는 반도체 집적회로장치.
  13. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정,
    (c) 반도체기판의 주면상에 제2 산화실리콘막을 형성해서 제2 산화실리콘막으로 홈을 채우는 공정,
    (d) 반도체기판을 열적으로 산화해서 홈에 채워진 제2 산화실리콘막을 소결시키고 홈의 내벽에 제3 산화실리콘막을 형성하는 공정,
    (e) 질화실리콘막의 상부에 배치된 제2 산화실리콘막의 부분을 제거해서 홈내에만 제2 산화실리콘막을 남기는 공정 및
    (f) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고,
    제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고,
    제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  14. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정,
    (c) 반도체기판의 주면상에 제2 산화실리콘막을 형성해서 제2 산화실리콘막으로 홈을 채우는 공정,
    (d) 질화실리콘막의 상부에 배치된 제2 산화실리콘막의 부분을 제거해서 홈내에만 제2 산화실리콘막을 남기는 공정,
    (e) 반도체기판을 열적으로 산화해서 홈에 채워진 제2 산화실리콘막을 소결시키고 홈의 내벽에 제3 산화실리콘막을 형성하는 공정 및
    (f) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고,
    제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고,
    제3 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  15. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정,
    (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정,
    (d) 반도체기판의 주면상에 다결정 실리콘막을 형성하는 공정,
    (e)반도체기판의 주면상에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정,
    (f) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키고, 다결정실리콘막을 산화하는 것에 의해 적어도 다결정실리콘막의 일부를 산화실리콘막으로 변경하는 공정,
    (g) 질화실리콘막의 상부에 배치된 제3 산화실리콘막과 산화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막과 산화실리콘막을 남기는 공정 및
    (h) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고,
    제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고,
    제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  16. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정,
    (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하는 공정,
    (d) 반도체기판의 주면상에 다결정 실리콘막을 형성하는 공정,
    (e)반도체기판의 주면상에 제3 산화실리콘막을 형성해서 제3 산화실리콘막으로 홈을 채우는 공정,
    (f) 질화실리콘막의 상부에 배치된 제3 산화실리콘막과 다결정실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막과 다결정실리콘막을 남기는 공정,
    (g) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키고, 다결정실리콘막을 산화하는 것에 의해 적어도 다결정실리콘막의 일부를 산화실리콘막으로 변경하는 공정 및
    (h) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하고,
    제1 산화실리콘막의 변위량은 제2 산화실리콘막의 막두께 이상으로, 또 이 막두께의 2배 이하로 설정되고,
    제2 산화실리콘막의 막두께는 제1 산화실리콘막의 막두께 이상으로, 또 그 막두께의 3배 이하로 설정되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  17. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정,
    (c) 반도체기판을 열적으로 질화해서 홈의 내벽에 제2 질화실리콘막을 형성하는 공정,
    (d) 반도체기판의 주면상에 제2 산화실리콘막을 형성해서 이 제2 산화실리콘막으로 홈을 채우는 공정,
    (e) 반도체기판을 열처리하여 홈에 채워진 제2 산화실리콘막을 소결시키는 공정,
    (f) 제1 질화실리콘막의 상부에 배치된 제2 산화실리콘막의 부분을 제거해서 홈내에만 제2 산화실리콘막을 남기는 공정 및
    (g) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 제1 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  18. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정,
    (c) 반도체기판을 열적으로 산화해서 홈의 내벽에 제2 산화실리콘막을 형성하고, 그 후 제2 산화실리콘막을 질화하는 것에 의해 적어도 제2 산화실리콘막의 일부를 질화실리콘막으로 변경하는 공정,
    (d) 반도체기판의 주면상에 제3 산화실리콘막을 형성해서 이 제3 산화실리콘막으로 홈을 채우는 공정,
    (e) 반도체기판을 열처리하여 홈에 채워진 제3 산화실리콘막을 소결시키는 공정,
    (f) 제1 질화실리콘막의 상부에 배치된 제3 산화실리콘막의 부분을 제거해서 홈내에만 제3 산화실리콘막을 남기는 공정 및
    (g) 소자분리홈에 의해 주변이 규정되는 활성영역의 표면의 상부에 배치된 제1 질화실리콘막의 부분을 제거한 후 활성영역에 반도체소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  19. 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판을 열적으로 산화해서 반도체기판의 주면상에 제1 산화실리콘막을 형성한 후 제1 산화실리콘막상에 질화실리콘막을 형성하고, 그 후 소자분리영역에서의 질화실리콘막, 제1 산화실리콘막 및 반도체기판을 선택적으로 에칭하여 반도체기판의 주면에 홈을 형성하는 공정,
    (b) 홈에서 노출된 제1 산화실리콘막의 부분을 에칭해서 활성영역으로 제1 산화실리콘막을 후퇴시키는 공정,
    (c) 반도체기판상에 다결정실리콘막을 형성하고 그 후 다결정실리콘막을 질화하는 것에 의해 적어도 다결정실리콘막의 일부를 질화실리콘막으로 변경하는 공정,
    (d) 반도체기판의 주면상에 제2 산화실리콘막을 형성해서 이 제2 산화실리콘막으로 홈을 채우는 공정,
    (e) 반도체기판을 열처리하여 홈에 채워진 제2 산화실리콘막을 소결시키는 공정,
    (f) 제1 질화실리콘막의 상부에 배치된 제2 산화실리콘막의 부분을 제거해서 홈내에만 제2 산화실리콘막을 남기는 공정 및
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