KR20040086193A

KR20040086193A - 반도체 장치의 제조 방법

Info

Publication number: KR20040086193A
Application number: KR1020040020269A
Authority: KR
Inventors: 야스이간; 미네도시유끼; 고또야스시; 요꼬야마나쯔끼
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-04-02
Filing date: 2004-03-25
Publication date: 2004-10-08
Also published as: US7199022B2; TW200428579A; CN100334708C; CN1534758A; US20040198019A1; JP2004311487A

Abstract

질화 실리콘막 라이너의 구조 제어가 용이한 소자 분리홈의 형성 방법을 실현하고, 소자의 미세화와 소자 분리홈에 발생하는 응력의 저감을 양립시킨다. 본 발명에 따른 소자 분리홈의 형성 방법은, 실리콘 기판(1)에 형성한 홈(2a)의 내벽에 질화 실리콘막 라이너(14)를 퇴적한 후, 홈(2a)의 내부에 충전한 제1 매립 절연막(17)의 상면을 하방으로 후퇴시켜, 질화 실리콘막 라이너(14)의 상단부를 노출시킨다. 다음으로, 질화 실리콘막 라이너(14)의 노출 부분을 산화 실리콘막(14a) 등의 비질화 실리콘계 절연막으로 전환한 후, 제1 매립 절연막(17)의 상부에 제2 매립 절연막(18)을 퇴적하여, 그 표면을 평탄화한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 질화 실리콘막 라이너를 갖는 소자 분리홈의 형성에 적용함에 있어서 유효한 기술에 관한 것이다.

반도체 집적 회로는 고집적화, 고성능화를 실현하기 위해서 소자 치수의 미세화를 반복하고 있다. 또한, 소자 간의 전기적인 분리 방법에 대해서도, 버즈빅(bird's beak)이라고 불리는 산화 기인의 치수 손실을 수반하는 LOCOS법(Local Oxidation of Silicon) 대신에, 0.35㎛ 세대 이후부터는 미세화에 적합한 얕은 홈 소자 분리법(STI=Shallow Trench Isolation)을 이용하고 있다. 얕은 홈 소자 분리법은, 실리콘 기판에 형성한 얕은 홈의 내부에 절연막이 되는 산화 실리콘막을 매립하는 방법으로, 버즈빅의 문제가 없다. 또한, 소자 분리 폭이 0.1㎛ 정도로 미세해도, 필요한 전기적 절연성이 얻어진다.

그러나, 상기 얕은 홈 소자 분리법에는, (1) 응력, (2) 리세스, (3) 미세 홈 매립의 세 가지의 과제가 있다.

(1) 얕은 홈 소자 분리에 의해 발생하는 응력에는, 홈 내의 산화 실리콘막과 실리콘 기판과의 열팽창 계수 차에 의해 발생하는 응력과, 홈 매립 후의 산화 공정에서 홈의 내벽이 체적 팽창을 수반하는 산화를 야기함으로써 발생하는 응력이 있는데, 특히 홈 내벽의 산화에 수반하는 응력의 영향이 크다. 또한, 얕은 홈의 내벽 면적은 미세화에 따라 증가하기 때문에, 이 산화에 기인하는 응력은 소자의 미세화에 수반하여 증대하고, 결정 결함이나 접합 누설의 문제를 야기한다.

(2) 리세스는, 얕은 홈의 표면에 노출된 산화 실리콘막과 실리콘 기판과의경계부가, 후속의 불산 세정 공정에서 지나치게 제거되어 음푹 들어간 상태를 말한다. 그리고, 이 리세스의 상부에 게이트 전극 재료가 되는 폴리실리콘막을 퇴적하면, 리세스에 들어간 폴리실리콘막이 게이트 전계를 강화하는 결과, 트랜지스터 특성에 험프 또는 킹크라고 불리는 열화가 발생한다. 또한, 리세스에 매립된 폴리실리콘막이 게이트 가공 시의 에칭으로 제거되지 않고 남아, 게이트 간의 단락 불량을 야기할 우려가 있다.

(3) 얕은 홈 내부에의 산화 실리콘막의 매립은, 소자의 미세화에 따라 곤란하게 된다. 즉, 미세화에 수반하여 홈의 폭이 감소된 경우라도, 홈의 절연성을 유지하기 위해서는 일정한 깊이를 필요로 하기 때문에, 결과적으로 어스펙트비가 증가하여, CVD법(Chemical Vapor Deposition)에 의한 산화 실리콘막의 홈 충전이 어려워진다.

상기한 응력의 문제에 대한 대책으로서, 얕은 홈의 내벽에 질화 실리콘막 라이너라고 하는 얇은 질화 실리콘막을 제공하는 방법이 적용되고 있다(예를 들면, 특허 문헌 1 참조). 이 방법은 질화 실리콘막이 물 등의 산화종을 통과시키지 않는 성질을 이용한 것으로, 얕은 홈의 내벽에 얇은 질화 실리콘막을 퇴적함으로써, 내벽의 산화를 방지하고, 후속 공정에서의 응력 발생을 억제하는 것이다.

상기 질화 실리콘막 라이너를 이용한 얕은 홈 소자 분리 공정을 도 14∼도 20을 이용하여 설명하면, 우선 도 14에 도시한 바와 같이 실리콘 기판(1) 상에 보호막으로서 패드 산화막(11)을 성장시키고, 계속해서 그 상부에 마스크용의 질화 실리콘막(12)을 퇴적한다.

다음으로, 도 15에 도시한 바와 같이 포토레지스트막(도시 생략)을 마스크로 한 드라이 에칭으로 실리콘 기판(1)에 얕은 홈(2a)을 형성한 후, 홈(2a)의 내벽에 남은 에칭의 손상을 제거하기 위해서, 홈(2a)의 내벽을 산화하여 얇은 산화 실리콘막(30)을 형성한다.

다음으로, 홈(2a)의 내벽을 웨트 에칭하여 산화 실리콘막(30)을 제거한 후, 도 16에 도시한 바와 같이 홈(2a)의 내벽을 다시 한번 산화하여 얇은 산화 실리콘막(13)을 형성하고, 계속해서 실리콘 기판(1) 상에 CVD법으로 질화 실리콘막 라이너(14)를 퇴적한다.

다음으로, 도 17에 도시한 바와 같이, 실리콘 기판(1) 상에 홈(2a)의 깊이보다 두꺼운 막 두께의 산화 실리콘막(15)을 CVD법으로 퇴적한 후, 도 18에 도시한 바와 같이 CMP(Chemical Mechanical Polishing)법을 이용하여 홈(2a)의 외부의 산화 실리콘막(15)을 평탄하게 제거한다.

다음으로, 도 19에 도시한 바와 같이, 산화 마스크로 이용한 질화 실리콘막(12)을 열 인산으로 선택적으로 제거함으로써, 소자 분리홈(2)이 완성된다. 그 후, 도 20에 도시한 바와 같이 실리콘 기판(1)의 표면에 산화 실리콘막 등으로 이루어지는 게이트 절연막(8)을 형성하고, 또한 그 상부에 폴리실리콘막 등으로 이루어지는 게이트 전극(16)을 형성한다.

질화 실리콘막 라이너(14)를 형성하는 상기한 얕은 홈 형성 방법은, 상술한 응력의 문제를 해소하기 위해서는 유효하지만, 질화 실리콘막(12)을 열 인산으로 제거하는 공정(도 19)으로 질화 실리콘막 라이너(14)의 상단 부분도 제거되므로,소자 분리홈(2)의 표면(도 20의 ○ 표시로 에워싼 개소)에 리세스가 발생한다는 문제가 여전히 남는다. 또한, 소자 분리홈(2)의 어스펙트비가 질화 실리콘막 라이너(14)의 막 두께분만큼 증가하기 때문에, 소자 분리홈(2)의 내부에 산화 실리콘막(15)을 충전하는 것이 어려워진다고 하는 문제도 해소할 수 없다.

또한, 소자 분리홈(2)의 내벽에 질화 실리콘막 라이너(14)를 제공함으로써, 임계값 전압이 시프트한다고 하는 새로운 문제가 발생한다. 이것을 도 21, 도 22를 이용하여 설명한다. 도 21은 MOS 트랜지스터를 형성한 실리콘 기판(1)의 평면도, 도 22는 도 21의 A-A선을 따라 취한 단면도이다.

실리콘 기판(1) 상에는 활성 영역(9)을 둘러싸도록 소자 분리홈(2)이 형성되어 있으며, 활성 영역(9)의 상부에는 양단부가 활성 영역(9)과 소자 분리홈(2)과의 경계부를 걸치도록 게이트 전극(16)이 형성되어 있다. 도 22에 도시한 바와 같이, 소자 분리홈(2)의 내벽에 형성된 질화 실리콘막 라이너(14)와 게이트 전극(16)이 중첩되는 개소에서는, 게이트 전극(16)의 하부의 실리콘 기판(1)(채널)을 흐르는 캐리어가 질화 실리콘막 라이너(14)에 접근한다. 그 때문에, 핫 캐리어 효과에 의해 캐리어가 질화 실리콘막 라이너(14)에 트랩되는 현상이 발생하고, MOS 트랜지스터에 원하지 않는 임계값 전압 시프트가 발생한다.

상기한 임계값 전압 시프트의 문제에 대한 대책으로서, 특허 문헌 2에 개시된 방법을 도 23∼도 28을 이용하여 설명한다.

실리콘 기판(1)에 형성한 홈(2a)의 내벽에 질화 실리콘막 라이너(14)를 퇴적하는 단계(도 23)까지는, 상술한 얕은 홈 형성 방법과 변함없다. 다음으로,홈(2a)의 내부에 절연막을 매립하는 공정을 2단계로 나눈다.

우선, 제1 단계로서, 도 24에 도시한 바와 같이, CVD법 또는 SOG(Spin on Glass)법을 이용하여 산화 실리콘막 또는 이와 유사한 종류의 절연막(31)을 홈(2a)의 내부에 충전한 후에, 웨트 에칭을 이용하여 상부의 막을 제거하여 내부가 완전히 충전되지 않는 상태를 만든다. 계속해서, 홈(2a)의 외부의 절연막(31)을 등방성 에칭함으로써, 홈(2a)의 내부에 매립한 절연막(31)의 상면을 실리콘 기판(1)의 표면보다 하방으로 후퇴시킨다. 이 때, 홈(2a)의 측벽 상단부에 질화 실리콘막 라이너(14)가 노출된다.

다음으로, 도 25에 도시한 바와 같이 열 인산을 이용한 웨트 에칭으로 질화 실리콘막 라이너(14)의 노출 부분을 선택적으로 제거하면, 질화 실리콘막 라이너(14)의 상단부가 절연막(31)의 상면보다 하방으로 후퇴한다.

다음으로, 도 26에 도시한 바와 같이 산화 실리콘막 또는 이와 유사한 절연막(32)을 홈(2a)의 내부가 완전하게 충전될 정도로 매립한 후, CMP법을 이용하여 홈(2a)의 외부의 절연막(32)을 평탄하게 제거한다.

다음으로, 도 27에 도시한 바와 같이, 산화 마스크로 이용한 질화 실리콘막(12)을 열 인산으로 선택적으로 제거함으로써 소자 분리홈(2)을 완성시킨 후, 도 28에 도시한 바와 같이 실리콘 기판(1)의 표면에 산화 실리콘막 등으로 이루어지는 게이트 절연막(8)을 형성하고, 또한 그 상부에 폴리실리콘막 등으로 이루어지는 게이트 전극(16)을 형성한다.

상기한 얕은 홈 형성 방법은, 소자 분리홈(2)의 상단부의 질화 실리콘막 라이너(14)를 제거하기 때문에, 상술한 임계값 전압 시프트의 문제를 회피할 수 있다. 또한, 홈(2a)의 내부에 절연막(31, 32)을 매립하는 공정을 2회로 나누어 행하기 때문에, 홈(2a)의 어스펙트비가 큰 경우라도, 매립이 용이하게 된다.

그러나, 상기한 얕은 홈 형성 방법은, 열 인산을 이용한 웨트 에칭으로 질화 실리콘막 라이너(14)의 상단부를 절연막(31)의 상면보다 하방으로 후퇴시키기 때문에, 질화 실리콘막 라이너(14)와 절연막(31) 사이에 발생한 단차부(도 25의 ○ 표시로 에워싼 개소)에 에칭액이 잔류하여, 절연막(31)의 상부에 절연막(32)을 퇴적하였을 때에, 상기 단차부에 미소한 보이드가 발생한다. 그 결과, 후의 세정 공정에서 절연막(32)의 표면이 에칭되어 리세스가 발생하면, 도 28에 도시한 바와 같이, 이 리세스와 그 하방의 보이드가 연결되어 큰 리세스(33)가 발생될 우려가 있다.

상기 리세스(33)의 발생을 방지하고, 또한 제어성이 나쁜 웨트 에칭의 마진을 확보하기 위해서, 질화 실리콘막 라이너(14)를 지나치게 제거하는 것이 고려되지만, 이와 같이 하면, 소자 분리홈(2)의 측벽의 질화 실리콘막 라이너(14)가 제거된 개소에서 산화 시에 응력이 발생하기 때문에, 질화 실리콘막 라이너(14)를 형성한 효과를 얻을 수 없다.

또한, 웨트 에칭 대신에 질화 실리콘막 라이너(14)를 등방성 드라이 에칭으로 후퇴시키는 것도 고려되지만, 이와 같이 하면, 소자 분리홈(2)의 측벽에 에칭의 손상이 남는다.

[특허 문헌 1]

일본 특개2002-43408호 공보(US Patent No. 6,551,925)

[특허 문헌 1]

일본 특개2002-203895호 공보(US Patent No. 6,596, 607)

얕은 홈 소자 분리 공정에는, 상술한 바와 같은 응력, 리세스, 미세한 홈에의 절연막 매립, 임계값 전압의 시프트 등의 과제가 있으며, 이들 해결을 의도한 상기 종래 기술에 있어서도, 여전히 응력의 억제와 리세스의 제어가 트레이드 오프의 관계로 되어 있다.

본 발명의 목적은, 질화 실리콘막 라이너의 구조 제어가 용이한 소자 분리홈의 형성 방법을 실현하고, 소자의 미세화와 소자 분리홈에 발생하는 응력의 저감을 양립시킬 수 있는 기술을 제공하는 것에 있다.

본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면에서 분명히 될 것이다.

도 1은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 2는 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 3은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 4는 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 5는 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 6은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 7은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 8은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 9는 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 10은 본 발명의 일 실시예인 반도체 장치의 제조에 이용하는 멀티 챔버 장치의 개략 평면도.

도 11은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 12는 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 13은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.

도 14는 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 15는 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 16은 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 17은 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 18은 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 19는 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 20은 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 21은 MOS 트랜지스터를 형성한 실리콘 기판의 평면도.

도 22는 도 21의 A-A선을 따라 취한 실리콘 기판의 단면도.

도 23은 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 24는 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 25는 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 26은 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 27은 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

도 28은 본 발명자가 검토한 소자 분리홈의 형성 방법을 도시하는 반도체 기판의 주요부 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 실리콘 기판

2a : 홈

2 : 소자 분리홈

3 : n형 웰

4 : p형 웰

5, 8 : 게이트 절연막

6, 16 : 게이트 전극

7 : 반도체 영역(소스, 드레인)

9 : 활성 영역

11 : 패드 산화막

12 : 질화 실리콘막

13, 14a, 30 : 산화 실리콘막

14 : 질화 실리콘막 라이너

17, 18 : 매립 절연막

31, 32 : 절연막

33 : 리세스

34 : 포토레지스트막

100 : 멀티 챔버 장치

101, 102 : 챔버

본원에서 개시되는 발명 중, 대표적인 것의 개요에 대하여 설명하면, 다음과 같다.

상술한 목적을 달성하기 위해서 본 발명에서는, 얕은 홈 소자 분리 공정에 있어서, 실리콘 기판에 에칭에 의해 얕은 홈을 형성하고, 얕은 홈의 내벽에 질화 실리콘막 라이너를 형성하는 공정과, 홈 내를 제1 매립막으로 충전하는 공정과, 제1 매립막의 상부를 제거하여 질화 실리콘막 라이너를 노출시키는 공정과, 노출시킨 질화 실리콘막 라이너를 전화(轉化)시키는 공정과, 제2 매립막으로 홈 내를 충전하는 공정을 포함한다.

질화 실리콘막 라이너를 형성하는 공정 전에는, 얕은 홈의 내벽 계면을 양호한 것으로 하기 위해서 산화 실리콘막을 형성하는 공정을 포함할 수 있다.

노출시킨 질화 실리콘막 라이너를 전화시키는 공정에 있어서, 질화 실리콘막은 열 인산에 의한 웨트 에칭으로 제거되기 어려운 산화 실리콘막으로 전화시킨다.

또한, 질화 실리콘막 라이너를 산화 실리콘막으로 전화시키는 공정에서는, 미국 특허 제6410456호에 개시되는 ISSG 산화(In situ Steam Generation)를 이용하는 것이 바람직하다.

질화 실리콘막 라이너의 상부 전화량을 결정하는 제1 매립막을 제거하는 공정으로, 질화 실리콘막 라이너의 상단 위치는 MOS 트랜지스터의 채널 깊이보다 하방에 위치하고, 또한 얕은 홈 상부에 근접하는 것이 바람직하다. 특히, p 채널 MOS 트랜지스터에 있어서 질화 실리콘막 라이너 상단을 채널 하방에 위치시키는 것이 바람직하다.

그리고, 질화 실리콘막의 전화 처리와, 제2 매립막의 충전은 동일 장치에서 연속 처리할 수 있다.

제1 및 제2 매립막 중 적어도 한 쪽은 미세 홈 매립이 용이한 SOG막을 이용할 수 있다. 특히, 내열성이 높은 폴리실라잔계 SOG막이 바람직하다.

〈실시예〉

이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또, 실시예를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 기재하고, 그 반복 설명은 생략한다.

본 실시예에 따른 소자 분리홈의 형성 방법을 도 1∼도 13을 이용하여 공정 순으로 설명한다.

우선, 도 1에 도시한 바와 같이, 예를 들면 1∼10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 실리콘 기판(이하, 단순히 기판이라고 함)(1)을 열 산화하여 그 표면에 막 두께 10㎚ 정도의 얇은 산화 실리콘막으로 이루어지는 패드 산화막(11)을 형성한 후, 이 패드 산화막(1)의 상부에 CVD법으로 막 두께 120㎚ 정도의 질화 실리콘막(12)을 퇴적한다. 질화 실리콘막(12)은 산화되기 어려운 성질을 갖기 때문에, 그 하부의 기판(1)의 표면이 산화되는 것을 방지하는 마스크로서 사용한다. 또한, 질화 실리콘막(12)의 하부의 패드 산화막(11)은 기판(1)과 질화 실리콘막(12)과의 계면에 발생하는 스트레스를 완화하고, 이 스트레스에 기인하여 기판(1)의 표면에 전위 등의 결함이 발생하는 것을 방지하기 위해서 형성한다.

다음으로, 도 2에 도시한 바와 같이 포토레지스트막(34)을 마스크로 한 드라이 에칭으로 소자 분리 영역의 질화 실리콘막(12)을 선택적으로 제거한다.

다음으로, 포토레지스트막(34)을 제거한 후, 도 3에 도시한 바와 같이 질화 실리콘막(12)을 마스크로 한 드라이 에칭으로 소자 분리 영역의 기판(1)에 깊이 200∼400㎚ 정도의 홈(2a)을 형성한다. 또, 질화 실리콘막(12)을 마스크로 한 상기한 드라이 에칭 대신에, 포토레지스트막(34)을 마스크로 하여 질화실리콘막(12), 패드 산화막(11) 및 기판(1)을 연속적으로 드라이 에칭함으로써, 홈(2a)을 형성해도 된다.

다음으로, 홈(2a)의 내벽에 남은 에칭의 손상을 제거하기 위해서, 홈(2a)의 내벽을 산화하여 얇은 산화 실리콘막(도시 생략)을 형성하고, 계속해서 홈(2a)의 내벽을 웨트 에칭하여 이 산화 실리콘막을 제거한 후, 도 4에 도시한 바와 같이 홈(2a)의 내벽을 다시 산화함으로써, 막 두께 10㎚ 정도의 산화 실리콘막(13)을 형성한다.

다음으로, 도 5에 도시한 바와 같이 홈(2a)의 내벽을 포함하는 기판(1) 상에 CVD법으로 막 두께 5∼10㎜ 정도의 질화 실리콘막 라이너(14)를 퇴적한다. 질화 실리콘막 라이너(14)는 홈(2a)의 내벽의 산화를 방지하고, 후속 공정에서의 응력 발생을 억제하기 위해서 형성한다.

다음으로, 도 6에 도시한 바와 같이 홈(2a)의 내부를 포함하는 기판(1) 상에 산화 실리콘막으로 이루어지는 제1 매립 절연막(17)을 형성한다. 매립 절연막(17)은, 예를 들면 모노실란 또는 TEOS(Tetra Ethoxy Silane)를 소스 가스로 한 열 분해 CVD법을 이용하여, 150∼390㎚ 정도의 막 두께로 퇴적한다. 이 때, 홈(2a)의 내부는 완전히 충전되어 있지 않아도 된다. 또, 홈(2a)의 폭이 0.20㎛ 이하, 또는 어스펙트비가 3 이상인 경우에는 갭 필성이 우수한 성막 방법, 예를 들면 O₃-TEOS(Ozone TEOS)를 소스 가스로 한 열 분해 CVD법이나, HDP(High Density Plasma)-CVD법이 바람직하다.

다음으로, 도 7에 도시한 바와 같이 홈(2a)의 외부의 매립 절연막(17)을 에칭함으로써, 홈(2a)의 내부에 충전된 매립 절연막(17)의 상면을 실리콘 기판(1)의 표면보다 10∼40㎚ 정도 하방으로 후퇴시킨다. 매립 절연막(17)의 에칭은 선택비가 우수한 불산에 의한 웨트 에칭이 바람직하지만, 소자 특성에 영향을 주는 홈(2a)의 측벽 상단부가 질화 실리콘막 라이너(14)로 보호되어 있기 때문에, 매립 절연막(17)을 드라이 에칭으로 후퇴시켜도, 홈(2a)의 측벽 상단부가 손상될 우려는 없다.

매립 절연막(17)의 상면은 후에 형성하는 MOS 트랜지스터의 채널의 깊이보다 하방으로 후퇴시키는 것이 바람직하고, 특히 p 채널 MOS 트랜지스터와 같은 매립 채널을 갖는 MOS 트랜지스터를 형성하는 경우에는, 매립 절연막(17)의 상면을 매립 채널의 깊이보다 하방으로 후퇴시키는 것이 바람직하다. 단, 매립 절연막(17)의 후퇴량이 지나치게 많으면, 다음의 공정에서 비질화 실리콘계의 절연막으로 전화되는 질화 실리콘막 라이너(14)의 면적이 증가하여, 질화 실리콘막 라이너(14)의 효과(응력 완화)가 감소한다. 따라서, 매립 절연막(17)의 상면은 채널의 깊이보다 얕아지지 않는 범위에서, 가능한 한 홈(2a)의 상단부에 가까이 하는 것이 바람직하다.

다음으로, 도 8에 도시한 바와 같이, 질화 실리콘막(12)의 표면과 홈(2a)의 내벽을 피복하고 있는 질화 실리콘막 라이너(14) 중, 매립 절연막(17)의 상부에 노출되어 있는 부분만을 비질화 실리콘계의 절연막, 예를 들면 산화 실리콘막(14a)으로 전화시킨다.

질화 실리콘을 산화 실리콘으로 전화시키는 방법으로서는, 예를 들면 플라즈마 산화법이나, 미국 특허 제6410456호 명세서에 개시되어 있는 ISSG(In situ Steam Generation) 산화법을 들 수 있다.

특히, ISSG 산화법은 산화력이 강한 산소 래디컬을 이용하기 때문에, 질화 실리콘을 산화 실리콘으로 전화시키는 능력이 높다. 따라서, 질화 실리콘막 라이너(14)의 두께가 5㎚ 이상인 경우에는 이 ISSG 산화법이 적합하다. 또한, ISSG 산화법은 질화 실리콘막 라이너(14)에 손상을 주지 않고 양질의 산화 실리콘막(14a)으로 전화할 수 있기 때문에, 이러한 측면에서도 바람직하다. ISSG 산화의 처리 조건은, 예를 들면 처리 온도 700∼1100℃, 처리 시간 5∼300초의 범위로 한다.

다음으로, 도 9에 도시한 바와 같이, 홈(2a)의 내부를 포함하는 기판(1) 상에 산화 실리콘막으로 이루어지는 제2 매립 절연막(18)을 형성한다. 매립 절연막(18)의 막 두께는 150∼400㎚ 정도로 한다. 또한, 성막 방법으로서는 상기 제1 매립 절연막(17)과 마찬가지로, 모노실란 또는 TEOS를 소스 가스로 한 열 분해 CVD법, O₃-TEOS를 소스 가스로 한 열 분해 CVD법, HDP-CVD법 등을 이용한다.

상술한 질화 실리콘막 라이너(14)를 산화 실리콘막(14a)으로 전화시키는 플라즈마 산화(또는 ISSG 산화) 공정과, 그 후 제2 매립 절연막(18)을 퇴적하는 CVD 공정은, 복수의 챔버를 구비한 한 대의 장치를 사용하여 연속적으로 행할 수도 있다. 도 10은 이러한 목적에 이용하는 멀티 챔버 장치(100)의 개략 평면도이고, 예를 들면 제1 챔버(101) 내에서 플라즈마 산화(또는 ISSG 산화)를 행하고, 계속해서제2 챔버(102) 내에서 제2 매립 절연막(18)을 퇴적한다.

이에 의해, 상기 공정의 처리량이 향상됨과 함께, 막의 오염에 의한 MOS 트랜지스터의 신뢰성 저하를 방지할 수 있다. 특히, 질화 실리콘막 라이너(14)에 트랩되기 쉬운 전자의 영향을 받는 p 채널형 MOS 트랜지스터인 경우, 임계값 전압의 시프트를 유효하게 방지할 수 있다.

다음으로, 도 11에 도시한 바와 같이 CMP법을 이용하여 홈(2a)의 외부의 절연막(32)을 하층의 질화 실리콘막(12)이 노출될 때까지 평탄하게 제거한다. 계속해서, 도 12에 도시한 바와 같이 열 인산을 이용한 웨트 에칭으로 질화 실리콘막(12)을 제거한다. 이 때, 소자 분리홈(2)의 내벽의 질화 실리콘막 라이너(14)는 그 상단부가 열 인산으로 제거되기 어려운 산화 실리콘막(14a)으로 전화하고 있기 때문에, 질화 실리콘막(12)을 열 인산으로 제거할 때에, 질화 실리콘막 라이너(14)의 상단부가 열 인산으로 제거되어 하방으로 후퇴하는 리세스의 문제는 발생하지 않는다. 여기까지의 공정에 의해, 2층의 매립 절연막(17, 18)이 충전되고, 내벽에 질화 실리콘막 라이너(14)와 산화 실리콘막(14a)이 형성된 소자 분리홈(2)이 완성된다.

그 후, 도 13에 도시한 바와 같이, 기판(1)에 불순물을 이온 주입함으로써 n형 웰(3), p형 웰(4) 및 채널 영역(도시 생략)을 형성한 후, 통상의 MOS 프로세스에 따라, 게이트 절연막(5), 게이트 전극(6) 및 소스·드레인을 구성하는 반도체 영역(7)을 형성함으로써, MOS 트랜지스터가 완성된다.

이상, 본 발명자에 의해 이루어진 발명을 그 실시예에 기초하여 구체적으로설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.

상기 실시예에서는, 소자 분리홈(2)에 충전하는 2층의 매립 절연막(17, 18)을 산화 실리콘막으로 구성하였지만, 소자 분리홈(2)의 폭이 미세하고 어스펙트비가 큰 경우에는 2층의 매립 절연막(17, 18) 중 적어도 한쪽을 도포막의 일종인 SOG(Spin on Glass)막으로 구성함으로써, 양호한 매립이 가능하게 된다. 특히, 홈 폭이 0.10㎛ 이하, 어스펙트비가 5 이상이 미세한 소자 분리홈(2)인 경우에는 O₃-TEOS를 소스 가스로 한 열 분해 CVD법이나 HDP-CVD법을 이용해도 매립이 곤란하게 되므로, SOG막을 사용하는 것이 바람직하다.

일반적으로, SOG막은 CVD법으로 퇴적한 산화 실리콘막에 비하여 매립 특성은 양호하지만, 내열성은 낮다. 1000℃ 이상의 고온 열 처리를 포함하는 소자 분리홈의 형성 공정에 적용 가능한 고내열성 SOG막으로서, 폴리실라잔계 SOG막이나, 다공성 실리카를 포함하는 SOG막을, 예로 들 수 있다.

폴리실라잔계 SOG는 도포 후에 600∼1100℃의 H₂O를 포함하는 분위기 하에서 열 처리하면 산화 실리콘막으로 전화하는 성질이 있고, CVD-산화 실리콘막과 동등한 내열성이 얻어지기 때문에, 제1 매립 절연막(17)으로 이용하기에 적합하다. 이 경우, 제2 매립 절연막(18)은 SOG막으로 구성해도 되고, 또는 종래 프로세스와의 적합성을 고려하여 CVD-산화 실리콘막으로 구성해도 된다.

다공성 실리카를 포함하는 SOG막도 제1 매립 절연막(17)에 적합하다. 종래의 소자 분리 형성 공정은 웨트 처리를 포함하기 때문에 다공성 막의 적용은 곤란하지만, 본 발명에서는 플라즈마 산화법이나 ISSG 산화법 등의 드라이 처리에 의해, 질화 실리콘막 라이너(14)의 상단부를 산화 실리콘막(14a)으로 전화시키므로, 다공성 막을 사용할 수 있다. 이 경우, 제2 매립 절연막(18)을 CVD-산화 실리콘막으로 구성함으로써, 소자 분리홈의 용량 저감과 응력 완화를 도모할 수 있다.

본원에 따라 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다.

상기한 소자 분리 방법에 따르면, 홈의 내벽에 형성하는 질화 실리콘막 라이너의 상단부의 위치를 정밀도있게 제어할 수 있기 때문에, 핫 캐리어에 의한 임계값 전압의 시프트를 방지하면서, 홈 내벽의 산화에 의한 응력을 억제할 수 있다.

또한, 매립 절연막을 2층으로 나누어 홈으로 충전하는 것, 및 2층의 매립 절연막 중 적어도 한쪽을 SOG막으로 구성함으로써, 미세한 소자 분리홈이어도, 매립 절연막을 양호하게 충전할 수 있게 된다.

Claims

실리콘 기판을 에칭하여 홈을 형성하는 공정과, 상기 홈의 내벽을 따라 질화 실리콘막을 형성하는 공정과, 상기 질화 실리콘막의 일부를 비질화 실리콘계의 절연막으로 전화시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
실리콘 기판을 에칭하여 홈을 형성하는 공정과, 상기 홈의 내벽을 따라 질화 실리콘막을 형성하는 공정과, 상기 홈의 내부에 상기 홈의 내부가 완전하게 충전되지 않을 정도의 막 두께를 갖는 제1 매립 절연막을 형성하는 공정과, 상기 제1 매립 절연막의 상부에 노출된 부분의 상기 질화 실리콘막을 비질화 실리콘계의 절연막으로 전화시키는 공정과, 상기 제1 매립 절연막의 상부에 제2 매립 절연막을 형성하고, 상기 제1 및 제2 매립 절연막에 의해 상기 홈의 내부를 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제2항에 있어서,

상기 홈의 내벽을 따라 상기 질화 실리콘막을 형성하는 공정에 앞서, 상기 홈의 내벽을 산화하여 산화 실리콘막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제2항에 있어서,

상기 비질화 실리콘계의 절연막은 상기 실리콘 기판에 형성되는 MOS 트랜지스터의 채널 깊이보다 하방에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제2항에 있어서,

ISSG 산화법을 이용하여 상기 질화 실리콘막의 일부를 상기 비질화 실리콘계의 절연막으로 전화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
제2항에 있어서,

상기 질화 실리콘막의 일부를 비질화 실리콘계의 절연막으로 전화시키는 공정과, 상기 제1 매립 절연막의 상부에 상기 제2 매립 절연막을 형성하는 공정은, 동일 장치 내에서 연속적으로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제2항에 있어서,

상기 제1 매립 절연막은 O₃-TEOS를 소스 가스로 한 열 분해 CVD법, 또는 HDP-CVD법으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제2항에 있어서,

상기 제1 및 제2 매립 절연막 중 적어도 한쪽은 도포법으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제8항에 있어서,

상기 도포법으로 형성한 매립 절연막은 폴리실라잔계 SOG막 또는 다공성 실리카를 포함하는 SOG막인 것을 특징으로 하는 반도체 장치의 제조 방법.