TW200428579A - Manufacturing method of semiconductor device - Google Patents

Description

200428579 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置之製造技術，特別是關於 一種適用於具有氮化矽膜襯墊之元件隔離溝槽形成有效之 技術。 【先前技術】 為實現高積體化、高性能化，半導體積體電路不斷反覆 兀件尺寸之細微化。而且，對於元件間之電氣隔離法，取 代伴隨稱為鳥、嘴之起因氧化之尺寸損失之LOCOS法（L〇cai

Oxidation 〇f Silic〇n)，而由〇·35 μιη世代以後亦利用適於細 微化之淺溝槽元件隔離法（STI=Shallow Trench Is〇iati()n)。 淺溝槽元件隔離法係於形成於矽基板之淺溝槽内部埋入成 為絕緣體之氧化矽膜之方法，沒有鳥嘴之問題。而且，元 件隔離寬度即便微細如〇1阿程度，也會得到必要的電氣 絕緣性。 # 然而’ $述淺溝槽元件隔離法中，存在3個課題：〇)應 力、（2)凹口、（3)微細溝槽埋入。 ⑴由淺溝槽元件隔離所產生之應力中，包括由溝槽内氧化 夕膜/、夕基板之熱膨脹係數差所產生之應力，及溝槽埋入 後之氧化步驟中引起溝槽内壁伴隨體積膨脹之氧化所產生 之應力特別是伴隨溝槽内壁之氧化之應力影響大。而且， /¾溝槽内壁面積隨細微化而增加，因此起因於此氧化之應、 力Ik 70件之細微化而增大，引起結晶缺陷或連結漏電 題。 91622.doc -6 - 200428579 Γ::係指露f於淺溝槽表面之氧化矽膜與矽基板之交界 、“之風虱酸清洗步驟被過量去除而凹陷之狀態。並 於此凹Π上部沈積閘極材料之多晶㈣，則進入凹 口之多晶石夕膜加強閘極雷错 έ 士 _ ^ 7私琢之、、、口果，對電晶體特性產生被 L W❹折之劣化。此外’埋人凹口之多晶砍膜於間

"了之制中未被去除而殘留，可能會引起閘極間短 路不良。 (3)將氧化矽膜埋入淺溝槽内部隨元件之細微化而變得困 難。亦即，即'使溝槽之寬幅隨細微化而減小，為維持溝槽 之絕緣性㈣要—定深度，其結果高寬比增大，使用CVD 法（Chemical Vap〇r以—⑽化學氣相沉積）之氧化石夕膜之 溝槽充填困難。 作為對於前述之應力問題之對策，適用於淺溝槽内壁舖 以被稱為氮切膜襯塾之薄氮切薄膜之方法（例如參考 專利文獻1)。此方法係利用氮切膜不透過水等之氧化種 子之性質由將薄氮化⑦薄膜沈積於淺溝槽内壁，防止 内壁氧化，抑制後續步驟中產生應力。 以圖14〜圖20對使用前述氮化石夕膜襯墊之淺溝槽元抑 離步驟進行㈣，首先如圖14所示，料基W上作為保^ 膜使塾層氧化膜11成長，再於其上部沈積用於掩模之氮^ 矽膜12。 欠 其後，如圖15所示，以光阻膜（未圖示）用作掩模進行乾 蝕刻，於矽基板1上形成淺溝槽以後，為去除溝槽2a内壁殘 留之蝕刻損傷，使溝槽2a内壁氧化而形成薄氧化矽薄膜％。 91622.doc 200428579 /、後對/冓槽2a内壁進行濕姓刻而去除氧化石夕膜3〇後， 如圖16所示，使溝槽2a内壁再次氧化形成薄氧化矽薄膜 13 ’再於矽基板丨上以cvd法沈積氮化矽膜襯墊14。 其後，如圖17所示，以CVD法於矽基板丨上沈積膜厚大於 溝槽2a深度之氧化矽膜15後，如圖18所示，以cMp (Chemical Mechanical Polishing 化學機械研磨）法將溝槽2& 外部之氧化矽膜15平坦去除。 其後，如圖19所示，使用熱磷酸將用於氧化掩模之氮化 石夕膜12遥擇性去除’藉由此步驟完成元件隔離溝槽2。其 後，如圖20所示，於矽基板！之表面形成由氧化矽膜等構成 之閘極絕緣膜8,再於其上部形成由多晶矽膜等構成之閘極 16 ° 形成氮化矽膜襯墊14之前述淺溝槽形成法，對解決前述 之應力問題有效，然以熱麟酸去除氮化石夕膜12之步驟（圖^ 9) 中’亦將氮化矽膜襯墊14之上端部分去除，故元件隔離溝 槽2表面（圖20中以〇圈上之部分）處產生凹口之問題依然存 在。並且，元件隔離溝槽2之高寬比只增加了氮化矽膜襯墊 14之膜厚之部分，故難於將氧化矽膜15填充於元件隔離溝 槽2内部之問題亦未得解決。 再者，於元件隔離溝槽2内壁舖以氮化矽膜襯墊14時，會 引起臨限電壓移動之新問題。對此，以圖21、圖22進行說 明。圖21係形成有MOS電晶體之矽基板1之平面圖，圖22 係沿圖21之A-A線之剖面圖。 於矽基板1上，元件隔離溝槽2係以圍繞活性區域9之方式 91622.doc -8 - 200428579 形成’於活性區域9上部以兩端部橫跨活性區域9與元件隔 離溝槽2之交界部之方式形成閘極16。如圖22所示，於元件 隔離溝槽2内壁形成之氮化矽膜襯墊14與閘極16重合之 處，流經閘極16下部之矽基板丨（通道）之載子接近氮化矽膜 襯墊14。從而，因熱載子效應而產生載子被氮化矽膜襯墊 14捕集之現象，產生M〇s電晶體不希望之臨限電壓移動。 作為對於前述臨限電壓移動問題之對策，以圖23〜圖28 對專利文獻2中所揭示之方法進行說明。 至形成於矽基板1之溝槽2a内壁沈積氮化矽膜襯墊“之 階段（圖23)與前述之淺溝槽形成方法相同。此後，將於溝槽 2a之内部埋入絕緣膜之步驟分成2階段。 首先，作為第1階段，如圖24所示，以CVD法或s〇G(Spin 〇n Giass旋塗玻璃）法將氧化矽膜或與此類似之絕緣膜^填 充於溝槽2a㈣，其後以濕蝕刻將上部之膜去除，形成内 部完全未填充狀態。其後，對溝心外部之絕緣㈣施以 等向性蝕刻，而使埋入溝槽以内部之絕緣膜31之上面比矽 基板1之表面後退至下方。往，、、基η 欠、王卜万此柃，溝槽2a之侧壁上端有氮化 矽膜襯墊14露出。 其後’如圖2 5所示，以敎碰離难> …、文進仃濕蝕刻而將氮化矽膜 襯墊14之露出部分選擇性去除，条 、伴I王云陈虱化矽膜襯墊14之上端比 絕緣膜3 1上面後退至下方。 其後，如圖26所示，將氧介石々腊+ t 夕勝或與此類似之絕緣膜32 埋入溝槽2 a内部完全被填充之鞋择 、 X ’再以CMP法平坦去除 溝槽2a外部之絕緣膜32。 91622.doc 其後，如圖27所示，以熱磷酸將用於氧化掩模之氮化矽 膜12選擇性去除，藉由此步驟完成元件隔離溝槽2，其後， 如圖28所示，於石夕基板丄之表面形成由氧化石夕膜等構成之閉 極絕緣膜8，*而於其上部形成由多晶㈣等構成之間極 16 ° 前述之淺溝槽形成方法因去除元件隔離溝槽2上端之氮 化矽膜襯墊14，故可避免前述臨限電壓移動之問題。並且， 將於溝槽2a内部埋入絕緣膜31、32之步驟分成2次進行，故 即便於溝槽2a之高寬比較大時，埋入亦容易。 然而，前述之淺溝槽形成方法以熱磷酸進行濕蝕刻，而 使氮化矽膜襯墊14之上端比絕緣膜3丨上面後退至下方，故 於氮化矽膜襯墊14與絕緣膜3 1之間所產生之階差部分（圖 25中以〇圈上之部分）殘留有餘刻液，而於絕緣膜3 1上沈積 絕緣膜32時，於前述階差部分會產生微小空隙。其結果， 於其後之清洗步驟中絕緣膜32表面被钱刻而產生凹口，則 如圖28所示，有該凹口與其下方之空隙相連而產生大凹口 33之虞。 為防止產生前述凹口 33,並確保控制性差之濕蝕刻之餘 量，考慮將氮化矽膜襯墊14過量去除，然若此，元件隔離 溝槽2之侧壁之氮化矽膜襯墊14被去除之部分於氧化時會 產生應力’而無法得到形成氮化矽膜襯墊14之效果。 此外亦考慮取代濕钱刻而使氮化石夕膜襯塾14以等向性 乾蝕刻後退，然若此，元件隔離溝槽2之側壁處會殘留蝕刻 損傷。 91622.doc -10- 200428579 [專利文獻1] 特開2002_43408號公報（美國專利Νο·6,551，925) [專利文獻2] 特開2002-203895號公報（美國專利ν〇·6,596,607) 淺溝槽元件隔離步驟中，存在如前述之應力、凹口、往 微細溝槽内之絕緣膜埋入、臨限電壓移動等課題，於意圖 解决4等課題之前述先前技術，也依然是應力控制與凹口 控制成為折衷之關係。 本發明之目、的係提供一種技術，其可實現氮化矽膜襯墊 之構造控制容易之元件隔離溝槽形成方法，並使元件細微 化及減小元件隔離溝槽中所產生之應力並存。 本發明之W述及其他目的與新特徵由本說明書之記載及 附圖當可明白。 【發明内容】 本案所揭示之發明中’對具代表性者之概要進行說明， 如下所述。 本^明為達成前述之目的，於淺溝槽元件隔離步驟中含 斤夕基板進行蝕刻以形成淺溝槽，並於淺溝槽内壁形 成氮化韻襯墊之步驟；將溝槽内以第1埋人膜填充之步 ^去除第1 i里人膜上部而使氮化碎膜襯塾露出之步驟；使 路出之氮化石夕膜襯塾轉化之步驟；及將溝槽内以第2埋入膜 填充之方法。 於升/成氮化⑽襯墊之步驟之前，為使淺溝槽内壁界面 良好，可包含形成氧化矽膜之步驟。 91622.doc -11 - 200428579 於使露出之氮化石夕膜襯塾轉化之步驟，使氮化矽膜轉化 為難以被熱磷酸之濕蝕刻去除之氧化石夕膜。 此外，於使氮化矽膜襯墊轉化為氧化矽膜之步驟中，宜 採用美國專利第6410456號中所揭示之ISSG氧化（In以化 Steam Generation現場蒸氣產生）法。 於去除決定氮化矽膜襯墊上部轉化量之第丨埋入膜之步 驟中，氮化矽膜襯墊之上端位置比M〇s電晶體之通道深度 位於下方，並且靠近淺溝槽上部為佳。特別是於1)通道]^〇8 電晶體，使氮化矽膜襯墊之上端位於通道下方為佳。 並且，氮化矽膜之轉化處理與第2埋入膜之填充可於同一 裝置内連績處理。 第1及第2埋入膜之至少一方，可使用微細溝槽埋入容易 之SOG膜。特別是高耐熱性之聚矽氮烷系s〇g膜適合。 【實施方式】 以下將本發明之實施形態基於圖面詳細說明。此外， 於說明實施形態之所有圖面，在具有同樣性能之構件附以 同樣符號，省略其重複說明。 將本實施形態之元件隔離溝槽之形成方法，使用圖丨〜圖 13依步驟順序進行說明。 首先，如圖1所示，將由具有例如1〜1〇 〇_程度比電 阻之由？型單晶矽構成之矽基板（以下只稱基板）1進行熱氧 化’於其表面形成膜厚約1Gnm之由薄氧切薄膜所構成之 “ d氧化膜11，其後於此墊層氧化膜1之上部以CVD法沈積 膜厚、力120 nm之氮化矽膜12。氮化矽膜12因具有難以被氧 91622.doc -12- 200428579 之陡貝@作為防止其下部之基板上表面被氧化之掩模使 用。並且，氮化石夕膜12下部之墊層氧化膜11係為了緩和生 成於基板1與氮切膜12之界面之應力，並防止起因於此應 力而於基板1表面產生差排等缺陷而形成。 其後，如圖2所示，以光阻膜34為掩模進行乾颠刻而將元 件隔離區域内之氮化矽膜12選擇性去除。 #再=去除光阻膜34之後，如圖3所示，以氮化石夕㈣為掩 模進行乾蝕刻，而於元件隔離區域之基板i處形成深度約 2〇〇>〜400請之溝槽2^又，取代以氮化石夕膜12為掩模之上 述乾蝕刻，亦可使用以光阻膜34作為掩模，而將氮化矽膜 12、墊層氧化膜丨丨及基板丨連續乾蝕刻，以形成溝槽以。 其後，為去除殘留於溝槽以内壁之蝕刻損傷，使溝槽2& 内壁氧化而形成薄氧化矽薄膜（未圖示），再將溝槽“内壁進 行濕蝕刻而去除該氧化矽膜，之後如圖4所示，使溝槽以内 i再-人氧化’而形成膜厚約1 〇 nm之氧化石夕膜1 3。 其後’如圖5所示’於含有溝槽2a内壁之基板1上以CVD 法沈積膜厚約5〜10 mm之氮化矽膜襯墊14。氮化矽膜襯墊 14係為防止溝槽2a内壁氧化，並抑制於後續步驟中產生應 力而形成。 其後，如圖6所示，於含有溝槽2a内部之基板！上形成由 氧化矽膜所構成之第1埋入絕緣膜17。埋入絕緣膜17係以例 如甲石夕烧或TEOS (Tetr a Ethoxy Silane四乙烧基氧石夕甲烧） 為源氣體之熱分解CVD法，以\約150〜390 nm之膜厚沈積。 此時，溝槽2a内部未完全填充亦可。又，溝槽2a寬度為0.20 91622.doc -13- 200428579 μηι以下、或面見比為3以上時’則填隙性良好之成膜法， 例如以〇3_TEOS (Ozone TEOS臭氧TEOS)為源氣體之熱分 解 CVD，或 HDP (High Density Plasma 高密度電漿）_CVD法 適合。 其後，如圖7所示，藉由蝕刻溝槽2a外部之埋入絕緣膜 17 ’使填充於溝槽2a内部之埋入絕緣膜丨7之上面比矽基板工 表面約10〜40 nm後退至下方。埋入絕緣膜17之蝕刻以選擇 比良好之氫氟酸進行濕蝕刻為佳，但對元件特性產生影響 之溝槽2a侧壁、上端受氮化矽膜襯墊14保護，故即便使埋入 、、、巴緣膜17以乾韻刻使其後退，亦無溝槽2&側壁上端受損傷 之虞。 埋入絕緣膜17之上面以比其後形成iM〇s電晶體之通道 深度後退至下方為佳，特別是形成如p通道M〇s電晶體之具 有埋入通道之MOS電晶體時，使埋入絕緣膜17之上面比埋 入通道之深度後退至下方為佳。然而，若埋入絕緣膜”後 退里過多，則其次步驟中轉化為非氮化矽系絕緣膜之氮化 矽膜襯墊14面積增大，而氮化矽膜襯墊14之效果（減緩應力） ^減】故而，埋入絕緣膜17之上面於不比通道深度淺之 範圍内，儘量靠近溝槽2a上端部為佳。 其後，如圖8所示，使覆蓋氮化矽膜12表面與溝槽仏内壁 之氮化石夕膜襯墊14中，僅露出於埋入絕緣膜I?上部之部分 轉化為非氮化矽系絕緣膜，例如氧化矽膜14&。 使鼠化秒轉化為氧切之方法，可舉例如電漿氧化法， #利第_456號說明書中揭示之刪（in如 91622.doc -14- 200428579

Steam Generation)氧化法。 特別是ISSG氧化法因使用強氧化力之氧自由基，故使氮 化石夕轉化為氧化矽之能力高。故此ISSG氧化法適用於氮化 石夕膜襯墊14之厚度有5 nm以上之情況。並且，ISSG氧化法 不給與氮化矽膜襯墊14損傷，可轉化為良質氧化矽膜14a， 由此點亦較佳。ISSG氧化之處理條件為例如處理溫度7〇〇 〜ll〇〇°C，處理時間5〜300秒之範圍。 其後，如圖9所示，於含有溝槽2a内部之基板1上形成由 氧化矽膜構成、之第2埋入絕緣膜丨8。埋入絕緣膜丨8之膜厚為 約150〜400.nm。並且，成膜方法係與前述第1埋入絕緣膜 相同’使用以甲矽烷或TE〇s為源氣體之熱分解CVD法， 以〇3-TEOS為源氣體之熱分解CVD法，HDP-CVD法等。 使前述氮化矽膜襯墊14轉化為氧化矽膜14a之電漿氧化 (或1SSG氧化）步驟及其後之沈積第2埋入絕緣膜18之CVD 步驟，亦可使用具備多個反應室之一台裝置連續進行。圖 1〇為用於此目的之多室式裝置100之概略平面圖，例如於第 1反應室101内進行電漿氧化（或ISSG氧化），繼而於第2反應 室102内沈積第2埋入絕緣膜18。 藉此，前述步驟之產能提高同時，亦可防止由膜污染所 導致之MOS電晶體可靠性下降。特別是受到易被氮化矽膜 襯墊14捕獲之電子影響之p通道型％〇3電晶體的情況，可有 效防止臨限電壓之移動。 其後，如圖11所示，以CMP法平坦去除溝槽2&外部之絕 緣膜32至下層之氮化矽膜12露出。再如圖12所示，以熱磷 91622.doc -15- 200428579 酸進行難刻以去除氮切膜12。此時，元件隔離溝槽2 内壁^氮切膜襯墊Μ因其上端已轉化為難以被熱構酸去 除^氧化矽膜14a，故以熱磷酸去除氮化矽膜12時，不會產 生氮化矽膜襯墊14之上端被熱磷酸去除而後退至下方之凹 口之問題。藉由至此之步驟’已填充…里入絕緣膜17、18, 内壁形成有氮化石夕膜襯塾14與氧切膜14a之元件隔離溝 槽2完成。 其後，如圖13所示，藉由將雜質離子佈值於基板丨内而形 成η型井3、p型井4及通道區域（未圖示）後，按照常規m〇s 工序形成閘極絕緣膜5、閘極6及構成源極·汲極之半導體 區域7，藉此，MOS電晶體完成。 以上，將由本發明者所完成之發明，基於其實施形態進 行了具體說明，然本發明並非限於前述實施形態，在不脫 離其要旨範圍内可有多種變化是不用說的。 鈾述貫施形悲係將於元件隔離溝槽2中填充之2層埋入絕 緣膜17、18以氧化矽膜構成，然若元件隔離溝槽2之寬幅細 微且高寬比大時，藉由使2層埋入絕緣膜17、18之至少一方 以塗佈膜之一種之SOG (Spin on Glass)膜構成，可良好埋 入。特別是溝槽寬小於0.10 μηι、高寬比大於5之微細元件 隔離溝槽2之情況，即便使用以〇3_TE〇s為源氣體之熱分解 CVD法或HDP-CVD法，埋入亦困難，故以使用s〇G膜為佳。

通常’相較於CVD法沈積之氧化矽膜，s〇G膜之埋入特 性優良，然耐熱性卻較低。作為可適用於含有1〇〇(rc以上 面溫熱處理之元件隔離溝槽之形成步驟之高耐熱性S〇G 91622.doc -16 - 200428579 膜，可舉聚矽氮烷系SOG膜或含多孔矽2S〇g膜。 聚石夕氮烷系SOG具有塗佈後，於含有600〜11〇〇1之水之 氣氣下進彳于熱處理，會轉化為氧化吩膜之性質，可得到與 CVD-氧化矽膜相等之耐熱性，故適用於第ι埋入絕緣膜 P。此時，第2埋入絕緣膜18既可以s〇G膜構成，或者亦可 考慮與先前工序之適應性而以CVD — 氧化矽膜構成。 含多孔矽之SOG膜亦適於第1埋入絕緣膜17。先前之元件 隔離形成步驟因含有濕處理而適用多孔膜困難，然本發明 中，藉由電漿、氧化法或ISSG氧化法等之乾處理，使氮化矽 膜襯墊14之上端轉化為氧化矽膜14a，故可使用多孔膜。此 ^藉由將第2埋入絕緣膜1 8以CVD-氧化石夕膜構成，可謀 求降低元件隔離溝槽之電容及減緩應力。 抑本案所揭示之發明中，對具代表性者所得之效果進行簡 單說明，如下所述。 精由W述之元件隔離方法，可精度佳地控制形成於溝槽 内壁之氮化矽膜襯墊之上端位置，故可防止由熱載子引起 之臨限電壓移動，並抑制溝槽内壁因氧化而產生之應力。 此外，將埋入絕緣膜分成2層填充於溝槽，並使2層埋入 絶緣之至少-方以s〇G膜構成，即便是微細元件隔離溝 槽’亦可良好填充埋入絕緣膜。 【圖式簡單說明】 圖1係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板重要部份之剖面圖。 圖2係顯示本發明一實施形態之半導體裝置之製造方法 91622.doc -17- 200428579 之半導體基板重要部份之剖面圖。 圖3係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板重要部份之剖面圖。 圖4係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板重要部份之剖面圖。 圖5係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板重要部份之剖面圖。 圖6係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板、重要部份之剖面圖。 圖7係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板重要部份之剖面圖。 圖8係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板重要部份之剖面圖。 圖9係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板重要部份之剖面圖。 圖1 〇係用於本發明一實施形態之半導體裝置製造之多室 式裝置之概略平面圖。 圖11係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板重要部份之剖面圖。 圖12係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板重要部份之剖面圖。 圖13係顯示本發明一實施形態之半導體裝置之製造方法 之半導體基板重要部份之剖面圖。 圖14係顯示本發明者所研究之元件隔離溝槽形成方法之 91622.doc -18- 200428579 半導體基板重要部份之剖面圖。 圖15係顯示本發明者所研究之元件隔離溝槽形成方法之 半導體基板重要部份之剖面圖。 圖16係顯示本發明者所研究之元件隔離溝槽形成方法之 半導體基板重要部份之剖面圖。 圖17係顯不本發明者所研究之元件隔離溝㈣成方法之 半導體基板重要部份之剖面圖。 圖18係顯示本發明者所研究之元件隔離溝槽形成方法之 半導體基板重要部份之剖面圖。 圖19係顯不本發明者所研究之元件隔離溝槽形成方法之 半導體基板重要部份之剖面圖。 圖20係顯示本發明者所研究之元件隔離溝槽形成方法之 半導體基板重要部份之剖面圖。 圖21係形成MOS電晶體之矽基板之平面圖。 圖22係沿圖21之A-A線之矽基板之剖面圖。 圖23係顯不本發明者所研究之元件隔離溝槽形成方法之 半導體基板重要部份之剖面圖。 圖24係顯示本發明者所研究之元件隔離溝槽形成方法之 半導體基板重要部份之剖面圖。 圖25係顯示本發明者所研究之元件隔離溝槽形成方法之 半導體基板重要部份之剖面圖。 圖26係顯不本發明者所研究之元件隔離溝槽形成方法之 半導體基板重要部份之剖面圖。 圖27係顯不本發明者所研究之元件隔離溝槽形成方法之 91622.doc -19- 200428579 半導體基板重要部份之剖面圖。 圖2 8係顯示本發明者所研究之元件隔離溝槽形成方法之 半導體基板重要部份之剖面圖。 【圖式代表符號說明】 1 矽基板 2a 溝槽 2 元件隔離溝槽 3 η型井 4 ρ型井 5 閘極絕緣膜 6 7 8 9 11 12 13 14 14a 閘極 半導體區域（源極、〉及極） 閘極絕緣膜 活性區域 墊層氧化膜 氮化矽膜 氧化矽膜 氮化矽膜襯墊 氧化秒膜 16 閘極 17、1 8 埋入絕緣膜 30 氧化矽膜 31、32 絕緣膜 33 凹口 91622.doc -20- 34 200428579 100 101 光阻膜 多室式裝置 102 反應室 91622.doc -21

Claims (1)

1. 428579 拾、申請專利範園： 種半‘體I置之製造方法，其特徵在於包含··餘刻石夕 土幵/成溝槽之步驟；沿前述溝槽内壁形成氮化石夕膜之 及使前錢切敎-部分轉㈣減化石夕系絕 緣膜之步驟。 2. 種半¥體裝置之製造方法，其特徵在於包含··韻刻石夕 二反I成j冓槽之步驟；沿前述溝槽内壁形成氮化石夕膜之 :驟’於别述溝槽内部形成具有不完全填充前述溝槽内 度膜厚之第1埋入絕緣膜之步驟，·使露出於前述第i 埋^絕緣膜上部之部分之前述氮切膜轉化為非氮化石夕 糸絕緣膜之步驟；Γ、+r，τ 、則述弟1埋入絕緣膜上部形成第 埋入絕緣膜，並以前述第Μ风弟 玟弟1及弟2埋入絕緣膜填充前述溝 槽内部之步驟。 3·如申請專利範圍第2項之半導體裝置之製造方法，盆中於 沿前述溝槽内壁形成前述氮化石夕膜步驟之前，進一歩包 含將前述溝槽内壁氧化形成氧化矽膜之步驟。 4·如申請專利範圍第2項之半導體裝置之製造方法4中前 述非氮切系絕緣膜比形成於前㈣基板之M0S電晶體 之通道深度位於下方。 5.如申請專利範圍第2項之半導體裝置之製造方法，其中使 ㈣犯氧化法使前述氮切膜之_部分轉化 化矽系絕緣膜。 6. 如申請專利範圍第2項之半導體裝 前述氮化矽膜之一部分轉化為非 置之製造方法，其中使 氮化矽系絕緣膜之步驟 91622.doc 200428579 $述第1埋入絕緣膜上 成别述弟2埋入絕緣膜之 歩驟係於同一裝置内連續進行。

   8· 9. 如申請專利範圍第2項之半導體t置之製造方法，其中前 述第1埋人絕緣膜係使用以〇3_TE〇s作為源氣體之熱分解 CVD法或HDP-CVD法形成。 如申請專利範圍第2項之半導體裝置之製造方法，其中前 述第1及第2埋入絕緣膜之至少一方係以塗佈法形成。 如申請專利範圍第8項之半導體裝置之製造方法，其中以 前述塗佈法、形成之埋入絕緣膜為聚矽氮烷系S〇g膜或含 多孔矽之SOG膜。 91622.doc 2-