CN1534758A - 半导体器件的制造方法 - Google Patents

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Abstract

一种半导体器件的制造方法，能实现容易控制氮化硅膜衬板构造的元件隔离槽的形成方法，并使元件微细化的同时，降低在元件隔离槽内发生的应力。本发明的元件隔离槽的形成方法，在硅衬底(1)上形成的槽(2a)的内壁淀积氮化硅膜衬板(14)后，使已填充到槽(2a)内部的第1填埋绝缘膜(17)的上表面向下方后退，并使氮化硅膜衬板(14)的上端部露出来。其次，在使氮化硅膜衬板(14)的露出部分转化成氧化硅膜(14a)等非氮化硅系绝缘膜后，在第1填埋绝缘膜(17)的上部淀积第2填埋绝缘膜(18)，使其表面平坦化。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造技术，特别是涉及适用于形成具有氮化硅膜衬板(Liner)的元件隔离槽的有效的技术。
背景技术
半导体集成电路，为了实现高集成化、高性能化，反复地进行元件尺寸的微细化。此外，对于元件间的电隔离方法，从0.35μm产品代以后就不再使用伴随有被称之为鸟嘴的、因氧化而导致的尺寸损耗的LOCOS法(硅局部氧化法Local Oxidation of Silicon)而代之以使用适合于微细化的浅槽元件隔离法(STI＝Shallow Trench Isolation)。浅槽元件隔离法，是一种向在硅衬底上形成的浅槽的内部埋入作为绝缘体的氧化硅膜的方法，不存在鸟嘴的问题。此外，即便是元件隔离宽度微细到0.1μm左右，也可以得到必要的电绝缘性。
但是，上述浅槽元件隔离法，却存在着(1)应力、(2)凹槽、(3)微细槽埋入这样3个问题。
(1)在因浅槽元件隔离而产生的应力中，有因槽内的氧化硅膜和硅衬底之间的热膨胀系数差而产生的应力，及在槽填埋后的氧化工序中因槽的内壁引起伴随着体积膨胀的氧化而产生的应力，特别是随着槽内壁的氧化而产生的应力的影响大。而且，由于浅槽的内壁面积随着微细化而增加，故存在着缘于该氧化的应力伴随着元件的微细化而增大，从而产生结晶缺陷或结漏电的问题。
(2)所谓凹槽，是指在浅槽的表面露出来的氧化硅膜与硅衬底之间的边界部分，在后续的氟酸的清洗工序中被过度地除去而凹陷的状态。并且，当在该凹槽的上部淀积作为栅极电极材料的多晶硅膜时，已埋入到凹槽内的多晶硅膜将增强栅极电场，结果是，在晶体管特性方面产生被称之为峰(hump)或弯曲(kink)的劣化。此外，还存在着已埋入到凹槽内的多晶硅膜在栅极加工时的刻蚀中未被除去而残留下来，从而引起栅极间短路故障的可能性。
(3)氧化硅膜向浅槽内部的埋入，随着元件的微细化而变得困难起来。就是说，即便是随着微细化而减小了槽的宽度的情况下，由于为了维持槽的绝缘性也需要一定的深度，故结果是：纵横比增加，用CVD法(化学气相淀积法，Chemical Vapor Deposition)进行氧化硅膜的槽填充变得困难起来。
作为对上述应力问题的措施，人们使用了在浅槽的内壁上敷设被称之为氮化硅膜衬板的薄氮化硅膜的方法(例如，参看专利文献1)。该方法，是一种利用了氮化硅膜不使水等氧化物质通过的性质，通过向浅槽的内壁淀积薄的氮化硅膜，来防止内壁的氧化，从而抑制在后续工序中产生应力的方法。
当用图14～图20说明使用上述氮化硅膜衬板的浅槽元件隔离工序时，首先如图14所示，在硅衬底1上生长衬垫(Pad)氧化膜11作为保护膜，接着，在其上部淀积用于掩膜的氮化硅膜12。
其次，如图15所示，在通过以光致抗蚀剂膜(图中未示出)为掩膜的干法刻蚀在硅衬底1上形成浅的槽2a之后，为了除去在槽2a的内壁上残留下来的刻蚀损伤，使槽2a的内壁氧化而形成薄的氧化硅膜30。
其次，对槽2a的内壁进行湿法刻蚀除去氧化硅膜30后，如图16所示，使槽2a的内壁再次氧化而形成薄的氧化硅膜13，接着，在硅衬底1上用CVD法淀积氮化硅膜衬板14。
其次，如图17所示，在用CVD法在硅衬底1上淀积膜厚比槽2a的深度还厚的氧化硅膜15后，如图18所示，用CMP(化学机械抛光，Chemical Mechanical Polishing)法除去槽2a外部的氧化硅膜15使之平坦化。
其次，如图19所示，通过用热磷酸选择性地除去用于氧化掩膜的氮化硅膜12，完成元件隔离槽2。然后，如图20所示，在硅衬底1的表面上形成由氧化硅膜等构成的栅极绝缘膜8，然后，在其上部形成由多晶硅膜等构成的栅极电极16。
形成氮化硅膜衬板14的上述浅槽形成方法，虽然对消除上述应力问题是有效的，但是，由于在用热磷酸除去氮化硅膜12的工序(图19)中氮化硅膜衬板14的上端部分也被除去，故依然还有在元件隔离槽2的表面(图20中用符号  围起来的部分)产生凹槽的问题。此外，由于元件隔离槽2的纵横比增加氮化硅膜衬板14的膜厚的量，故也不能消除难于向元件隔离槽2的内部填充氧化硅膜15的问题。
再有，在元件隔离槽2的内壁上敷设氮化硅膜衬板14，还会产生阈值电压漂移这样的新问题。用图21、22说明该问题。图21是已形成了MOS晶体管的硅衬底1的平面图，图2是沿着图21的A-A线剖开的剖面图。
在硅衬底1上，形成元件隔离槽2以围起有源区9，在有源区9的上部形成栅极电极16，使其两端部跨越有源区9和元件隔离槽2之间的边界部分。如图22所示，在已在元件隔离槽2的内壁上形成的氮化硅膜衬板14和栅极电极16重叠的部位，在栅极电极16下部的硅衬底1(沟道)中流动的载流子接近氮化硅膜衬板14。为此，会发生因热载流子效应而使载流子被氮化硅膜衬板14俘获的现象，从而在MOS晶体管中产生不希望的阈值电压的漂移。
作为对上述阈值电压漂移问题的措施，用图23～图28说明在专利文献2中所公开的方法。
在硅衬底1上形成的槽2a的内壁上淀积氮化硅膜衬板14的阶段(图23)之前，与上述浅槽形成方法比没有什么变化。其次，把在槽2a内填埋绝缘膜的工序分成2个阶段。
首先，作为第1阶段，如图24所示，在用CVD法或SOG(旋涂玻璃法，Spin on Glass)法向槽2a的内部填充氧化硅膜或与之类似的绝缘膜31之后，用湿法刻蚀除去上部的膜，形成内部未完全填充的状态。接着，通过对槽2a外部的绝缘膜31进行各向同性的刻蚀，使已埋入到槽2a内部的绝缘膜31的上表面后退(减低)到硅衬底1表面以下。这时，在槽2a的侧壁上端部氮化硅膜衬板14就会露出来。
其次，如图25所示，通过使用热磷酸的湿法刻蚀选择性地除去了氮化硅膜衬板14的露出部分后，氮化硅膜衬板14的上端部后退到了绝缘膜31上表面以下。
其次，如图26所示，填入氧化硅膜或与之类似的绝缘膜32，使槽2a的内部被完全填充起来后，用CMP法除去槽2a外部的绝缘膜32使之平坦化。
其次，如图27所示，在通过用热磷酸选择性地除去用于氧化掩膜的氮化硅膜1 2完成元件隔离槽2之后，如图28所示，在硅衬底1的表面形成由氧化硅膜等构成的栅极绝缘膜8，然后，在其上部形成由多晶硅膜等构成的栅极电极16。
上述浅槽形成方法，由于要除去元件隔离槽2上端部的氮化硅膜衬板14，故可以避免上述阈值电压漂移的问题。此外，由于把在槽2a内部埋入绝缘膜31、32的工序分成2个阶段进行，故即便是在槽2a的纵横比大的情况下，也可以容易地进行填埋。
但是，上述的浅槽形成方法，由于通过使用热磷酸的湿法刻蚀使氮化硅膜衬板14的上端部后退到绝缘膜31上表面以下，故在氮化硅膜衬板14与绝缘膜31之间产生的台阶部分(图25中用符号围起来的地方)上会残留下刻蚀液，在绝缘膜31的上部淀积绝缘膜32时，在上述台阶部分就会产生微小的空洞。其结果是：在后边的清洗工序中，绝缘膜32的表面被刻蚀而发生凹槽时，就存在着该凹槽和其下方的空洞连接起来而产生大的凹槽33的可能性，如图28所示。
为了防止上述凹槽33的发生，而且为了确保难以控制性的湿法刻蚀的宽余量，虽然可以考虑过度地除去氮化硅膜衬板14，但是，这样的话，由于在除去了元件隔离槽2侧壁的氮化硅膜衬板14的部位，氧化时会发生应力，故不可能得到形成了氮化硅膜衬板14的效果。
此外，虽然也可以考虑不使用湿法刻蚀而代之以使用各向同性的干法刻蚀，使氮化硅膜衬板14后退，但是，这样的话，在元件隔离槽2的侧壁上就会残留刻蚀损伤。
[专利文献1]
日本特开2002-43408号公报(US Patent No.6551925)
[专利文献2]
日本特开2002-203895号公报(US Patent No.6596607)
在浅槽元件隔离工序中，存在着上述那样的应力、凹槽、向微细槽内埋入绝缘膜、阈值电压漂移这样的问题，即便是在意在解决这些问题的上述现有技术中，应力的抑制和凹槽的控制，依然会变成为一种折中的关系。
发明内容
本发明的目的在于提供能够实现容易控制氮化硅膜衬板构造的元件隔离槽的形成方法，能够兼顾元件的微细化和降低在元件隔离槽内发生的应力的技术。
本发明的上述以及其它的目的和新的特征，会从本说明书的讲述和所附附图弄明白。
以下，就本申请公开的发明之中的代表性发明的概要简单地加以说明。
为了达到上述目的，在本发明中，在浅槽元件隔离工序中，包括：通过刻蚀在硅衬底上形成浅槽，并在浅槽的内壁形成氮化硅膜衬板的步骤；用第1填埋膜填充槽内部的步骤；除去第1填埋膜的上部以使氮化硅膜衬板露出的步骤；使露出的氮化硅膜衬板转化的步骤；及用第2填埋膜填充槽内部的步骤。
可以在形成氮化硅膜衬板的步骤之前，包括为了使浅槽的内壁界面变成良好界面而形成氧化硅膜的步骤。
在使已露出的氮化硅膜衬板转化的步骤中，使氮化硅膜转化成难于用使用热磷酸的湿法刻蚀除去的氧化硅膜。
此外，最好是在使氮化硅膜衬板转化成氧化硅膜的步骤中，使用在美国专利第6410456号公报中公开的ISSG(In situ SteamGeneration，现场蒸汽产生)氧化法。
最好是在除去决定氮化硅膜衬板上部转化量的第1填埋膜的步骤中，氮化硅膜衬板的上端位置，位于MOS晶体管的沟道深度以下，并且接近浅槽上部。特别地，最好是在p沟道MOS晶体管中，使氮化硅膜衬板的上端位于沟道的下方。
此外，氮化硅膜的转化处理和第2填埋膜的填充，可以用同一装置进行连续处理。
第1和第2填埋膜中的至少一方，可以使用易于进行微细槽填埋的SOG膜。特别适用于耐热性高的聚硅氮烷系SOG膜。
附图说明
图1是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图2是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图3是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图4是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图5是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图6是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图7是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图8是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图9是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图10是示出了在作为本发明一个实施方式的半导体器件的制造中使用的多处理室装置的概略平面图。
图11是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图12是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图13是示出了作为本发明一个实施方式的半导体器件的制造方法的半导体衬底的主要部分剖面图。
图14是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图15是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图16是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图17是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图18是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图19是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图20是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图21是已形成了MOS晶体管的硅衬底的平面图。
图22是沿着图21的A-A线剖开的硅衬底的剖面图。
图23是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图24是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图25是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图26是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图27是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
图28是示出了本发明人所探讨的元件隔离槽的形成方法的半导体衬底的主要部分剖面图。
具体实施方式
以下，根据附图详细地说明本发明的实施方式。另外，在用来说明实施方式的所有的图中，对于具有同一功能的部分都赋予同一标号，省略其重复的说明。
用图1～图13按照工序顺序说明本实施方式的元件隔离槽的形成方法。
首先，如图1所示。使由具有诸如1～10Ωcm左右电阻率的p型单晶硅构成的硅衬底(以下，只称做衬底)1热氧化，并在其表面形成由膜厚10nm左右的薄氧化硅膜构成的衬垫氧化膜11后，在该衬垫氧化膜11的上部用CVD法淀积膜厚120nm左右的氮化硅膜12。氮化硅膜12，由于具有难以氧化的性质，故用做防止其下部衬底1的表面氧化的屏蔽膜。此外，氮化硅膜12的下部的衬垫氧化膜11，是为了缓和在衬底1与氮化硅膜12之间的界面上产生的应力，防止因该应力而在衬底1的表面上产生位错等缺陷而形成的。
其次，如图2所示，用以光致抗蚀剂膜34为掩膜的干法刻蚀选择性地除去元件隔离区的氮化硅膜12。
其次，在除去了光致抗蚀剂膜34之后，如图3所示，用以氮化硅膜12为掩膜的干法刻蚀，在元件隔离区的衬底1上形成深度200～400nm左右的槽2a。另外，也可以不使用以氮化硅膜12为掩膜的上述干法刻蚀，而代之以通过以光致抗蚀剂膜34为掩膜连续地对氮化硅膜12、衬垫氧化膜11和衬底1进行干法刻蚀来形成槽2a。
其次，为了除去残留在槽2a内壁上的刻蚀损伤，使槽2a的内壁氧化以形成薄氧化硅膜(图中未示出)，接着，对槽2a的内壁进行湿法刻蚀除去该氧化硅膜之后，通过使槽2a的内壁再次氧化，形成膜厚10nm左右的氧化硅膜13，如图4所示。
其次，如图5所示，在包括槽2a的内壁在内的衬底1上，用CVD法，淀积膜厚5～10nm左右的氮化硅膜衬板14。氮化硅膜衬板14，是为了防止槽2a内壁的氧化，抑制在后续工序中的应力发生而形成的。
其次，如图6所示，在包括槽2a的内壁在内的衬底1上形成由氧化硅膜构成的第1填埋绝缘膜17。填埋绝缘膜17，用以诸如甲硅烷或TEOS(Tetra Ethoxy Silane，四乙氧基硅烷)为源气体的热分解CVD法，淀积成150～390nm左右的膜厚。这时，也可以不使槽2a的内部被完全填充。另外，在槽2a的宽度在0.20μm以下或者纵横比在3以上的情况下，填隙性优良的成膜方法，采用诸如以O3-TEOS(Ozone(臭氧)TEOS)为源气体的热分解CVD法或HDP(High DensityPlasma，高密度等离子体)-CVD法。
其次，如图7所示，通过对槽2a外部的填埋绝缘膜17进行刻蚀，使已填充到槽2a内部的填埋绝缘膜17的上表面后退到硅衬底1表面以下大约10～40nm。填埋绝缘膜17的刻蚀，虽然最好是用选择比优良的氟酸进行湿法刻蚀，但是，由于会对元件特性造成影响的槽2a的侧壁上端部分已用氮化硅膜衬板14保护起来，故即便是用干法刻蚀使填埋绝缘膜17后退，也不存在槽2a的侧壁上端部分受到损伤的可能性。
填埋绝缘膜17的上表面，最好是使其后退到之后形成的MOS晶体管的沟道深度以下，特别是在形成p沟道MOS晶体管那样的具有埋入沟道的MOS晶体管的情况下，最好使填埋绝缘膜17的上表面后退到埋入沟道的深度以下。但是，如果填埋绝缘膜17的后退量过大，则在下面的工序中要转化为非氮化硅系绝缘膜的氮化硅膜衬板14的面积就要增加，氮化硅膜衬板14的效果(应力缓和)就将减小。因此，填埋绝缘膜7的上表面，在不比沟道的深度浅的范围内，最好尽可能地靠近槽2a的上端部。
其次，如图8所示，在氮化硅膜12的表面和覆盖槽2a内壁的氮化硅膜衬板14之中，仅仅使在填埋绝缘膜17的上部露出来的部分，转化成非氮化硅系绝缘膜，例如氧化硅膜14a。
作为使氮化硅膜转化成氧化硅膜的方法，可以举出诸如等离子体氧化法，或在美国专利第6410456号说明书中所公开的ISSG氧化法。
特别是ISSG法，由于利用氧化能力强的氧原子团，故使氮化硅膜转化成氧化硅膜的能力高。因此，在氮化硅膜衬板14的厚度在5nm以上的情况下，采用该ISSG氧化法。此外，ISSG氧化法，由于不会给氮化硅膜衬板14造成损伤，就能转化成优质的氧化硅膜14a，故从这一点上看也是理想的。ISSG氧化的处理条件，例如，设定在处理温度700～1100℃，处理时间5～300秒的范围内。
其次，如图9所示，在包括槽2a的内部在内的衬底1上形成由氧化硅膜构成的第2填埋绝缘膜18。填埋绝缘膜18的膜厚，做成150～400nm左右。此外，作为成膜方法，与上述第1填埋绝缘膜17一样，使用以甲硅烷或以TEOS为源气体的热分解CVD法，以O3-TEOS为源气体的热分解CVD法或HDP-CVD法等。
使上述氮化硅膜衬板14转化成氧化硅膜14a的等离子体氧化(或ISSG氧化)工序，和之后淀积第2填埋绝缘膜18的CVD工序，也可以使用具备多处理室的1台装置连续地进行。图10是用于该目的的多处理室装置100的概略平面图，例如，在第1处理室101内进行等离子体氧化(或ISSG氧化)，接着，在第2处理室102内淀积第2填埋绝缘膜18。
据此，在可以提高上述工序的生产量的同时，还可以防止因膜的污染而降低MOS晶体管的可靠性。特别是在受易于被氮化硅膜衬板14俘获的电子影响的p沟道MOS晶体管的情况下，可以有效地防止阈值电压的漂移。
其次，如图11所示，用CMP法除去槽2a外部的绝缘膜32使之平坦化，直到下层的氮化硅膜12露出来为止。接着，如图12所示，用使用热磷酸的湿法刻蚀除去氮化硅膜12。这时，元件隔离槽2内壁的氮化硅膜衬板14，由于其上端部已转化成用热磷酸难于除去的氧化硅膜14a，故在用热磷酸除去氮化硅膜12时，就不会产生氮化硅膜衬板14的上端部因被热磷酸除去而后退到下方形成凹槽的问题。通过之前的工序，填充了2层的填埋绝缘膜17、18，完成在内壁上形成氮化硅膜衬板14和氧化硅膜14a的元件隔离槽2。
然后，如图13所示，通过向衬底1离子注入杂质，形成了n阱3、p阱和沟道区(图中未示出)后，按照通常的MOS工艺，通过形成栅极绝缘膜5、栅极电极6和构成源极或漏极的半导体区7，完成MOS晶体管。
以上，虽然是根据其实施方式具体地对本发明人所完成的发明进行的说明，但是，本发明并不限定于上述实施方式，不言而喻，在不背离其技术思想的范围内，可以进行种种的变更。
在上述实施方式中，虽然是用氧化硅膜构成填充到元件隔离槽2内的2层的填埋绝缘膜17、18，但是，在元件隔离槽2的宽度微细而且纵横比大的情况下，通过用作为涂敷膜的一种的SOG膜构成2层的填埋绝缘膜17、18中的至少一方，就可以进行良好的埋入。特别是在槽宽为0.10μm以下，纵横比在5以上的微细元件隔离槽2的情况下，由于不管使用以O3-TEOS为源气体的热分解CVD法或HDP-CVD法都难以进行填埋，故最好使用SOG膜。
一般来讲，SOG膜，与用CVD法淀积的氧化硅膜比，虽然填埋特性是良好的，但是，耐热性低。作为可用于包括1000℃以上高温热处理的元件隔离槽的形成工序的高耐热性的SOG膜，可以举出聚硅氮烷系SOG或含有多孔质二氧化硅的SOG膜。
聚硅氮烷系SOG，由于具有在涂敷后在含有600～1100℃的H2O的气氛中进行热处理后转化成氧化硅膜的性质，并可以得到与CVD-氧化硅膜同等的耐热性，故适合用于第1填埋绝缘膜17。在该情况下，第2填埋绝缘膜18，也可以用SOG膜构成，或者考虑到与现有工艺之间的适配性，也可以用CVD-氧化硅膜构成。
含有多孔质二氧化硅SOG膜也适合于第1填埋绝缘膜17。现有的元件隔离形成工序，虽然由于含有湿法处理而难以使用多孔质的膜，但是在本发明中，由于可以通过等离子体氧化法和ISSG氧化法等干法处理，使多晶硅膜衬板14的上端部转化成氧化硅膜4a，故可以使用多孔质的膜。在该情况下，通过用CVD-氧化硅膜构成第2填埋绝缘膜18，可以降低元件隔离槽的电容和实现应力缓和。
以下，简单地说明本申请公开的发明之中的代表性的发明可以得到的效果。
根据上述元件隔离方法，由于可以精度良好地控制在槽的内壁上形成的氮化硅膜衬板上端部的位置，故可以防止由热载流子引起的阈值电压的漂移的同时，还可以抑制因槽内壁的氧化所产生的应力。
此外，通过把填埋绝缘膜分成2层来填埋槽，以及用SOG膜构成2层的填埋绝缘膜中的至少一方，即便是微细的元件隔离槽，也可以良好地填充填埋绝缘膜。

Claims (9)

1.一种半导体器件的制造方法，其特征在于，包括：对硅衬底进行刻蚀形成槽的步骤；沿着上述槽的内壁形成氮化硅膜的步骤；以及使上述氮化硅膜的一部分转化成非氮化硅系绝缘膜的步骤。
2.一种半导体器件的制造方法，其特征在于，包括：对硅衬底进行刻蚀形成槽的步骤；沿着上述槽的内壁形成氮化硅膜的步骤；在上述槽的内部形成具有未完全填充上述槽的内部的膜厚的第1填埋绝缘膜的步骤；使已在上述第1填埋绝缘膜的上部露出的部分上述氮化硅膜转化成非氮化硅系绝缘膜的步骤；以及在上述第1填埋绝缘膜的上部形成第2填埋绝缘膜，用上述第1和第2填埋绝缘膜填充上述槽的内部的步骤。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，还包括：在沿着上述槽的内壁形成上述氮化硅膜的步骤之前，使上述槽的内壁氧化而形成氧化硅膜的步骤。
4.如权利要求2所述的半导体器件的制造方法，其特征在于：上述非氮化硅系绝缘膜，位于比在上述硅衬底上形成的MOS晶体管的沟道深度更下方。
5.如权利要求2所述的半导体器件的制造方法，其特征在于：用ISSG氧化法使上述氮化硅膜的一部分转化成上述非氮化硅系的绝缘膜。
6.如权利要求2所述的半导体器件的制造方法，其特征在于：在同一装置内，连续地进行使上述氮化硅膜的一部分转化成非氮化硅系绝缘膜的步骤，和在上述第1填埋绝缘膜的上部形成上述第2填埋绝缘膜的步骤。
7.如权利要求2所述的半导体器件的制造方法，其特征在于：上述第1填埋绝缘膜，用以O3-TEOS为源气体的热分解法CVD或用HDP-CVD法形成。
8.如权利要求2所述的半导体器件的制造方法，其特征在于：上述第1和第2填埋绝缘膜中的至少一者，用涂敷法形成。
9.如权利要求8所述的半导体器件的制造方法，其特征在于：用上述涂敷法形成的填埋绝缘膜，是聚硅氮烷系SOG膜或含有多孔质二氧化硅的SOG膜。
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