CN1862791A - 半导体器件制造方法 - Google Patents

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    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Abstract

即使制造使用部分隔离和完全隔离组合使用技术进行元件隔离的绝缘隔离结构，可以获得这样的半导体制造方法，使用该方法能够制造出特性和形成于制作了绝缘隔离的SOI层内的半导体元件同样优良的半导体器件。使用被图形化的抗蚀剂和沟槽掩模作为掩模，蚀刻内壁氧化物薄膜和SOI层，形成了穿透SOI层并到达内嵌绝缘层的完全隔离沟槽。尽管此时除去了未在上部形成抗蚀剂的CVD氧化物薄膜的部分，由于氮化硅薄膜受CVD氧化物薄膜保护，氮化硅薄膜的厚度保持不变。接着，在除去抗蚀剂并在整个表面上沉积隔离氧化物薄膜之后，以该氮化硅薄膜作为抛光停止层通过执行CMP处理，在由氮化硅薄膜厚度所规定的高度以良好的厚度精度平整化隔离氧化物薄膜。

Description

半导体器件制造方法
技术领域
本发明涉及SOI结构的半导体器件的制造方法。
背景技术
称为SOI(绝缘体上硅)器件的半导体器件最近由于用作高速和低功耗器件而引起注意。
这种SOI器件制作在SOI结构的SOI衬底内，SOI结构将掩埋的氧化物薄膜夹在SOI层和硅衬底之间。传统上，使用隔离氧化物薄膜形成SOI元件(形成于SOI结构的SOI层内的(半导体)元件，例如晶体管)的完全隔离，该隔离氧化物薄膜穿过SOI层的Si(硅)直至掩埋氧化物薄膜。
由于该元件和另外元件彻底电绝缘，这种完全隔离技术具有诸如无闭锁(不会发生闭锁)的特征，且不受噪声影响。然而，由于晶体管工作于电浮置状态，在延迟时间内将会出现频率依赖的问题，或者将会出现在漏电流-漏电压特性等中出现驼峰的扭折效应的衬底浮置效应。为了抑制这种衬底浮置效应，部分隔离(部分沟槽隔离(PTI))技术是有效的，这种技术可以通过在上层部分内形成隔离氧化物薄膜(部分氧化薄膜)使得掩埋氧化物薄膜不会被接触到、使用部分下层的部分SOI层形成部分隔离区、以及在(形成于由部分隔离区实现元件隔离的区域内)体区域内形成体端子，借助于部分隔离氧化膜下的SOI层固定衬底电势(体电势)。非专利文献1公开了这种部分隔离技术。
然而，使用部分隔离技术，部分隔离技术缺失了为完全隔离技术优点的所谓无闭锁这一优点。于是发展出了部分隔离和完全隔离组合使用(混和沟槽隔离)技术，该技术糅合了部分隔离技术和完全隔离技术并具有这两种技术的优点。非专利文献2作为公开了这种部分隔离和完全隔离组合使用技术的文献而被提及。
[非专利文献1]Y.Hirano et.al，“Bulk-Layout-Compatible0.18μm SOI-CMOS Technology Using Body-Fixed Partial TrenchIsolation (PTI)，1999 IEEE International SOI Conference”，Oct.1999，p.131-132
[非专利文献2]S.Maedda et.al，“Impact of 0.18μm SOI CMOSTechnology Using Hybrid Trench Isolation with High ResistivitySubstrate on Embedded RF/Analog Application”2000 Symposium onVLSI Technology Digest of Technical Papers，p.154-155
发明内容
然而，当使用部分和完全隔离组合使用技术制造SOI结构半导体器件时，存在这样的问题，即，诸如形成于SOI层内晶体管的半导体元件的特性在诸如隔离氧化物薄膜的(部分、完全)隔离绝缘层厚度中产生的变化、制作绝缘隔离的SOI层边缘部分的陡峭度等的影响下而变差。
为了解决上述问题而进行本发明。本发明旨在获得半导体器件的制造方法，使用该方法能够制造出特性和形成于制作了绝缘隔离的SOI层内的半导体元件同样优良的半导体器件，即使该绝缘隔离结构使用部分隔离和完全隔离组合使用技术进行元件隔离。
根据本发明权利要求1的半导体器件制造方法，包含步骤：(a)在SOI衬底的SOI层上形成铺底绝缘层，该SOI衬底包含半导体衬底、内嵌的绝缘层、和SOI层的叠层结构，并在铺底绝缘层上形成沟槽掩模，其中该沟槽掩模包含第一掩模层和形成于第一掩模层上的第二掩模层；(b)使用沟槽掩模为掩模，通过除去铺底绝缘层以及SOI层的一部分上层部分，形成预定数目的第一沟槽；(c)使用沟槽掩模和图形化的抗蚀剂作为掩模，通过穿透预定数目的至少一个第一沟槽下部的SOI层，形成到达内嵌的绝缘层的至少一个第二沟槽；(d)除去抗蚀剂后，在第一和第二沟槽内嵌入该绝缘层，之后使用第一掩模层作为抛光停止层而执行CMP处理，除去第二掩模层并同时将绝缘隔离层平整化到由第一掩模层指定的厚度；以及(e)在除去部分隔离绝缘层之后除去第一掩模层，使得隔离绝缘层的形成高度和SOI层的高度相当。
对于根据本发明权利要求1的半导体器件制造方法，由于用作抛光停止层的第一掩模层的上层在步骤(c)形成第二沟槽时受到第二掩模层保护，在执行步骤(c)时维持第一掩模层的厚度均匀性。
因此，由于可以使用第一掩模层作为抛光停止层在步骤(d)执行CMP处理而进行平整化，维持隔离绝缘层的均匀性，在执行步骤(e)之后，可以以足够的精度获得部分隔离和完全隔离组合使用的隔离结构，其中该隔离结构包含通过内嵌在第一沟槽内的隔离绝缘层获得的部分隔离区域以及通过内嵌在第一和第二沟槽内的隔离绝缘层获得的完全隔离区域。
因此，能够得到这样的效果，即，可获得和形成于SOI层内的半导体元件同样优良的半导体器件，其中通过上述部分和完全隔离组合使用的隔离结构实现绝缘隔离。
附图说明
图1至6为示出了实施例1的半导体器件制造方法的截面视图；
图7至12为示出了实施例2的半导体器件制造方法的截面视图；
图13至18为示出了实施例3的半导体器件制造方法的截面视图；
图19至24为示出了实施例4的半导体器件制造方法的截面视图；
图25至27为示出了实施例5的半导体器件制造方法的截面视图；
图28至30为示出了实施例6的半导体器件制造方法的截面视图；
图31至36为示出了实施例7的半导体器件制造方法的截面视图；
图37至42为示出了实施例8的半导体器件制造方法的截面视图；以及
图43至45为示出了为了有效解释实施例1而供比较的制造方法的截面视图。
具体实施方式
实施例1-制造方法详述
图1至6为示出了本发明实施例1的半导体器件制造方法的截面视图，该器件具有部分和完全隔离组合使用的绝缘隔离结构的。在下文中，参考这些图示解释实施例1的制造方法。
首先，如图1所示，在SOI衬底的整个SOI层3上部上形成变成垫底氧化物薄膜的氧化硅层4，SOI衬底的制备顺序为半导体衬底1、内嵌的绝缘层2、以及SOI层3，并包含这些半导体衬底1、内嵌的绝缘层2、以及SOI层3。此外，在整个表面上逐一形成氮化硅薄膜5(第一掩模层)和CVD(化学气相沉积)氧化物薄膜6(第二掩模层)。随后使用照相凸版印刷工艺(photoengrave)等对氮化硅薄膜5以及CVD氧化物薄膜6执行图形化，获得包含被图形化的氮化硅薄膜5和CVD氧化物薄膜6的双层结构的沟槽掩模TM1。
SOI层3的厚度约为80nm，氧化硅层4的厚度约为10nm。氮化硅薄膜5的厚度约为70nm，诸如TEOS(正硅酸乙酯)的CVD氧化物薄膜6的厚度约为70nm。然而，对于氧化硅层4，在形成沟槽掩模TM1时除去一些上层部分。
接着如图2所示，以沟槽掩模TM1为掩模分别对氧化硅层4进行第一干法刻蚀和对SOI层3的上层部分进行第二干法刻蚀，形成预定数目的用于隔离的沟槽21(第一沟槽)。在第二干法刻蚀中，例如除去约47nm的SOI层3。对于使用第一干法刻蚀除去氧化硅层4的情形，除去CVD氧化物薄膜6的一部分上层部分，将该部分设为约50nm。
如图3所示，通过例如热氧化工艺在SOI层3的暴露表面上形成厚度约为15nm的内壁氧化物薄膜7。因此，隔离沟槽21下的SOI层3的厚度设定为约30nm。
接着，使用被图形化作为掩模的抗蚀剂8以及沟槽掩模TM1对内壁氧化物薄膜7和SOI层3进行刻蚀，穿过SOI层3并到达内嵌的绝缘层2，如图4所示，选择性地形成用于完全隔离的沟槽22(第二沟槽)，内嵌绝缘层2的表面被暴露于该沟槽。因此，预定数目的隔离沟槽21中的至少一个隔离沟槽21的下部的SOI层3被穿透，获得用于完全隔离的沟槽22。
此时，尽管除去了上部内其上未形成抗蚀剂8的CVD氧化物薄膜6的一部分(在图4的示例中去除的深度约为20nm)，由于CVD氧化物薄膜6下的氮化硅薄膜5未被除去，氮化硅薄膜5的厚度保持不变。当用CVD氧化物薄膜6和氮化硅薄膜5的沟槽掩模TM1的边缘指定用于完全隔离的沟槽22的形成位置时，不在CVD氧化物薄膜6的一部分上形成抗蚀剂8，如图4所示。
接着，如图5所示，除去抗蚀剂8并在整个表面上沉积隔离氧化物薄膜9之后，通过以氮化硅薄膜5为抛光停止层而执行CMP(化学机械抛光)工艺(使用氮化硅薄膜5作为抛光停止层，并恰当地稍微过抛光)，在由氮化硅薄膜5的厚度指定的高度进行隔离氧化物薄膜9的平整化。由于此时氮化硅薄膜5的厚度保持均匀，该薄膜有效地作为抛光停止层。因此，以良好的厚度精度对隔离氧化物薄膜9平整化。
由于氮化硅薄膜5上的CVD氧化物薄膜6具有几乎和隔离氧化物薄膜9相同的研磨速率，在CMP处理时所有CVD氧化物薄膜6都被除去。因此，对于隔离氧化物薄膜9，厚度保持均匀。也就是说，部分隔离区域41内的隔离氧化物薄膜9的厚度均匀地保持为隔离氧化物薄膜厚度d41，且完全隔离区域42内的隔离氧化物薄膜9的厚度均匀地保持为隔离氧化物薄膜厚度d42。
接着，如图6所示，在使用氟酸执行氧化物薄膜蚀刻以调整隔离氧化物薄膜9和SOI层3的表面之间的水平差异之后，除去氮化硅薄膜5，并完成了绝缘隔离结构，该隔离结构利用部分和完全隔离组合使用技术进行元件隔离。在前述绝缘隔离结构中，尽管部分隔离区域41内的隔离氧化物薄膜9的厚度均匀地保持为隔离氧化物薄膜厚度d1，且完全隔离区域42内的隔离氧化物薄膜9的厚度均匀地保持为隔离氧化物薄膜厚度d2，但内壁氧化物薄膜7的残余氧化物薄膜7a仍位于部分隔离区域41内的隔离氧化物薄膜9的底面之下，以及部分隔离区域41及完全隔离区域42内的隔离氧化物薄膜9和SOI层3之间。
(实施例1的效果)
图43至图45为示出了具有传统的部分和完全隔离组合使用的绝缘隔离结构的半导体器件的制造方法的一部分的截面视图，用于和实施例1比较。图43至图45对应于实施例1的图4至图6所示的步骤。
通常只使用氮化硅薄膜5作为沟槽掩模。因此，除了不在氮化硅薄膜5上形成CVD氧化物薄膜6这一点之外，制造步骤和实施例1的图1至图3所示的步骤相同(实施例1的图1至图3所示的步骤)，直到形成内壁氧化物薄膜7的步骤为止。
接着，如图43所示，使用抗蚀剂8以及被图形化的氮化硅薄膜5为掩模，对内壁氧化物薄膜7和SOI层3进行蚀刻，形成用于完全隔离的沟槽22，内嵌绝缘层2的表面暴露于该沟槽。此时，未在上部形成抗蚀剂8的氮化硅薄膜的一部分被除去，厚度均匀性丧失。
接着，如图44所示，在除去抗蚀剂8并在整个表面上沉积隔离氧化物薄膜9之后，在由氮化硅薄膜5的厚度所指定的高度通过使用氮化硅薄膜5作为抛光停止层执行CMP处理，对隔离氧化物薄膜9进行平整化。因为假设此时氮化硅薄膜5的一部分被去除的截面形状是由于形成过抛光区域44(其使得过抛光量p1最大)导致的，隔离氧化物薄膜9厚度的均匀性受到妨碍。
接着，如图45所示，执行了调整隔离氧化物薄膜9和SOI层3表面的水平差异的氧化物薄膜蚀刻之后，除去氮化硅薄膜5。因此，尽管过抛光区域44内部分隔离区41的隔离氧化物薄膜9的厚度为隔离氧化物薄膜厚度d51，但过抛光区域44之外的部分隔离区域41内的隔离氧化物薄膜9的厚度变为隔离氧化物薄膜厚度d52(＞d51)，均匀性受到妨碍。过抛光区域44内的SOI层端部毗邻区域27与过抛光区域44之外的SOI层端部毗邻区域28相比，SOI层3边缘部分的隔离氧化物薄膜9的形状不同。因此，当隔离氧化物薄膜9的厚度和形状出现不均匀并在SOI层3内形成晶体管时，将会碰到晶体管特性出现变化的问题。
由于隔离氧化物薄膜9之间SOI层3的边缘部分在过抛光区域44被彻底暴露，所以当形成如图45所示的沟道宽度为SOI层3水平方向宽度的MOSFET时，在SOI层3边缘部分产生由栅电场集中局部地致使晶体管阈值电压降低的寄生MOSFET现象。当出现这种寄生MOSFET现象时，晶体管阈值电压的可控性将由于窄沟道效应及MOS晶体管特性变化而退化。
另一方面，根据实施例1的半导体器件制造方法，即使在形成完全隔离沟槽22之后，由于保护氮化硅薄膜5的CVD氧化物薄膜6的存在而使氮化硅薄膜5的厚度是均匀的。因此，如图44所示的过抛光区域44并不产生，且如前所述，最终形成的隔离氧化物薄膜9的厚度和形状可以保持均匀。因此，即使形成如图6所示的以SOI层3水平方向的宽度为沟道宽度的MOSFET，也不会产生前述的寄生MOSFET现象和前述的窄沟道效应，可以显著降低晶体管特性的变化。
如图6所示，由于残余氧化物薄膜7a均匀地形成大约和SOI层3与隔离氧化物薄膜9之间的SOI层端部毗邻区域23内的SOI层3的形成高度大约相同的高度，这是改善了SOI层3边缘部分内的暴露状态的结果，所以当在SOI层3内形成晶体管时，也获得了能够得到具有良好晶体管特性的晶体管的效果。
尽管实施例1示出的沟槽掩模TM1以CVD氧化物薄膜6为顶层，即使使用多晶硅层形成该顶层也可获得相同的效果。
实施例2-制造方法详述
图7至12为示出了本发明实施例2的具有部分和完全隔离组合使用的绝缘隔离结构的半导体器件制造方法的截面视图。在下文中，参考这些图示解释实施例2的制造方法。
首先，如图7所示，在SOI衬底的整个SOI层3上部上形成变成垫底氧化物薄膜的氧化硅层4，SOI衬底包含半导体衬底1、内嵌的绝缘层2、以及SOI层3。在整个表面上形成多晶硅层10(用于氧化的掩模层)、氮化硅薄膜5、和CVD氧化物薄膜6之后，使用照相凸版印刷工艺等对多晶硅层10、氮化硅薄膜5、和CVD氧化物薄膜6执行图形化。因此获得包含被图形化的多晶硅层10、氮化硅薄膜5、和CVD氧化物薄膜6的3层沟槽掩模TM2。
接着如图8所示，以沟槽掩模TM2为掩模，和实施例1类似地，分别对氧化硅层4和SOI层3的上层部分中的每一个进行第一次干法刻蚀和第二次干法刻蚀，形成隔离沟槽21。对于在第一次干法刻蚀中除去氧化硅层4的情形，除去CVD氧化物薄膜6的一部分上层部分。
如图9所示，通过例如热氧化工艺分别在多晶硅层10的暴露侧面和SOI层3的暴露表面上形成内壁氧化物薄膜11。因此，隔离沟槽21下的SOI层3的厚度设为约30nm。
接着，如图10所示，使用被图形化的抗蚀剂8以及沟槽掩模TM2为掩模对内壁氧化物薄膜11和SOI层3进行刻蚀，形成完全隔离沟槽22，内嵌绝缘层2的表面被暴露于该沟槽。此时，尽管未在上部内形成抗蚀剂8的CVD氧化物薄膜6的一部分被除去(在图10的示例中去除的深度约为20nm)，由于CVD氧化物薄膜6下的氮化硅薄膜5未被除去，氮化硅薄膜5的厚度保持不变。
接着，如图11所示，除去抗蚀剂8并在整个表面上沉积隔离氧化物薄膜9之后，通过以氮化硅薄膜5为抛光停止层执行CMP处理，在由氮化硅薄膜5的厚度规定的高度进行隔离氧化物薄膜9的平整化。由于此时氮化硅薄膜5的厚度保持均匀，该薄膜有效地作为抛光停止层。
由于氮化硅薄膜5上的CVD氧化物薄膜6具有几乎和隔离氧化物薄膜9相同的研磨速率，所以在CMP处理时所有CVD氧化物薄膜6都被除去。因此，对于隔离氧化物薄膜9，厚度和实施例1相似地保持均匀。
接着，如图12所示，在使用氟酸执行氧化物薄膜蚀刻以调整隔离氧化物薄膜9和SOI层3的表面的水平差异之后，除去氮化硅薄膜5和多晶硅层10后，完成了部分和完全隔离组合使用的绝缘隔离结构。因此，在实施例2的绝缘隔离结构中，和实施例1类似，部分隔离区域41内的隔离氧化物薄膜9的厚度均匀地保持为隔离氧化物薄膜厚度d1，并且完全隔离区域42内的隔离氧化物薄膜9的厚度均匀地保持为隔离氧化物薄膜厚度d2。
在形成内壁氧化物薄膜11时，也在多晶硅层10侧面内形成内壁氧化物薄膜11作为热氧化薄膜。由于该热氧化薄膜(内壁氧化物薄膜11)的蚀刻速率和隔离氧化物薄膜9相比较小，在除去隔离氧化物薄膜9及氧化硅层4时执行通过氟酸的蚀刻之后，形成残余氧化物薄膜11a而未在SOI层3的SOI层端部毗邻区域23内被除去。
尽管实施例2示出了沟槽掩模TM2最顶层使用多晶硅层10作为氧化掩模层，可以用非晶硅替代该多晶硅层，其中该非晶硅层可利用蚀刻氧化硅层4时大的选择比且其中侧面在热氧化工艺时氧化。
(实施例2的效果)
根据实施例2的半导体器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔离沟槽22之后仍是均匀的，不会产生过抛光区域44(参考图44)，最后可均匀地形成隔离氧化物薄膜9的厚度和形状。因此，类似实施例1，可以获得显著降低在SOI层3内形成晶体管时晶体管特性变化的效果。
在SOI层3和隔离氧化物薄膜9之间的SOI层端部毗邻区域23内，残余氧化物薄膜11a仍略超出SOI层3的形成高度。因此，由于和实施例1相比更加改善了SOI层3边缘部分的暴露状态，当在SOI层3内形成晶体管时，可以获得以下两种效果：抑制由前述寄生MOSFET现象引起的阈值电压降低；获得具有更佳晶体管特性的晶体管。
实施例3-制造方法详述
图13至18为示出了本发明实施例3的具有部分和完全隔离组合使用的绝缘隔离结构的半导体器件制造方法的截面视图。在下文中，参考这些图示解释实施例3的制造方法。
首先，如图13所示，在SOI衬底的整个SOI层3上部上形成变成垫底氧化物薄膜的氧化硅层4，SOI衬底包含半导体衬底1、内嵌的绝缘层2、以及SOI层3。和实施例2相似，获得包含被图形化的多晶硅层10、氮化硅薄膜5、和CVD氧化物薄膜6三层结构的沟槽掩模TM2。
接着如图14所示，以沟槽掩模TM2为掩模，只对氧化硅层4执行使用氟酸的湿法蚀刻，只除去氧化硅层4。因为和干法蚀刻相比，上述湿法蚀刻对SOI层3具有大的选择比，在蚀刻氧化硅层4时和干法蚀刻相似地，部分SOI层3未被除去。另一方面，会出现拉回(pullback)现象，即在上述湿法蚀刻(被除去)时CVD氧化物薄膜6也会部分拉回。
关于CVD氧化物薄膜6的拉回现象，由于当在沉积CVD氧化物薄膜6之后进行高温退火时，前述湿法蚀刻的蚀刻速率变小，因此有望降低拉回的数量。由于高温退火，在约900℃至1100℃下处理约30分钟至2小时，可以使蚀刻速率变得小得多。尽管通过企图升高温度和增大高温退火处理的时间可以使前述湿法蚀刻的蚀刻速率变得小到与热氧化薄膜相同的程度，根据制造过程的生产量、对器件的约束等，需要适当地检查这些条件。
接着，如图15所示，使用沟槽掩模TM2和氧化硅层4作为掩模，只对SOI层3的上层部分进行干法刻蚀，形成隔离沟槽21。此时，氮化硅薄膜5外围部分的一部分上层被除去。
由于SOI层3的一部分在前述湿法蚀刻氧化硅层4时未被除去，隔离沟槽21的沟槽深度只由如图15所示的对SOI层3干法刻蚀时去除的量规定。因此，隔离沟槽21的深度可控性改善。
如图16所示，通过热氧化工艺分别在SOI层3的暴露表面和多晶硅层10的暴露侧面上形成内壁氧化物薄膜11。因此，隔离沟槽21下的SOI层3的厚度设为约30nm。
接着，如图17所示，使用被图形化的抗蚀剂8以及沟槽掩模TM2为掩模对内壁氧化物薄膜11和SOI层3进行蚀刻，形成完全隔离沟槽22，其中内嵌绝缘层2的表面暴露于该沟槽。尽管未在其上部未形成抗蚀剂8的CVD氧化物薄膜6的一部分此时被进一步除去(在图17的示例中去除的深度约为20nm)且氮化硅薄膜5外围非常小的部分被除去，由于CVD氧化物薄膜6的存在使得氮化硅薄膜5的厚度几乎保持不变。
接着，如图18所示，除去抗蚀剂8并在整个表面上沉积隔离氧化物薄膜9之后，通过以氮化硅薄膜5为抛光停止层执行CMP处理，在氮化硅薄膜5最高部分的高度进行隔离氧化物薄膜9的平整化。由于此时氮化硅薄膜5的厚度几乎保持一致，该薄膜有效地作为抛光停止层；而且隔离氧化物薄膜9和实施例1及实施例2相似地保持厚度均匀。
接着，尽管没有示出，为了调整隔离氧化物薄膜9和SOI层3表面的水平差异，在执行氟酸的氧化物薄膜蚀刻之后，通过除去氮化硅薄膜5和多晶硅层10而完成部分隔离和完全隔离组合使用的绝缘隔离结构。因此，实施例3的隔离结构和实施例1及实施例2相似，可以在部分隔离区域41和完全隔离区域42内形成厚度均匀的隔离氧化物薄膜9。
(实施例3的效果)
根据实施例3的半导体器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔离沟槽22之后几乎仍是均匀的，和实施例1及实施例2相似，当在SOI层3内形成晶体管时，可以获得显著降低晶体管特性变化的效果。
在使用实施例3的制造方法获得的隔离结构中，和实施例2相似，SOI层3边缘部分的暴露状态与实施例1相比得到改善。因此，当在SOI层3内形成晶体管时，可以获得对由前述寄生MOSFET现象降低阈值电压抑制的效果，同时还可获得具有更佳晶体管特性的晶体管。
此外，在实施例3中，如图14和图15所示，为了使湿法蚀刻对SOI层3具有大的选择比以执行氧化硅层4的去除工艺(图14)，在进行该湿法蚀刻时只有氧化硅层4可以被确定除去，而不除去SOI层3。由于只由之后执行的通过对SOI层3的干法刻蚀而对上层部分进行的干法刻蚀除去过程(图15)规定隔离沟槽21的形成深度，因此获得SOI层3沟槽深度可控性改善的效果。
实施例4-详细制造方法
图19至24为示出了本发明实施例4具有部分和完全隔离组合使用的绝缘隔离结构的半导体器件制造方法的截面视图。在下文中，参考这些图示解释实施例4的制造方法。
首先，如图19所示，在SOI衬底的整个SOI层3上部上形成变成垫底氧化物薄膜的氧化硅层4，SOI衬底包含半导体衬底1、内嵌的绝缘层2、以及SOI层3。在逐一沉积多晶硅层10、氮化硅薄膜5、和多晶硅层12之后，首先图形化多晶硅层12和氮化硅薄膜5。多晶硅层12的厚度约为160nm。
接着，如图20所示，进一步执行对多晶硅层10的图形化，获得包含被图形化的多晶硅层10、氮化硅薄膜5、和多晶硅层12(第二掩模层)的沟槽掩模TM3。在图形化多晶硅层10时也除去一些多晶硅层12的上层部分。
接着，如图20所示，和实施例3相似，以沟槽掩模TM3为掩模，只对氧化硅层4执行氟酸的湿法蚀刻，只除去氧化硅层4。因为沟槽掩模TM3的顶层部分此时为多晶硅层12，不会产生类似实施例3的CVD氧化物薄膜6的拉回现象。
接着，如图21所示，使用沟槽掩模TM3和氧化硅层4作为掩模，和实施例3相似，只对SOI层3的上层部分进行蚀刻，形成隔离沟槽21。此时，多晶硅层12的一些上层部分被除去。
如图22所示，通过热氧化工艺分别在SOI层3的暴露表面和多晶硅层10的暴露侧面形成内壁氧化物薄膜11。此时，也在多晶硅层12的上表面和侧面形成内壁氧化物薄膜13。因此，隔离沟槽21下的SOI层3的厚度设为约30nm。
接着，如图23所示，使用被图形化的抗蚀剂8以及沟槽掩模TM3为掩模对内壁氧化物薄膜11和SOI层3进行蚀刻，形成完全隔离沟槽22，内嵌绝缘层2的表面暴露于该沟槽。此时，尽管未在上部形成抗蚀剂8的内壁氧化物薄膜13及多晶硅层12的部分被除去(在图23的示例中去除的深度约为39nm)，由于多晶硅层12下的氮化硅薄膜5未被除去，氮化硅薄膜5的厚度保持不变。
接着，如图24所示，除去抗蚀剂8并在整个表面上沉积隔离氧化物薄膜9之后，通过以氮化硅薄膜5为抛光停止层执行CMP处理，在氮化硅薄膜5厚度所规定的高度进行隔离氧化物薄膜9的平整化。由于此时氮化硅薄膜5的厚度保持均匀，该薄膜有效地作为抛光停止层；而且隔离氧化物薄膜9和实施例1至实施例3相似地保持厚度均匀。
接着，尽管没有示出，为了调整隔离氧化物薄膜9和SOI层3表面的水平差异，在执行氟酸的氧化物薄膜蚀刻之后，通过除去氮化硅薄膜5和多晶硅层10而完成部分隔离和完全隔离组合使用的绝缘隔离结构。因此，实施例4的绝缘隔离结构和实施例1至实施例3相似，可以在部分隔离区域41和完全隔离区域42内形成厚度均匀的隔离氧化物薄膜9。
(实施例4的效果)
根据实施例4的半导体器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔离沟槽22之后仍是均匀的，和实施例1至实施例3相似，当在SOI层3内形成晶体管时，可以获得显著降低晶体管特性变化的效果。
和实施例2及实施例3相似，由于SOI层3边缘部分中的暴露状态与实施例1相比得到改善，因此当在SOI层3内形成晶体管时，可以抑制由前述寄生MOSFET现象降低阈值电压的效果，同时还可获得具有更佳晶体管特性的晶体管。
此外，通过湿法蚀刻执行氧化硅层4的除去过程(图20)并通过干法刻蚀执行SOI层3的上层部分的除去过程(图21)，如图20和图21所示，和实施例3相似地可以获得SOI层3沟槽深度可控性改善的效果。
另外，沟槽掩模TM3顶层使用在氧化硅层4的湿法蚀刻中具有大选择比的多晶硅层12，对氧化硅层4湿法蚀刻时不发生多晶硅层12的拉回现象。因此，和实施例3相比可期望氮化硅薄膜5厚度均匀性进一步改善的效果，且和实施例3相比，可期望获得对前述晶体管特性变化更大程度的降低的效果。
实施例5-详细制造方法
图25至27为示出了本发明实施例5具有部分和完全隔离组合使用的绝缘隔离结构的半导体器件制造方法的截面视图。在下文中，参考这些图示解释实施例5的制造方法。
首先，如图25所示，在SOI衬底的整个SOI层3上部上形成变成铺底氧化物薄膜的氧化硅层4，SOI衬底包含半导体衬底1、内嵌的绝缘层2、以及SOI层3。另外，获得和实施例1相似的包含氮化硅薄膜5和CVD氧化物薄膜6的两层结构的沟槽掩模TM1。接着，和实施例1相似地，使用沟槽掩模TM1作为掩模对氧化硅层4及SOI层3的上层部分进行第一次和第二次干法刻蚀，获得隔离沟槽21。
此时，通过进行刻蚀，在对SOI层3干法刻蚀时调整气体混合比等，并沉积聚合物膜，在俯视图中形成大约10nm的SOI层3形状从沟槽掩模TM1的氮化硅薄膜5向外凸出，对圆角SOI层端部毗邻区域24执行圆角蚀刻。
如图26所示，通过热氧化工艺在SOI层3暴露表面形成内壁氧化物薄膜14。此时，调整内壁氧化物薄膜14的厚度使得SOI层3的端部在俯视图内位于氮化硅薄膜5之内(称为SOI层端部毗邻区域25)。同时，尽管除去了CVD氧化物薄膜6的部分，氮化硅薄膜5未被除去。
接着，如图27所示，使用被图形化的抗蚀剂8以及沟槽掩模TM1为掩模对内壁氧化物薄膜14和SOI层3进行蚀刻，形成完全隔离沟槽22，内嵌绝缘层2的表面暴露于该沟槽。尽管未在上部形成抗蚀剂8的CVD氧化物薄膜6的部分(在图27的示例中CVD氧化物薄膜6去除的深度约为25nm)以及氮化硅薄膜5的极小部分此时被除去，可在存在CVD氧化物薄膜6而使厚度均匀性不受影响的范围内操纵氮化硅薄膜5的去除。
接着，和实施例1相似地，通过CMP处理平整化隔离氧化物薄膜9，通过氟酸蚀刻氧化物薄膜以调整隔离氧化物薄膜9和SOI层3表面的水平差异等，获得部分隔离和完全隔离组合使用的绝缘隔离结构。
(实施例5的效果)
根据实施例5的半导体器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔离沟槽22之后仍是均匀的，和实施例1至实施例4相似，当在SOI层3内形成晶体管时，可以显著降低晶体管特性的变化。
由于在形成隔离沟槽21时执行前述圆角蚀刻使SOI层3的边缘部分变得圆滑，在SOI层端部的栅电场集中减轻，所以获得可以对由前述寄生MOSFET现象降低阈值电压的有效抑制的效果。
尽管实施例5示出了沟槽掩模TM1的顶层为CVD氧化物薄膜6，使用多晶硅层形成该顶层也可以获得相同的效果。
实施例6-制造方法详述
图28至30为示出了本发明实施例6具有部分和完全隔离组合使用的绝缘隔离结构的半导体器件制造方法的截面视图。在下文中，参考这些图示解释实施例6的制造方法。
首先，如图28所示，在SOI衬底的整个SOI层3上部上形成变成垫底氧化物薄膜的氧化硅层4，SOI衬底包含半导体衬底1、内嵌的绝缘层2、以及SOI层3；其以顺序氮化硅薄膜5和多晶硅层15沉积。接着，图形化氮化硅薄膜5和多晶硅层15，获得包含氮化硅薄膜5和多晶硅层15(第二掩模层)的两层结构的沟槽掩模TM4。多晶硅层15的厚度约为95nm。
接着，如图29所示，以沟槽掩模TM4为掩模，使用氟酸的湿法蚀刻仅蚀刻氧化硅层4。此时，调整蚀刻时间，并形成突出宽度w4的部分，从而形成从位于沟槽掩模TM4的氮化硅薄膜5下方的氮化硅薄膜5的边缘向内突出。因此，在氮化硅薄膜5的边缘部分和SOI层之间形成空腔部分35，其中在该腔体内未形成氧化硅薄膜4。
由于使用多晶硅层15形成沟槽掩模TM4的顶层，在蚀刻氧化硅层4时没有除去多晶硅层15。
接着，如图30所示，使用沟槽掩模TM4和氧化硅层4为掩模，只蚀刻SOI层3的上层部分，形成隔离沟槽21。此时，当蚀刻剂蚀刻到空腔部分35时，在SOI层3的SOI层端部毗邻区域26内出现倒角，SOI层3的边缘部分变得圆滑。除去SOI层3的情况下，除去多晶硅层15的上层部分的一部分。
接着，尽管没有示出，和实施例5相似地，通过CMP处理平整化隔离氧化物薄膜，通过氟酸蚀刻氧化物薄膜以调整该隔离氧化物薄膜和SOI层3表面的水平差异等，获得部分隔离和完全隔离组合使用的绝缘隔离结构。
(实施例6的效果)
根据实施例6的半导体器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔离沟槽22之后仍是均匀的，和实施例5相似，当在SOI层3内形成晶体管时，可以获得显著降低晶体管特性变化的效果。
此外，由于使用多晶硅层15形成沟槽掩模TM4的顶层，在对氧化硅层4蚀刻时没有除去多晶硅层15。因此，由于更大幅度地改善了氮化硅薄膜5的厚度均匀性，和实施例5相比可以更好地证明前述效果。
在通过除去氧化硅层4以形成隔离沟槽21时，SOI层3的边缘部分可变得圆滑，使得可在氮化硅薄膜5和SOI层3之间出现空腔部分35。因此，和实施例5相似，在SOI层端部的栅电场集中减轻，可以获得对由前述寄生MOSFET现象降低阈值电压的有效抑制。
实施例7-制造方法详述
图31至36为示出了本发明实施例7具有部分和完全隔离组合使用的绝缘隔离结构的半导体器件制造方法的截面视图。在下文中，参考这些图示解释实施例7的制造方法。
首先，如图31所示，在SOI衬底的整个SOI层3上部上形成变成垫底氧化物薄膜的氧化硅层4，和实施例1相似，该SOI衬底包含半导体衬底1、内嵌的绝缘层2、以及SOI层3。另外，获得包含被图形化的氮化硅薄膜5和CVD氧化物薄膜6的两层结构的沟槽掩模TM1。沟槽掩模TM1的CVD氧化物薄膜6的厚度约为55nm。
接着，如图32所示，在整个表面上形成CVD氧化物薄膜之后，通过往回蚀刻在沟槽掩模TM1的侧壁上形成侧壁16。此时，也选择性地除去氧化硅层4和CVD氧化物薄膜6的上层部分。此外，使用沟槽掩模TM1和侧壁16为掩模，通过蚀刻SOI层3的上层部分而形成隔离沟槽21。此时，除去约43nm的SOI层3。
如图33所示，通过热氧化工艺在SOI层3的暴露表面形成内壁氧化物薄膜17。此时，由于上部的氧化也进行到侧壁16下方，在SOI层3的边缘部分被覆盖时形成为热氧化薄膜的内壁氧化物薄膜17。因此，内壁氧化物薄膜17的SOI层3的边缘部分附近的厚度大于其它区域，同时SOI层3的边缘部分变得圆滑。此时，隔离沟槽21下的SOI层3的厚度设为约30nm。
接着，如图34所示，使用被图形化的抗蚀剂8以及沟槽掩模TM1为掩模对内壁氧化物薄膜17和SOI层3进行刻蚀，形成完全隔离沟槽22，内嵌绝缘层2的表面暴露于该沟槽。此时，尽管未在上部形成抗蚀剂8的CVD氧化物薄膜6的部分被除去(在图34的示例中去除的深度约为25nm)，由于CVD氧化物薄膜6下的氮化硅薄膜5未被除去，氮化硅薄膜5的厚度保持不变。
接着，如图35所示，和实施例1相似，除去抗蚀剂8，执行CMP处理，并进行隔离氧化物薄膜9的平整化。由于此时氮化硅薄膜5的厚度保持均匀，该薄膜有效地作为抛光停止层。
接着，如图36所示，在为了调整隔离氧化物薄膜9和SOI层3表面的水平差异而执行的氟酸氧化物薄膜蚀刻之后，除去氮化硅薄膜5，结果获得部分隔离和完全隔离组合使用的绝缘隔离结构。因此，部分隔离区域41内的隔离氧化物薄膜9的厚度均匀地保持为隔离氧化物薄膜厚度d1，并完全隔离区域42内的隔离氧化物薄膜9的厚度均匀地保持为隔离氧化物薄膜厚度d2。残余氧化物薄膜17a仍位于部分隔离区域41内的隔离氧化物薄膜9的底面之下以及部分隔离区域41及完全隔离区域42内的隔离氧化物薄膜9和SOI层3之间。该残余氧化物薄膜17a在SOI层3的边缘部分仍保持厚的厚度。
(实施例7的效果)
根据实施例7的半导体器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔离沟槽22之后仍是均匀的，和实施例1至实施例6相似，当在SOI层3内形成晶体管时，可以显著降低晶体管特性的变化。
因为在形成侧壁氧化物薄膜17时存在侧壁16，所以由于内壁氧化物薄膜17的SOI层3边缘部分附近的厚度变得比其它区域更厚，在SOI层3和隔离氧化物薄膜9之间的SOI层端部毗邻区域内，残余氧化物薄膜17a保持超出SOI层3的形成高度。所以，由于和实施例1相比SOI层3边缘部分的暴露状态得到改善，因此当在SOI层3内形成晶体管时，可以抑制由前述寄生MOSFET现象降低阈值电压的效果，同时还可获得具有更佳晶体管特性的晶体管。
在实施例7中，尽管使用CVD氧化物薄膜6形成沟槽掩模TM1的顶层，即使使用多晶硅层来代替，也可以获得相同的效果。
实施例8-制造方法详述
图37至42为示出了本发明实施例8具有部分和完全隔离组合使用的绝缘隔离结构的半导体器件制造方法的截面视图。在下文中，参考这些图示解释实施例8的制造方法。
首先，如图37所示，在SOI衬底的整个SOI层3上部上形成变成垫底氧化物薄膜的氧化硅层4，和实施例1相似，该SOI衬底包含半导体衬底1、内嵌的绝缘层2、以及SOI层3。另外，获得包含被图形化的氮化硅薄膜5和CVD氧化物薄膜6的双层结构的沟槽掩模TM1。接着，使用诸如氨水/过氧化氢溶液等的化学品执行RCA清洗处理的预处理，除去其上未形成沟槽掩模TM1的氧化硅层4之后，执行热氧化过程，氧化SOI层3的暴露部分，获得暴露的表面氧化区域18。暴露的表面氧化区域18形成的厚度大于氧化硅层4。例如，当氧化硅层4的厚度为10nm时，形成厚度约为17nm的暴露表面氧化区域18。此时，CVD氧化物薄膜6部分拉回。
接着，如图38所示，在整个表面上形成CVD氧化物薄膜之后，通过回蚀刻，在氮化硅薄膜5的侧壁上形成侧壁19，在CVD氧化物薄膜6的侧壁上形成侧壁20。此时，也选择性地除去暴露表面氧化区域18，只剩下位于侧壁19下的暴露表面氧化区域18作为残余暴露表面氧化区域18a。此外，使用沟槽掩模TM1和侧壁19及20为掩模，通过蚀刻SOI层3的上层部分而形成隔离沟槽21。
如图39所示，通过热氧化工艺在SOI层3的暴露表面形成内壁氧化物薄膜31。因此，隔离沟槽21下的SOI层3的厚度设为约30nm。此时，由于形成了内壁氧化物薄膜31(为热氧化薄膜)而使得SOI层3边缘部分被覆盖，包括侧壁19底部，内壁氧化物薄膜31的SOI层3边缘部分附近的厚度大于其它区域，同时SOI层3的边缘部分是圆滑的。由于残余暴露氧化区域18a的效应，SOI层3边缘部分的内壁氧化物薄膜31的厚度形成为大于实施例7的内壁氧化物薄膜17的厚度。通过拉回现象除去侧壁20。
接着，如图40所示，使用被图形化的抗蚀剂8以及沟槽掩模TM1为掩模对内壁氧化物薄膜31和SOI层3进行刻蚀，形成完全隔离沟槽22，内嵌绝缘层2的表面暴露于该沟槽。此时，尽管未在上部形成抗蚀剂8的CVD氧化物薄膜6的部分被除去(在图40的示例中去除的深度约为25nm)，由于CVD氧化物薄膜6下的氮化硅薄膜5未被除去，氮化硅薄膜5的厚度保持不变。
接着，如图41所示，和实施例1等相似，除去抗蚀剂8，执行CMP处理，并进行隔离氧化物薄膜9的平整化。由于此时氮化硅薄膜5的厚度保持均匀，该薄膜有效地作为抛光停止层。
接着，如图42所示，在为了调整隔离氧化物薄膜9和SOI层3表面的水平差异而执行氟酸氧化物薄膜蚀刻之后，由于除去了氮化硅薄膜5，获得部分隔离和完全隔离组合使用的绝缘隔离结构。因此，和实施例1相似，分别保持部分隔离区域41和完全隔离区域42内的隔离氧化物薄膜9的厚度的均匀性。残余氧化物薄膜31a仍位于部分隔离区域41内的隔离氧化物薄膜9的底面之下以及部分隔离区域41及完全隔离区域42内的隔离氧化物薄膜9和SOI层3之间。残余氧化物薄膜31a在SOI层3边缘部分保持厚的厚度。
(实施例8的效果)
根据实施例8的半导体器件制造方法，同实施例1至实施例7相似，由于氮化硅薄膜5的厚度即使在形成完全隔离沟槽22之后仍是均匀的，当在SOI层3内形成晶体管时，可以显著降低晶体管特性的变化。
由于残余暴露表面氧化区域18a的效应，SOI层3的边缘部分的内壁氧化物薄膜31的厚度制成厚于实施例7的内壁氧化物薄膜17的厚度。因此，在位于SOI层3和隔离氧化物薄膜9之间的SOI层端部毗邻区域内，由于残余氧化物薄膜31a的厚度大于其它区域，超出SOI层3的形成高度，SOI层3边缘部分的暴露状态改善的程度高于实施例1和实施例7。因此当在SOI层3内形成晶体管时，可以获得具有更佳晶体管特性的晶体管，同时可更有效抑制前述寄生MOSFET现象降低阈值电压的效应。
在实施例8中，尽管使用CVD氧化物薄膜6形成沟槽掩模TM1的顶层，即使使用多晶硅层替代，也可以获得相同的效果。

Claims (8)

1.一种半导体器件制造方法，包含步骤：
(a)在SOI衬底的SOI层上形成垫底绝缘层，该SOI衬底包含半导体衬底、内嵌的绝缘层、和SOI层的叠层结构，并在垫底绝缘层上形成沟槽掩模，其中该沟槽掩模包含第一掩模层和形成于第一掩模层上的第二掩模层；
(b)使用沟槽掩模作为掩模，通过除去垫底绝缘层以及SOI层的一部分上层部分，形成预定数目的第一沟槽；
(c)使用沟槽掩模和图形化的抗蚀剂作为掩模，通过穿透预定数目第一沟槽中的至少一个的下部的SOI层，形成到达内嵌的绝缘层的至少一个第二沟槽；
(d)除去抗蚀剂后，在第一和第二沟槽内嵌入隔离绝缘层，之后使用第一掩模层作为抛光停止层执行CMP处理，除去第二掩模层同时通过由第一掩模层的厚度指定的厚度将隔离绝缘层平整化；以及
(e)在除去部分隔离绝缘层之后除去第一掩模层，使得隔离绝缘层的形成高度变得和SOI层的高度相当。
2.根据权利要求1的半导体器件制造方法，其中
沟槽掩模进一步包含形成于第一掩模层之下的第三掩模层；
步骤(c)包含步骤：
(c-1)通过热氧化工艺在第一沟槽的底面和侧面以及第三掩模层的侧面形成内壁绝缘层；以及
(c-2)使用该沟槽掩模和抗蚀剂作为掩模，通过穿透内壁绝缘层和SOI层，形成第二沟槽；以及
步骤(e)包含步骤：在除去第一掩模层时共同除去第三掩模层。
3.根据权利要求2的半导体器件制造方法，其中
步骤(b)包含步骤：
(b-1)使用沟槽掩模作为掩模，选择性地执行对垫底绝缘层的湿法蚀刻；以及
(b-2)使用沟槽掩模和垫底绝缘层作为掩模，通过除去SOI层的上层部分，形成第一沟槽。
4.根据权利要求3的半导体器件制造方法，其中
第二掩模层包含具有抗步骤(b-1)的湿法蚀刻的材料的层。
5.根据权利要求1的半导体器件制造方法，其中
步骤(b)包含步骤：选择性地除去SOI层，使得SOI层的边缘部分在平面图中可从沟槽掩模凸出，且可以是圆滑的；以及
步骤(c)包含步骤：
(c-1)调整，使得通过热氧化工艺在第一沟槽底面和侧面形成内壁绝缘层，SOI层的边缘部分被拉回，且该边缘部分在平面视图内可位于沟槽掩模内部；以及
(c-2)使用该沟槽掩模和抗蚀剂作为掩模，通过穿透内壁绝缘层和SOI层，形成第二沟槽。
6.根据权利要求1的半导体器件制造方法，其中
步骤(b)包含步骤：
(b-1)使用沟槽掩模作为掩模，选择性地蚀刻垫底绝缘层，其中通过利用步骤(b-1)从沟槽掩模的端部向内除去规定宽度部分的垫底绝缘层，在沟槽掩模的端部和SOI层之间形成空腔部分，在该空腔部分未形成垫底绝缘层；以及
(b-2)使用沟槽掩模和垫底绝缘层作为掩模，通过除去SOI层的上层部分形成第一沟槽，其中由于空腔部分的存在通过执行步骤(b-2)而使SOI层的边缘部分变圆滑。
7.根据权利要求1的半导体器件制造方法，其中
步骤(b)包含步骤：
(b-1)通过在整个表面上形成绝缘层并进行回蚀刻，选择性地除去垫底绝缘层，同时在沟槽掩模的侧面上形成侧壁；以及
(b-2)使用沟槽掩模和该侧壁作为掩模，通过除去SOI层的上层部分形成第一沟槽；以及
步骤(c)包含步骤：
(c-1)通过热氧化工艺，在第一沟槽的底面和侧面形成内壁绝缘层，其中关于该内壁绝缘层的形状，通过执行步骤(c-1)使侧壁下的厚度形成为厚于其它区域；以及
(c-2)使用沟槽掩模和抗蚀剂作为掩模，通过穿透内壁绝缘层和SOI层，形成第二沟槽。
8.根据权利要求1的半导体器件制造方法，其中
步骤(a)包含步骤：
(a-1)通过除去未形成沟槽掩模处的SOI衬底上的垫底氧化物薄膜，选择性地暴露SOI层的表面；以及
(a-2)在SOI层的暴露区域内形成暴露表面绝缘区；
步骤(b)包含步骤：
(b-1)通过在整个表面上形成绝缘层并进行回蚀刻，选择性地除去非侧壁下方的暴露表面绝缘区，同时在沟槽掩模的侧面上形成侧壁；以及
(b-2)使用沟槽掩模和侧壁作为掩模，通过除去SOI层的上层部分形成第一沟槽；以及
步骤(c)包含步骤：
(c-1)通过热氧化工艺，在第一沟槽的底面和侧面形成内壁绝缘层，其中关于该内壁绝缘层的形状，通过执行步骤(c-1)使侧壁下的厚度形成为厚于其它区域；以及
(c-2)使用沟槽掩模和抗蚀剂作为掩模，通过穿透内壁绝缘层和SOI层，形成第二沟槽。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102063233A (zh) * 2010-12-10 2011-05-18 汕头超声显示器有限公司 电容触摸屏的边缘处理方法
CN102201359A (zh) * 2011-05-27 2011-09-28 上海宏力半导体制造有限公司 双沟槽隔离结构的形成方法
CN102254854A (zh) * 2011-08-01 2011-11-23 上海宏力半导体制造有限公司 双沟槽隔离结构的形成方法
CN113471224A (zh) * 2021-09-01 2021-10-01 绍兴中芯集成电路制造股份有限公司 一种soi结构及制造方法、mems器件及制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734670B1 (ko) * 2005-12-26 2007-07-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US20090004868A1 (en) * 2007-06-29 2009-01-01 Doyle Brian S Amorphous silicon oxidation patterning
US7939865B2 (en) * 2009-01-22 2011-05-10 Honeywell International Inc. Metal semiconductor field effect transistor (MESFET) silicon-on-insulator structure having partial trench spacers
FR2942568B1 (fr) * 2009-02-24 2011-08-05 Soitec Silicon On Insulator Procede de fabrication de composants.
US8680617B2 (en) * 2009-10-06 2014-03-25 International Business Machines Corporation Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS
CN104669069B (zh) * 2013-12-03 2017-04-26 汕头超声显示器（二厂）有限公司 一种ogs电容触摸屏的边缘抛光方法
CN110854073B (zh) * 2019-11-26 2022-05-27 上海华力集成电路制造有限公司 栅极的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3178416B2 (ja) * 1998-05-22 2001-06-18 日本電気株式会社 半導体装置の製造方法
JP2000031489A (ja) * 1998-07-08 2000-01-28 Mitsubishi Electric Corp 半導体装置の製造方法
JP4540146B2 (ja) * 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6521959B2 (en) * 1999-10-25 2003-02-18 Samsung Electronics Co., Ltd. SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same
KR100343288B1 (ko) * 1999-10-25 2002-07-15 윤종용 에스오아이 모스 트랜지스터의 플로팅 바디 효과를제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법
JP2001230315A (ja) * 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4139105B2 (ja) * 2001-12-20 2008-08-27 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003243662A (ja) * 2002-02-14 2003-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法、半導体ウェハ
JP2005150403A (ja) * 2003-11-14 2005-06-09 Fujitsu Ltd 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102063233A (zh) * 2010-12-10 2011-05-18 汕头超声显示器有限公司 电容触摸屏的边缘处理方法
CN102063233B (zh) * 2010-12-10 2012-09-05 汕头超声显示器有限公司 电容触摸屏的边缘处理方法
CN102201359A (zh) * 2011-05-27 2011-09-28 上海宏力半导体制造有限公司 双沟槽隔离结构的形成方法
CN102201359B (zh) * 2011-05-27 2015-04-01 上海华虹宏力半导体制造有限公司 双沟槽隔离结构的形成方法
CN102254854A (zh) * 2011-08-01 2011-11-23 上海宏力半导体制造有限公司 双沟槽隔离结构的形成方法
CN102254854B (zh) * 2011-08-01 2016-06-01 上海华虹宏力半导体制造有限公司 双沟槽隔离结构的形成方法
CN113471224A (zh) * 2021-09-01 2021-10-01 绍兴中芯集成电路制造股份有限公司 一种soi结构及制造方法、mems器件及制造方法
CN113471224B (zh) * 2021-09-01 2021-11-16 绍兴中芯集成电路制造股份有限公司 一种soi结构及制造方法、mems器件及制造方法

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