CN1391701A - 在浅槽中形成深槽以隔离半导体器件的自对准方法 - Google Patents

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Abstract

在集成电路，特别是在用于射频应用的集成电路的制作过程中，一种用于隔离以上电路所含的半导体器件的浅槽和深槽的方法，该方法包括提供半导体衬底(10)；在衬底上任意形成第一绝缘层(14)；用第一掩模(16)形成至少一个浅槽(18)，浅槽扩展到衬底里；在形成至少一个浅槽的步骤之后，在所得到的结构上，形成预定厚度(2x)的第二绝缘层(20)；在第二绝缘层上，用第二掩模(22)形成至少一个开口(33)，第二掩模边缘(30)对准浅槽边缘(26)，浅槽的最大不对准度(+/－x)为预定厚度(2x)的一半，开口随着浅槽扩展到底部(18a)，由此，宽度等于预定厚度(2x)的隔离物(32)在浅槽中沿着其边缘形成；用第二绝缘层作为硬掩模，在开口中形成深槽(34)，深槽进一步扩展到衬底里，并与浅槽自对准。

Description

在浅槽中形成深槽以隔离半导体器件的自对准方法
发明的技术领域
本发明一般而言涉及用来隔离集成电路中的半导体器件的隔离结构，因此能提高存储密度和绝缘性。
更具体而言，本发明涉及半导体结构的一种制作方法，该结构包括浅隔离区和深槽隔离区，也涉及该半导体结构本身和含有半导体结构的集成电路。
相关技术描述
所有非凡的集成电子设备都涉及通过专门的电气连接线路与隔离器件相连。在制作集成电路时，器件隔离电路因此是关键部件之一。近年来，很多不同的电路已得到了发展。像最小绝缘间隙、表面平整度、缺陷密度、工艺复杂性、电性，即直流和高频性质，这些特性对电路特殊用途和工艺技术的选择均有影响。台面隔离、结隔离和LOCOS(硅的局部氧化)隔离都是常用的技术，参见Chapter 2 in S.Wolf，“Silicon Processing for the VLSI ERA，Volume 2-Processintegration”，Lattics Press，Sunset Beach，1990。
作为当代特征尺寸，高复杂度的集成电路(ULSI，超大规模的集成电路)在减小，因此需要减少旧隔离技术相关的缺陷，如存储密度、漏电流和两个器件间的闭锁。因此，浅槽和深槽隔离变得十分普遍。虽然需要蚀刻和再填充工序，但它们仍为减少两电路元件间的隔离所需的面积和例如DRAM存储技术中的存储电容器作出巨大改进。
这些槽是通过干蚀刻清除硅，再用合适的绝缘或导电材料填充而形成的。用来取代LOCOS隔离的浅槽隔离(STI)通常有零点几微米的深度，被用于两个器件的元件之间的隔离。浅槽隔离在1999年4月半导体国际组织“浅槽隔离的选择与前景”一文的第69页得到了较详尽地说明。深槽的深度通常大于几个微米，主要使用CMOS/BiCMOS技术，用于不同器件和器件组(阱)的隔离，以形成纵向电容器和对衬底的高电导接触，见C.Y.Chang和S.M.Sze(Eds)；“ULSI(超大规模集成电路)技术”，Mc Graw-Hill，New York，1996，PP355-357和WO97/35344(发明人：Jarstad和Norstrom)。该槽用氧化物、多晶硅或其它材料填充，用干蚀刻或化学机械抛光(CMP)使槽表面平整。
授予Vasquez和Zoebel的美国发表的专利4,994,406描述了在集成电路上形成浅隔离槽和自对准深隔离槽的方法。虽然深槽是与器件区边缘自对准，但结构采用多晶硅氮化物块，用LOCOS形成器件隔离，其结果是大的横向侵蚀、高温聚集、非平整表面。
授予Bashir的美国专利5,691,232公开了一种方法，通过用两个步骤联合形成浅槽和深槽隔离。首先用第一掩模形成浅槽，然后再用第二掩模形成深槽。整个结构用氧化物填充并平整化。因为深槽掩模必须与浅槽掩模对准，所以，获得较小的存储密度，和/或在结构剥落时，将产生漏电问题。此外，窄的深槽的填充通常要求采用多晶硅和反蚀刻，这部分没有包括在本说明书中。
授予Akram的美国专利5,895,253描述了在浅槽内形成深槽以及用绝缘体如何填充深槽的方法。在浅槽里，深槽进行自对准。做这些只用一个掩模步骤。形成槽后，用一般方法填充。虽然该专利介绍了如何在浅槽中布置自对准的深槽，但该方法只用一个掩模步骤，使用没有深槽的浅槽是不可能的。深槽的宽度由浅槽开口的宽度和隔离物宽度设定。如果使用不同的浅槽开口，深槽的蚀刻和填充将是困难的，或者甚至是不可能的。
发明概述
本发明的目的当然是提供一种制作集成电路的方法，特别是用于射频集成电路，为了隔离包含在集成电路中的半导体器件而形成浅槽和深槽，同时至少克服了一些现有技术相关的问题。
本发明的另一个目的是提供一种制作方法，即允许深槽设置在浅槽区内，从浅槽边缘到深槽有可调节的距离，并且允许形成的浅槽区里没有深槽。
本发明还有一个目的是提供这样一种提高了可量测性的方法使储存密度增加。
本发明的再一个目的是提供这样一种方法，提高了集成电路的灵活性，并且该方法与几种工艺技术相兼容。
根据本发明的一个方面，通过含有以下步骤的方法来实现上述目的。
—提供半导体衬底；
—在衬底上可选地形成第一绝缘层；
—用形成于第一绝缘层上的第一掩模在第一绝缘层或衬底里形成至少一个浅槽，该浅槽扩展到衬底。
—形成至少一个浅槽的步骤之后，在所获得结构上形成预定厚度为2x的第二绝缘层；
—在第二绝缘层里形成至少一个开口，这是通过形成于第二绝缘层，并且让第二掩模的边缘与浅槽边缘对准，其最大不对准度为第二绝缘层预定厚度的一半，即+/-x，该开口在浅槽内扩展到底部，因此，那个宽度为预定厚度2x的隔离物就在浅槽和边缘形成；因此
—用第二绝缘层作为硬掩模，在开口中形成深槽，深槽进一步扩展到衬底上，并与浅槽自对准。
此外，本发明的目的是由上述制作方法提供半导体结构。
根据本发明的第二方面，提供包括半导体衬底的半导体结构，至少一个浅槽垂直扩展到衬底里，深槽水平地位于浅槽内，深槽进一步垂直扩展到衬底里，其中深槽以浅槽边缘到深槽边缘的受控横向距离与浅槽自对准，分别单独选择浅槽和深槽的横向扩展。
本发明的一个优点是：深槽与浅槽边缘的距离固定，并且取决于所沉积的第二绝缘层的厚度，因此易于控制。
本发明的另一个优点是：为了获得集成电路增强的存储密度，使深槽和浅槽边缘之间的距离最小化，本发明还提供两者之间的间隔，以防止深槽处理产生的应力干扰有源区。
本发明另外的优点和特点将在以下详细实施方案中公开。
附图简述
通过下文给出的本发明实施方案的详细说明和附图1-11，将更能充分了解本发明，附图1-11仅给出的是示例性的，所以不构成对本发明的限制。
图1-3和图5-8是依据本发明的在加工过程中一部分半导体结构的放大剖面图。
图4是依据本发明，在加工过程中上述半导体结构的一部分视图。
图9-11是依据本发明，在加工过程中一部分半导体结构剖面的SEM图像。
实施方案详述
为了彻底了解本发明，在下边的描述中，出于解释和非限制的目的，提出了具体的详细描述，如专用硬件，应用，工艺等。然而，对本领域技术人员来说，按照不同于具体详细描述的其它实施方案去实施本专利是明显的。在其它实例中，对众所周知的方法、协议、器件和电路的详细描述均被忽略，其目的在于防止不必要的细节模糊对本
发明的说明。
参见图1-11，详细地描述了发明的实施方案的加工顺序，包括浅槽和深槽的形成，槽的填充和平整化。
在形成隔离层之前，次集电极、阱或其它器件区可能已经在起始材料中形成。然而，在本发明工序的开始阶段，硅衬底表面是清洁的，并且硅上部的任何层均已被清除。
参见图1，描述了针对浅槽的硬掩模。利用氧化的硅表面10以形成通常厚度为100的热二氧化硅层12的方法形成用于浅槽的掩模层。其次，用化学汽相沉积(CVD)法沉积厚度约为2000的氮化硅层14。厚度和/或掩模的材料的其它组合是可能的。
再参见图2来考虑浅槽的形成。在氮化硅层14上施加光学抗蚀剂16，用第一掩模曝光，所谓的沟掩模(moat mask)，留下的开口就是要被蚀刻的浅槽。蚀刻最好是非各向同性的，采用反应离子蚀刻(RIE)进行，通过氮化/氧化层12，14，进入硅衬底10，形成垂直浅槽18。槽18距离硅表面10a的优选深度为0.2-0.7μm，或一般为0.3-0.6μm。在蚀刻浅槽18之后清除光学抗蚀剂16。
再参见图3和图4，描述了深槽硬掩模的形成。
在结构的顶部，沉积一层厚度为2x的氧化硅层20，最好例如用CVD方法，即保留浅槽18里的氮化物层14部分。最好适当地沉积氧化层20，否则后面的掩模和蚀刻的范围将减少。施加光学抗蚀剂22，用第二掩模曝光，即所谓的槽掩模(trench mask)，它与氧化层20的一部分一起限定了用于深槽的宽度为W的开口24。
图4分别表明了第一、第二掩模的布局，其从上面展示出半导体结构。26，28示出将构成深槽的横向边界的浅槽和开口的边缘。
槽掩模的开口可以放在浅槽区中任何位置。深槽的宽度可以用不同尺寸的掩模来选择。通常最好用固定横向尺寸(厚度)的槽，优选尺寸大约为1μm或小于1μm，否则会发生非均匀蚀刻，并且难于填充和平整深槽等问题。
本发明的一个特点是掩模边缘30到浅槽边缘26的对准，这就使得由氧化厚度2x设定的距离来布置自对准的深槽成为可能，优选的实例是1000-4000，通常为2500。
优选的浅槽18的高度H，氧化层12和氮化层14(即形成浅槽时总蚀刻深度)，氧化硅层20的厚度2x满足以下关系：
                     H＞2X
图3和图4示出掩模对准和氧化层厚度的详细情况。假定氧化物与厚度2×100％符合(各步厚度均匀)，安置槽掩模30使其自氮化硅边缘26有一个迭加x，槽掩模给出其位置。现代分档器(stepper)能够以大于1000或比1000高得多的精度与掩模对准。
其次参见图5，研究氧化隔离物32的形成。用反应离子蚀刻(RIE)法蚀刻氧化层20，以限定浅槽开口33，开口33扩展到浅槽底部表面18a。同时，浅槽边缘的侧壁氧化隔离物32形成层20的一部分，它的宽度为2x。通过控制氧化层厚度2x，可以调节从浅槽边缘到深槽开口的距离。在氮化层14的顶部，氧化层20由光阻掩模保护，在随后的蚀刻步骤中，该氧化层后来将用作这些区域的硬掩模。氧化层20被保留在没有深槽形成的浅槽区。蚀刻后清除光学抗蚀剂。
参见图6，深槽34由蚀刻而成，用氧化层20和隔离物32作为硬掩模。氧化隔离物32的宽度为2x，它限定从深槽34到有源区的距离。深槽的深度至少有几微米，更优选的值至少为5微米。
参见图7，用例如HF清除用于制作深槽34的布线图案，氧化硬掩模20和32。
随后的槽区域填充和平整可以用从文献了解的几种方法实施。现举一个例子说明，用衬氧化物连续进行加工，其目的是为了减少应力和有害的电影响，在该槽的锐边进行边角倒圆(corner rounding)。这一目的是通过在高温(＞1000℃)下生长一个薄的(200-300)热氧化物36而达到的。由于隔离物已被清除，在氧化层12中，在氮化层14下，将形成一个小“鸟嘴”38，它将再附加到圆角上，见图7。
下面参见图8，利用常规方法，用层厚为2000的TEOS层38和15000的多晶硅40，填充该槽。然后反蚀刻多晶硅，再从浅槽区域清除所有的多晶硅。
作为替代，在从浅槽区反蚀刻(back etching)多晶硅前，用化学机械抛光将多晶硅平整化。由此，减少了填入深槽的多晶硅的掩入。从而在接下来的步骤中，可以沉积较薄的氧化层，以填充浅槽。
作为替代，用绝缘材料填充该槽，而不是用多晶硅。最后，保留的浅槽用例如CVD氧化物42或高密度等离子体(HDP)氧化物填充，再用干法蚀刻或化学机械抛光法平整化。图8示出最终所得到的结构。随着有源器件等的形成继续进行加工，该加工过程没显示在这些图中，在本说明中也将不作进一步说明。
参见图9-11，在根据本发明的加工过程中，部分半导体结构剖面的SEM(扫描电子显微镜)图像将被简要地讨论。
在图9和图10中示出在填充该槽之前所获得的结构。值得注意的是：顶部氧化物层/氮化物层显然是看不见的。在图9中，扫描电子显微镜图像显示了没有任何深槽(最左和最右的结构)的浅槽区以及另一个带有两个深槽的浅槽区与浅槽区(中部)的边缘自对准。44标示的框形区相当于图1-3和图5显示的结构。在图10中，显微镜显示如图中指出的有两个双极晶体管48、50的器件区46，在此处，紧挨着集电极接点区52的深槽与浅槽隔离边缘自对准。
最后，图11示出在反蚀刻后，从浅槽区清除多晶硅而形成结构的SEM图像。在该图中，54表示由蚀刻得到的结构，56表示在氮化物层/氧化物层顶部以及在槽区里是2000厚的TEOS层。
总之，本发明采用一个附加的掩模(槽掩模)工序，使它与浅槽隔离相兼容，形成平整的表面。深槽可以被设置在浅槽区内任何部位。此外，通过在浅槽工序形成氧化隔离物，所形成的深槽与浅槽自对准。从深槽到有源区的距离由硬掩模氧化物的厚度来控制。这就使得存储密度达到最大值，防止槽扩展到有源区，槽扩展到有源区会引起漏电，降低击穿电压或其它有害的影响。
因此，本发明尤其展示以下优点：
—在深槽和有源器件区之间(即深槽边缘和浅槽边缘之间的距离，2x)的STI重叠被最小化、并且易于控制。
—由STI边缘确定的深槽到有源区的间隙是自对准的，防止由深槽处理而产生的应力影响有源区。
—该间隙由深槽硬掩模厚度确定(可能与STI叠加高度，即浅槽深度相结合)。
—槽的位置是固定的并由附加掩模(槽掩模)限定。
—附加掩模位于用于硬掩模的氧化隔离物之上，以适应任何不对准性(隔离物宽度2x给出允许不对准度为+/-x)。
—在深槽蚀刻之后，清除氧化隔离物使得深槽和接近有源区(鸟嘴)的STC同时进行边角倒圆。
显然，本发明在许多方法之间进行变换。这些变换并不被认为是偏离了本发明的范围。对本领域技术人员来说是明显：即这些修改包含在附属权利要求的范围之中。

Claims (19)

1.在集成电路制作过程中，特别是射频使用的集成电路，为了隔离包括在集成电路中的半导体器件而形成浅槽和深槽的一种方法，其特征在于以下步骤：
—提供半导体衬底(10)；
—利用形成于衬底上的第一掩模(16)来形成至少一个浅槽(18)，该浅槽扩展到衬底里；
—在形成至少一个浅槽的步骤之后，在所得到的结构上形成预定厚度(2x)的绝缘层(20)；
—利用形成于绝缘层上的第二掩模(22)在绝缘层上形成至少一个开口(33)，第二掩模的边缘(30)对准浅槽边缘(26)，该浅槽的最大不对准度(+/-x)为绝缘层预定厚度(2x)的一半，该开口在浅槽内扩展到其底部(18a)，由此，一个宽度等于预定厚度(2x)的隔离物(32)在浅槽里沿着其边缘形成；和
—在所述开口处通过利用作为硬掩模的绝缘层形成深槽(34)，深槽进一步扩展到衬底里，并与浅槽自对准。
2.权利要求1的方法，其特征在于：绝缘层(20)预定厚度(2x)的选择步骤，因此，隔离物边缘(28)，深槽(34)边缘，浅槽(18)的边缘(26)之间的距离取决于包含在该电路中的半导体器件。
3.权利要求1或2的方法，其特征在于：通过保形沉积，最好是化学汽相沉积来形成绝缘层(20)的步骤。
4.权利要求1-3中的任何一项的方法，其特征在于：在预先形成至少一个浅槽(18)的衬底上，形成绝缘层(14)，尤其是氮化硅层的步骤。
5.权利要求1-4中的任何一项的方法，其特征在于：在形成至少一个浅槽(18)之前，在所述的衬底上，形成氧化层(12)，尤其是热氧化层的步骤。
6.权利要求1-5中的任何一项的方法，其特征在于：在形成深槽(34)之后，在所得到的结构上形成氧化物收集槽(36)，尤其是热氧化物收集槽的步骤，以便同时分别在浅槽和深槽(18，34)的锐边进行边角倒圆。
7.权利要求1-6中的任何一项的方法，其特征在于：在浅槽和深槽(18，34)里沉积隔离层(38)的步骤，最好是TEOS层，向这些槽里填充半导体材料(40)或隔离材料以及从浅槽(18)清除所述半导体材料的方法。
8.权利要求7的方法，其特征在于：在浅槽(18)中沉积隔离层(42)，最好CVD或HDP氧化物，以及平整所述隔离层上表面的步骤。
9.权利要求7的方法，其特征在于：通过化学机械抛光平整半导体材料，和清除半导体材料，并且从浅槽深蚀刻半导体材料。
10.权利要求1-9中的任何一项的方法，其特征在于：半导体衬底(10)是采用硅制成的。
11.权利要求1-10中的任何一项的方法，其特征在于：通过蚀刻，最好是非各向同性的反应离子蚀刻来形成浅槽(18)。
12.权利要求11的方法，其特征在于：浅槽(18)被蚀刻到超过绝缘层厚度(2x)的深度，该绝缘层是在形成至少一个浅槽之后形成的。
13.权利要求1-12中的任何一项的方法，其特征在于：所形成的浅槽(18)深度距离硅衬底表面(10a)0.2-0.7μm。
14.权利要求1-13中的任何一项的方法，其特征在于：在形成至少一个浅槽的步骤之后才形成的绝缘层(20)是一氧化层，最好是TEOS层，其预定厚度(2x)优选值约1000-4000。
15.权利要求1-14中的任何一项的方法，其特征在于：在形成至少一个浅槽的步骤之后才形成的绝缘层(20)里通过蚀刻，最好是反应离子蚀刻，形成的至少一个开口(33)。
16.权利要求1-15中的任何一项的方法，其特征在于：通过蚀刻形成深槽(34)，其深度至少为几个微米。
17.在集成电路，特别是用于射频应用的集成电路中，一种用于隔离包含在所述电路中的半导体器件的半导体结构，其特征在于：使用权利要求1-16中的任何一项的方法来制作。
18.在集成电路，特别是用于射频应用的集成电路中，一种用于隔离包含所述电路的半导体器件的半导体结构，其特征在于：含有半导体衬底(10)；至少一个浅槽(18)垂直扩展到所述衬底里；深槽(34)横向地位于所述浅槽内，所述深槽进一步垂直扩展到衬底里，其中，所述深槽与所述浅槽以从浅槽(26)边缘到深槽边缘(28)之间受控的横向距离自对准，而且分别独立选择浅槽和深槽横向扩展。
19.一种集成电路，特别是用于射频应用的集成电路，其特征在于：它包含权利要求17或18项所要求的半导体结构。
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