CN111128852B - 硅晶绝缘体结构、半导体结构以及形成半导体结构的方法 - Google Patents

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Abstract

本公开的一些实施例提供沟槽隔离的结构以及方法。在一些实施例中，公开一种硅晶绝缘体结构。硅晶绝缘体结构包括一基板、一介电层以及一多晶硅区域。基板包括一处理层、一绝缘层、一埋入层以及一沟槽。绝缘层是布设在处理层之上。埋入层是布设在绝缘层之上。沟槽是从埋入层的一上表面向下延伸，并在处理层中终止。介电层是位于沟槽的一底表面上，并接触处理层。多晶硅区域是位于沟槽中，并接触介电层。

Description

硅晶绝缘体结构、半导体结构以及形成半导体结构的方法
技术领域
本公开涉及沟槽隔离的结构以及方法。
背景技术
深沟槽(deep trench)电容以及晶体管可作为半导体结构或集成电路(integrated circuits,IC)中的存储元件来使用。例如，尽管与诸如互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)装置之类的装置相比，双极装置可提供更佳的性能，但双极互补式金属氧化物半导体(bipolar-CMOS,BiCMOS)的实施可能需要额外的特征，例如：深沟槽特征。
具有深沟槽的晶圆，例如：具有深沟槽的硅晶绝缘体(silicon-on-insulator,SOI)晶体管晶圆，容易受到充电过程的损害。这是因为当对基板以及栅极充电时，深沟槽的感应电荷导致基板电压下降。如此一来，基板以及栅极之间的未平衡的电压将导致栅极氧化物损害。
因此，现有的深沟槽半导体结构以及其方法并不完全令人满意。
发明内容
本公开的一些实施例提供一种硅晶绝缘体结构。硅晶绝缘体结构包括一基板、一介电层以及一多晶硅区域。基板包括一处理层、一绝缘层、一埋入层以及一沟槽。绝缘层是布设在处理层之上。埋入层是布设在绝缘层之上。沟槽是从埋入层的一上表面向下延伸，并在处理层中终止。介电层是位于沟槽的一底表面上，并接触处理层。多晶硅区域是位于沟槽中，并接触介电层。
本公开的一些实施例提供一种半导体结构。半导体结构包括一基板以及一介电层。基板包括一处理层、一绝缘层、一埋入层以及多个沟槽。绝缘层是布设在处理层之上。埋入层是布设在绝缘层之上。沟槽的每一者从埋入层的一上表面向下延伸，并在处理层中终止。介电层是位于沟槽的每一者的一底表面上，并接触处理层。
本公开的一些实施例提供一种形成半导体结构的方法。形成半导体结构的方法包括在一硅晶绝缘体基板上形成一保护层；在保护层上形成一第一多晶硅区域；形成一沟槽，沟槽从第一多晶硅区域的一上表面向下延伸并在硅晶绝缘体基板的一处理层中终止；形成一介电层，介电层围绕沟槽的多个侧壁以及沟槽的一底表面，并接触处理层；形成一第二多晶硅区域，第二多晶硅区域填充沟槽并接触介电层。
本公开提出一种硅晶绝缘体结构，包括：
一基板，包括：
一处理层；
一绝缘层，布设在该处理层之上；
一埋入层，布设在该绝缘层之上；以及
一沟槽，从该埋入层的一上表面向下延伸，并在该处理层中终止；一介电层，位于该沟槽的一底表面上，并接触该处理层；以及
一多晶硅区域，位于该沟槽中，并接触该介电层。
优选地，其中该沟槽具有大于约2微米的深度。
优选地，其中该沟槽具有约3.5微米的深度。
优选地，其中该介电层包括氧化硅。
优选地，其中该介电层具有在约500埃至约0.1微米之间的范围的一厚度。
优选地，其中该介电层包括一氧化物衬壁的一子层以及一氧化物衬垫的一子层，且该氧化物衬壁的该子层具有约150埃至约300埃之间的一厚度，而该氧化物衬垫的该子层具有约350埃至约1000埃之间的一厚度。
优选地，其中该氧化物衬壁的该子层具有约250埃的一厚度，而该氧化物衬垫的该子层具有约500埃的一厚度。
优选地，其中该氧化物衬垫包括四乙氧基硅烷。
优选地，其中该介电层延伸至该沟槽的多个侧壁。
优选地，其中该处理层包括一块状硅晶圆。
优选地，还包括一晶体管，形成在该埋入层上。
本公开提出一种半导体结构，包括：
一基板，包括：
一处理层；
一绝缘层，布设在该处理层之上；
一埋入层，布设在该绝缘层之上；以及
多个沟槽，其中所述沟槽的每一者从该埋入层的一上表面向下延伸，并在该处理层中终止；以及
一介电层，位于所述沟槽的每一者的一底表面上，并接触该处理层。
优选地，其中：
通过所述沟槽将该埋入层分隔成多个功能区；以及
所述功能区的每一者是形成在所述沟槽的相邻的一对之间。
优选地，其中：
所述功能区包括一第一功能区以及一第二功能区，且该第二功能区小于该第一功能区。
优选地，还包括：
一多晶硅区域，位于所述沟槽的每一者中，并接触该介电层；
一第一晶体管，形成在该第一功能区中的该埋入层上；以及
一第二晶体管，形成在该第二功能区中的该埋入层上，其中在一充电过程期间，该第一晶体管与该第二晶体管电性连接。
优选地，其中所述沟槽的每一者具有大于约2微米的深度。
优选地，其中该介电层延伸至所述沟槽的多个侧壁，并包括具有约250埃的一厚度的一氧化物衬壁的一子层以及具有约500埃的一厚度的一氧化物衬垫的一子层。
本公开提出一种形成半导体结构的方法，包括：
在一硅晶绝缘体基板上形成一保护层；
在该保护层上形成一第一多晶硅区域；
形成一沟槽，该沟槽从该第一多晶硅区域的一上表面向下延伸并在该硅晶绝缘体基板的一处理层中终止；
形成一介电层，该介电层围绕该沟槽的多个侧壁以及该沟槽的一底表面，并接触该处理层；以及
形成一第二多晶硅区域，该第二多晶硅区域填充该沟槽并接触该介电层。
优选地，其中：
该介电层包括一第一部分，形成在该第一多晶硅区域上；以及
该第二多晶硅区域包括一第二部分，形成在该介电层上。
优选地，还包括：
蚀刻该第二多晶硅区域的至少该第二部分；
蚀刻该介电层的至少该第一部分；
蚀刻该保护层上的该第一多晶硅区域，其中该沟槽具有从该保护层的一上表面至该沟槽的该底表面处的该介电层的大于约2微米的深度。
附图说明
当阅读说明书附图时，从以下的详细描述能最佳理解本公开的各方面。应注意的是，各种特征并不一定按照比例绘制。事实上，可能任意地放大或缩小各种特征的尺寸，以做清楚的说明。在整个说明书以及附图中，相似的参考符号代表相似的特征。
图1示出根据本公开的一些实施例的具有沟槽隔离的一示例性硅晶绝缘体(SOI)结构的剖面图。
图2示出根据本公开的一些实施例的具有沟槽隔离的另一示例性硅晶绝缘体结构的剖面图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J以及图3K示出根据本公开的一些实施例的示例性硅晶绝缘体结构在各个制造阶段期间的剖面图。
图4示出根据本公开的一些实施例的用于形成半导体结构的示例性方法的流程图。
附图标记说明：
100、200、319～硅晶绝缘体结构
110、210、300～硅晶绝缘体基板
112、212、311～处理层
114、214、312～绝缘层
116、216～p型基板层
120、220、318～沟槽
122～氧化物衬壁的子层
124～四乙氧基硅烷的子层
126、226、332～多晶硅区域
130～晶体管
132、232～栅极
222、322～介电层
240～聚合物层/绝缘层
242～静电吸座
243～负电荷
244～正电荷
251～小功能区
252～大功能区
261、262～深沟槽感应电荷
270、M1、M2、M3、M4、M5～金属层
280、RDL～重分布层
310、320、330、340、350、360、370、380、390、392、394～制造阶段
313～埋入层
314～浅沟槽隔离层
315～氮化硅层
316～硬遮罩绝缘层
317～多晶硅层
362～介电层的部分
400～方法
402、404、406、408、410、412、414、416～操作
V1、V2～电压
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特征。以下叙述各个构件以及排列方式的特定范例，以简化本公开。当然，范例仅供说明用且意欲不限于此。例如，若说明书叙述了第一特征形成于第二特征之上，即表示可包括上述第一特征与上述第二特征是直接接触的实施例，亦可包括有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可未直接接触的实施例。除此之外，在各种范例中，本公开可能使用重复的参考符号及/或字母。这样的重复为了简化以及清楚的目的，并不表示所讨论的各种实施例及/或配置之间的关联。
除此之外，所使用的空间相关用词，例如：“在…下方”、“下方”、“较低的”、“上方”、“较高的”等等的用词，为了便于描述附图中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包括使用中或操作中的装置的不同方位。装置可被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词亦可依此相同解释。除非另有明确说明，如“附着”、“附加”、“连接”及“互连”之类的用词指多个结构直接地或通过中间结构间接地固定或彼此连接的关系，以及可移动的或刚性的附着或关系。
除非另有定义，本文使用的所有用词(包括技术及科学用词)具有与本公开所属的技术领域中技术人员所一般理解的相同的含义。还应理解的是，那些用语，例如在常用词典中定义的用词应被解释为具有与相关领域及本公开的背景或上下文一致的含义，而不应以理想化或者过于正式的方式解读，除非在此明确定义。
现在将详细参考本公开的实施例，其范例示出在附图中。尽可能地，在附图以及说明书中使用相同的参考符号表示相同或相似的部分。
深沟槽技术在具有硅晶绝缘体(SOI)晶体管的集成电路(IC)中变得愈来愈普遍，硅晶绝缘体被广泛用于第五代(5G)手机通信服务中。为了降低具有深沟槽的晶圆在充电过程(process charging)的损害，本公开提供了各种实施例，其具有形成在深沟槽的底部的介电层，以将深沟槽中的多晶硅与硅基板隔离。在各种实施例中，介电层硅设计成足够厚(但不会太厚)，以将深沟槽中的多晶硅与硅基板隔离。过厚的介电层可能导致较差的热消散。在一些实施例中，介电层包括氧化硅，且具有在约500埃以及约0.1微米之间的厚度。介电层可包括氧化硅材料的一个或多个子层。在一些范例中，介电层包括具有约150埃以及约300埃之间(例如：约250埃)的厚度的氧化物衬壁(lining oxide)的子层，且介电层包括具有约350埃以及约1000埃之间(例如：约500埃)的厚度的氧化物衬垫(pad oxide)的子层。
本公开适用于具有沟槽的任何半导体结构，特别是硅晶绝缘体结构以及特别是具有大于约2微米的深度的沟槽。所公开的沟槽隔离(trench isolation)结构可降低深沟槽感应电荷并大大提高晶圆产量。在本公开中，用语“充电(charging)”以及“充电过程”可互换地使用。
图1示出根据本公开的一些实施例的具有沟槽隔离的一示例性硅晶绝缘体(SOI)结构100的剖面图。如图1所示，硅晶绝缘体结构100包括形成在一硅晶绝缘体基板110上的一晶体管130。硅晶绝缘体基板110包括一处理层(handle layer)112、一绝缘层114以及一p型基板层116，绝缘层114是布设在处理层112之上，且p型基板层116是布设在绝缘层114之上以形成p型井。在替代实施例中，基板层116可为n型基板以形成n型井。
在本范例中的硅晶绝缘体基板110的硅晶绝缘体结构中，处理层112以及p型基板层116皆包括硅，而绝缘层114包括氧化物，例如：二氧化硅，作为处理层112以及p型基板层116之间的绝缘物或障壁。在一些实施例中，如图1所示，绝缘层114具有约1微米的深度，例如：10900埃。
如图1所示，一沟槽120从p型基板层116的一顶面向下延伸，并在处理层112中终止。虽然图1中的沟槽120的底部与处理层112的顶表面共面，不过，根据本公开的一些实施例，沟槽120亦可通过过度蚀刻处理层112而形成，使得沟槽120的底部低于处理层112的顶表面。在一些实施例中，基于客户要求，沟槽120可具有大于约2微米的深度，例如：约3.5微米的深度。沟槽120的深度可取决于绝缘层114以及基板层116的厚度，且厚度又可取决于设计要求以及客户需求。
如图1所示，一介电层形成在沟槽120的一底表面上，并接触处理层112。介电层可包括氧化硅的多个子层。例如，如图1所示，介电层包括一氧化物衬壁的一子层122以及一四乙氧基硅烷(tetraethoxysilane,TEOS)的一子层124，子层122从沟槽120的底部形成，而四乙氧基硅烷的子层124形成在子层122上。在一些实施例中，形成氧化物衬壁的子层122主要是为了降低硅晶绝缘体结构100中的应力，而形成四乙氧基硅烷的子层124主要是为了隔离多晶硅区域126以及处理层112。
除此之外，多晶硅区域126是位于沟槽120中，并接触介电层。多晶硅区域126包括多晶硅，且如果多晶硅区域126以及处理层112之间没有隔离的介电层，则多晶硅将直接接触处理层112中的硅。不过，在本范例中，由于介电层隔离多晶硅区域126以及处理层112，在晶体管130的充电过程期间，没有深沟槽感应电荷产生。也就是说，在基板110的p型基板层116以及晶体管130的栅极132之间没有未平衡的电压，而不会对晶体管130造成栅极氧化物损害或充电过程损害。将参照图2讨论降低或移除充电过程损害的细节。
图2示出根据本公开的一些实施例的具有沟槽隔离的另一示例性硅晶绝缘体结构200的剖面图。如图2所示，本范例中的硅晶绝缘体结构200是晶体管晶圆，其包括形成在一硅晶绝缘体基板210上的晶体管。硅晶绝缘体基板210包括一处理层212、一绝缘层214以及一p型基板层216，绝缘层214是布设在处理层212之上，且p型基板层216是布设在绝缘层214之上。
在本范例中的硅晶绝缘体基板210的硅晶绝缘体结构中，处理层212以及p型基板层216皆包括硅，而绝缘层214包括埋入的氧化物，例如：二氧化硅，作为处理层212以及p型基板层216之间的绝缘物或障壁。在一些实施例中，如图2所示，绝缘层214具有约1微米的深度，而p型基板层216具有约2.4微米的深度。
如图2所示，图2中有多个沟槽220，沟槽220的每一者从p型基板层216的一上表面向下延伸，并在处理层212中终止。在一些实施例中，每一个沟槽220可具有大于约2微米的深度，例如：约3.5微米的深度。沟槽220将p型基板层216分隔为多个功能区，每一个功能区形成在一对相邻的沟槽之间。在图2所示的范例中，多个功能区包括一小功能区251以及比小功能区251大的一大功能区252。
如图2所示，一静电吸座(electrostatic chuck,ESC)242形成在硅晶绝缘体基板210下方，以将硅晶绝缘体基板210保持在一处理腔室中。除此之外，一聚合物层240形成在硅晶绝缘体基板210以及静电吸座242之间。聚合物层240是薄的绝缘层，其可使基板以及静电吸座242之间的静电吸引力最大化。在一些实施例中，电压源使得硅晶绝缘体基板210相对于静电吸座242电偏压。绝缘层240阻止电子流过，导致相反的静电电荷累积在硅晶绝缘体基板210以及静电吸座242中，从而产生吸引并保持硅晶绝缘体基板210在静电吸座242上的静电力。当硅晶绝缘体基板210被静电地保持在静电吸座242上时，施加到静电吸座242的电极的电压很高，例如：如图2所示，+1000伏特至+1800伏特。高电压导致电子或负电荷243累积在处理层212的底部，而正电荷244累积在处理层212的顶部。
如图2所示，一介电层222形成在每一个沟槽220的底表面上，并接触处理层212。除此之外，一多晶硅区域226是位于每一个沟槽220中，并接触介电层222。多晶硅区域226包括多晶硅，且如果多晶硅区域226以及处理层212之间没有隔离的介电层，则多晶硅将直接接触处理层212中的硅。在那种情况下，在沟槽220中也将累积正电荷，导致许多深沟槽感应电荷累积在p型基板层216中。这又将导致基板电压V2下降至栅极电压V1以下。如上所述，硅晶绝缘体基板210以及栅极232之间的未平衡的电压将导致在充电过程期间栅极氧化物的损害。
对比地，如图2所示，在本范例中，介电层222将多晶硅区域226与处理层212隔离。如此一来，在沟槽220中没有累积正电荷。因此，在p型基板层216中显著降低或完全移除深沟槽感应电荷261、262。也就是说，在充电过程期间，在硅晶绝缘体基板210的p型基板层216以及晶体管的栅极232之间几乎没有或没有未平衡的电压，而不会造成栅极氧化物损害或充电过程损害。
如图2所示，在晶体管上方有一些金属层M1～M5 270，金属层M1在底部，而金属层M5在顶部。重分布层(redistribution layer,RDL)280形成在金属层M5之上。晶体管可通过在整个金属层M1～M5 270上的金属线路电性连接。在充电过程期间，电荷从重分布层280通过金属层M1～M5270输入至晶体管以及硅晶绝缘体基板210中。
在一些实施例中，由于小功能区251所具有的小尺寸，小功能区251可被快速充满电。当小功能区251完全充满电时，大功能区252仍然在被充电中。在这种情况下，虽然小功能区251以及大功能区252上方的栅极232均被充电至电压V1，但是大功能区252可能具有电压V2，且电压V2小于电压V1并尚未被充电至电压V1。大功能区252愈快地被充电到电压V1或愈快地充满电，由于电压V1以及电压V2之间未平衡的电压而在大功能区252所造成的栅极氧化物损害或充电过程损害较少。如此一来，相较于小功能区251，在多晶硅区域226以及处理层212之间的介电层222隔离对大功能区252更有贡献。由于介电层222隔离降低在大功能区252中的深沟槽感应电荷262，大功能区252的充电速度亦可提高。因此，大功能区252可在更短的时间被充电至电压V1或充满电，以避免栅极氧化物损害或充电过程损害。
如图2所示，介电层222延伸至每一个沟槽220的侧壁。根据本公开的一些实施例，介电层222可在沟槽的底部上以及沟槽的侧壁上具有不同的材料。在一些实施例中，介电层222可仅覆盖沟槽的底部，而未延伸至沟槽的侧壁。
介电层222可包括氧化硅的多个子层。在一些范例中，介电层222包括一氧化物衬壁的一子层以及一氧化物衬垫的一子层，氧化物衬壁的子层从沟槽220的底部形成，而氧化物衬垫的子层形成在氧化物衬壁的子层上。在一些实施例中，氧化物衬壁的子层具有约150埃以及约300埃之间(例如：约250埃)的厚度，而氧化物衬垫的子层具有约350埃以及约1000埃之间(例如：约500埃)的厚度。在一些实施例中，氧化物衬垫可包括四乙氧基硅烷(TEOS)。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J以及图3K示出根据本公开的一些实施例的示例性硅晶绝缘体结构在各个制造阶段期间的剖面图。在一些实施例中，硅晶绝缘体结构可包括用于包括集成电路(IC)的半导体装置的基板。为了更好地理解本公开的概念，简化了图3A至图3K。为了清楚说明的目的，例如，有硅晶绝缘体结构形成在其中的集成电路(IC)可包括许多其他装置，包括电阻、电容、晶体管、电感、熔断器等，这些装置在图3A至图3K中并未示出。
图3A是根据本公开的一些实施例的一硅晶绝缘体基板300的剖面图，且硅晶绝缘体基板300在各个制造阶段的一者310被提供。图3A中的硅晶绝缘体基板300包括可通过在一处理层311上沉积一绝缘层312，然后在绝缘层312上形成一埋入层(buried layer)313来形成。处理层311以及埋入层313包括硅，而绝缘层312包括氧化物，例如：二氧化硅，作为处理层311以及埋入层313之间的绝缘物或障壁。
图3B是根据本公开的一些实施例的包括一浅沟槽隔离(shallow trenchisolation,STI)层314的硅晶绝缘体结构的剖面图，且浅沟槽隔离层314在各个制造阶段的一者320被提供。如图3B所示，浅沟槽隔离层314形成在埋入层313上。在一些范例中，浅沟槽隔离层314可具有约4200埃的厚度，并包括诸如氧化硅的介电材料。
图3C是根据本公开的一些实施例的包括一氮化硅层315的硅晶绝缘体结构的剖面图，且氮化硅层315在各个制造阶段的一者330被提供。如图3C所示，氮化硅层315形成在浅沟槽隔离层314上。在一些范例中，氮化硅层315可具有约2000埃的厚度，并包括诸如氮化硅的材料。
图3D是根据本公开的一些实施例的包括一硬遮罩绝缘层316的硅晶绝缘体结构的剖面图，且硬遮罩绝缘层316在各个制造阶段的一者340被提供。如图3D所示，硬遮罩绝缘层316形成在氮化硅层315上。在一些范例中，硬遮罩绝缘层316可具有约1000埃的厚度，并包括硬遮罩氧化物材料。在一些实施例中，浅沟槽隔离层314、氮化硅层315以及硬遮罩绝缘层316可一起作为基板的保护层。
图3E是根据本公开的一些实施例的包括一多晶硅层317的硅晶绝缘体结构的剖面图，且多晶硅层317在各个制造阶段的一者350被提供。如图3E所示，多晶硅层317形成在硬遮罩绝缘层316上。在一些范例中，多晶硅层317可具有约2000埃的厚度，并包括诸如多晶硅的材料。
图3F是根据本公开的一些实施例的包括一沟槽318的硅晶绝缘体结构的剖面图，且沟槽318在各个制造阶段的一者360被提供。图3F中的硅晶绝缘体结构319包括处理层311、绝缘层312、埋入层313、浅沟槽隔离层314、氮化硅层315、硬遮罩绝缘层316以及多晶硅层317。在一些实施例中，在制造阶段360中，对硅晶绝缘体结构319执行蚀刻以形成沟槽318。具体地，可通过深蚀刻至绝缘层312的埋入的氧化物来形成沟槽318，使得沟槽318的底部在处理层311中或处理层311处。如图3F所示，沟槽318从多晶硅层317的上表面向下延伸至处理层311。
图3G是根据本公开的一些实施例的包括一介电层322的硅晶绝缘体结构319的剖面图，且介电层322在各个制造阶段的一者370被形成在多晶硅层317上。如图3G所示，介电层322具有覆盖多晶硅层317的顶表面、沟槽318的侧壁以及沟槽318的底表面的轮廓。
如图3G所示，介电层322的至少部分形成在沟槽318的底表面上，并接触处理层311。在一些实施例中，介电层322包括氧化硅的多个子层。例如，在制造阶段370中，可通过首先在沟槽318上以及在多晶硅层317的顶部上形成氧化物衬壁的子层，然后在氧化物衬壁的子层上形成氧化物衬垫的子层来形成介电层322。在一些实施例中，氧化物衬壁的子层具有约150埃以及约300埃之间(例如：约250埃)的厚度，而氧化物衬垫的子层具有约350埃以及约1000埃之间(例如：约500埃)的厚度。在一些实施例中，氧化物衬垫可包括四乙氧基硅烷(TEOS)。
图3H是根据本公开的一些实施例的包括一多晶硅区域332的硅晶绝缘体结构319的剖面图，且多晶硅区域332在各个制造阶段的一者380被形成在介电层322上。如图3H所示，形成多晶硅区域332以填充沟槽318并覆盖多晶硅层317上方的介电层322。多晶硅区域332包括直接接触介电层322的多晶硅。也就是说，如果多晶硅区域332以及处理层311之间没有隔离的介电层，则多晶硅区域332将直接接触处理层311中的硅。在制造阶段380中，可通过将多晶硅沉积至沟槽318中并沉积在介电层322之上来形成多晶硅区域332。在一些范例中，在多晶硅层317上方的介电层322上的多晶硅区域332的部分具有约7500埃的厚度。
图3I是根据本公开的一些实施例的硅晶绝缘体结构319的剖面图，其中多晶硅区域332的部分在各个制造阶段的一者390被蚀刻。根据一些实施例，在制造阶段390中，执行蚀刻工艺，例如：干蚀刻工艺，以移除多晶硅区域332在多晶硅层317上方的部分。用于蚀刻多晶硅的工艺在包括遮罩氧化物的介电层322终止。在一些实施例中，在制造阶段390中的干蚀刻工艺之后，执行清洁工艺及/或软/硬烘烤工艺。与图3H比较，图3I中的多晶硅区域332仅在沟槽318中留下部分，而不在多晶硅层317上方。
图3J是根据本公开的一些实施例的硅晶绝缘体结构319的剖面图，其中介电层322的部分在各个制造阶段的一者392被蚀刻。根据一些实施例，在制造阶段392中，执行蚀刻工艺，例如：湿蚀刻工艺，以移除介电层322在多晶硅层317以及多晶硅区域332上方的部分。用于蚀刻介电层322的氧化物的工艺在多晶硅层317以及多晶硅区域332的多晶硅上终止。在一些实施例中，在制造阶段392中的湿蚀刻工艺之后，执行清洁工艺及/或软/硬烘烤工艺。与图3I比较，图3J中的介电层322仅在沟槽318中留下部分。
图3K是根据本公开的一些实施例的硅晶绝缘体结构319的剖面图，其中多晶硅层317以及多晶硅区域332的部分在各个制造阶段的一者394被蚀刻。根据一些实施例，在制造阶段394中，执行蚀刻工艺，例如：干蚀刻工艺，以移除多晶硅层317以及多晶硅区域332的部分。用于蚀刻多晶硅的工艺在包括硬遮罩氧化物的硬遮罩绝缘层316以及介电层322终止。在一些实施例中，在制造阶段394中的干蚀刻工艺之后，执行清洁工艺及/或软/硬烘烤工艺。与图3J比较，由于图3K中的蚀刻，多晶硅层317被移除，且在沟槽318中的多晶硅区域332的顶部部分亦被移除。由于硬遮罩氧化物停止在制造阶段394中的蚀刻，经过蚀刻的多晶硅区域332的顶面并不会比硬遮罩绝缘层316低很多。
如图3K所示，在制造阶段394之后，介电层322包括在沟槽318的底部处的一部分362，以将多晶硅区域332与处理层311隔离。如上所述，基于此深沟槽隔离，在充电过程期间将几乎没有或没有深沟槽感应电荷产生。也就是说，在基板300以及基板300上的晶体管的栅极之间没有未平衡的电压，而不会造成栅极氧化物损害或充电过程损害。
相较不具有沟槽隔离的硅晶绝缘体结构的晶圆，具有沟槽隔离的硅晶绝缘体结构的晶圆(例如：由图3A至图3F的操作所形成)实现高出许多的芯片针测(chip probe,CP)良率。在一些实施例中，对于晶圆中较深的沟槽，例如：具有大于约2微米的深度或具有约3.5微米的深度的沟槽，良率的提高更为显著。
图4示出根据本公开的一些实施例的用于形成半导体结构的示例性方法400的流程图。在操作402中，在一硅晶绝缘体(SOI)基板上形成一保护层。在操作404中，在保护层上形成一第一多晶硅区域。在操作406中，形成一沟槽，且沟槽从第一多晶硅区域的一上表面向下延伸至硅晶绝缘体基板的一处理层。在操作408中，形成一介电层，且介电层围绕沟槽的多个侧壁以及一底表面并接触处理层。在操作410中，形成一第二多晶硅区域，以填充沟槽并接触介电层。在操作412中，蚀刻第二多晶硅区域形成在介电层上的至少一部分。在操作414中，蚀刻介电层形成在第一多晶硅区域上的至少一部分。在操作416中，蚀刻保护层上的第一多晶硅区域。可理解的是，图4图示的步骤的顺序可根据本公开的不同实施例而改变。
本公开的一些实施例提供一种硅晶绝缘体结构。硅晶绝缘体结构包括一基板、一介电层以及一多晶硅区域。基板包括一处理层、一绝缘层、一埋入层以及一沟槽。绝缘层是布设在处理层之上。埋入层是布设在绝缘层之上。沟槽是从埋入层的一上表面向下延伸，并在处理层中终止。介电层是位于沟槽的一底表面上，并接触处理层。多晶硅区域是位于沟槽中，并接触介电层。
根据本公开的一些实施例，沟槽具有大于约2微米的深度。根据本公开的一些实施例，沟槽具有约3.5微米的深度。根据本公开的一些实施例，介电层包括氧化硅。根据本公开的一些实施例，介电层具有在约500埃至约0.1微米之间的范围的一厚度。根据本公开的一些实施例，介电层包括一氧化物衬壁的一子层以及一氧化物衬垫的一子层，且氧化物衬壁的子层具有约150埃至约300埃之间的一厚度，而氧化物衬垫的子层具有约350埃至约1000埃之间的一厚度。根据本公开的一些实施例，氧化物衬壁的子层具有约250埃的一厚度，而氧化物衬垫的子层具有约500埃的一厚度。根据本公开的一些实施例，氧化物衬垫包括四乙氧基硅烷。根据本公开的一些实施例，介电层延伸至沟槽的多个侧壁。根据本公开的一些实施例，处理层包括一块状硅晶圆。根据本公开的一些实施例，硅晶绝缘体结构还包括一晶体管，形成在埋入层上。
本公开的一些实施例提供一种半导体结构。半导体结构包括一基板以及一介电层。基板包括一处理层、一绝缘层、一埋入层以及多个沟槽。绝缘层是布设在处理层之上。埋入层是布设在绝缘层之上。沟槽的每一者从埋入层的一上表面向下延伸，并在处理层中终止。介电层是位于沟槽的每一者的一底表面上，并接触处理层。
根据本公开的一些实施例，通过沟槽将埋入层分隔成多个功能区，且功能区的每一者是形成在沟槽的相邻的一对之间。根据本公开的一些实施例，功能区包括一第一功能区以及一第二功能区，且第二功能区小于第一功能区。根据本公开的一些实施例，半导体结构还包括一多晶硅区域、一第一晶体管以及一第二晶体管。多晶硅区域是位于沟槽的每一者中，并接触介电层。第一晶体管是形成在第一功能区中的埋入层上。第二晶体管是形成在第二功能区中的埋入层上。在一充电过程期间，第一晶体管与第二晶体管电性连接。根据本公开的一些实施例，沟槽的每一者具有大于约2微米的深度。根据本公开的一些实施例，介电层延伸至沟槽的多个侧壁，并包括具有约250埃的一厚度的一氧化物衬壁的一子层以及具有约500埃的一厚度的一氧化物衬垫的一子层。
本公开的一些实施例提供一种形成半导体结构的方法。形成半导体结构的方法包括在一硅晶绝缘体基板上形成一保护层；在保护层上形成一第一多晶硅区域；形成一沟槽，沟槽从第一多晶硅区域的一上表面向下延伸并在硅晶绝缘体基板的一处理层中终止；形成一介电层，介电层围绕沟槽的多个侧壁以及沟槽的一底表面，并接触处理层；形成一第二多晶硅区域，第二多晶硅区域填充沟槽并接触介电层。
根据本公开的一些实施例，介电层包括一第一部分，形成在第一多晶硅区域上。第二多晶硅区域包括一第二部分，形成在介电层上。根据本公开的一些实施例，形成半导体结构的方法还包括蚀刻第二多晶硅区域的至少第二部分；蚀刻介电层的至少第一部分；蚀刻保护层上的第一多晶硅区域，其中沟槽具有从保护层的一上表面至沟槽的底表面处的介电层的大于约2微米的深度。
前面概述数个实施例的特征，使得本技术领域中技术人员可更好地理解本公开的各方面。本技术领域中技术人员应理解的是，可轻易地使用本公开作为设计或修改其他工艺以及结构的基础，以实现在此介绍的实施例的相同目的及/或达到相同优点。本技术领域中技术人员亦应理解的是，这样的等效配置并不背离本公开的构思以及范围，且在不背离本公开的构思以及范围的情形下，可对本公开进行各种改变、替换以及更改。

Claims (20)

1.一种硅晶绝缘体结构，包括：
一基板，包括：
一处理层；
一绝缘层，布设在该处理层之上；
一埋入层，布设在该绝缘层之上；
一保护层，布设在该埋入层之上；以及
一沟槽，从该埋入层的一上表面向下延伸，并在该处理层中终止；一介电层，位于该沟槽的一底表面上，并接触该处理层；以及
一多晶硅区域，位于该沟槽中，并接触该介电层；
其中该介电层包括一氧化物衬壁的一子层以及一氧化物衬垫的一子层，且该氧化物衬垫的该子层比该氧化物衬壁的该子层厚；
其中该介电层的一顶表面低于该保护层的一顶表面。
2.如权利要求1所述的硅晶绝缘体结构，其中该沟槽具有大于2微米的深度。
3.如权利要求2所述的硅晶绝缘体结构，其中该沟槽具有约3.5微米的深度。
4.如权利要求1所述的硅晶绝缘体结构，其中该介电层包括氧化硅。
5.如权利要求1所述的硅晶绝缘体结构，其中该介电层具有在500埃至0.1微米之间的范围的一厚度。
6.如权利要求1所述的硅晶绝缘体结构，其中该氧化物衬壁的该子层具有150埃至300埃之间的一厚度，而该氧化物衬垫的该子层具有350埃至1000埃之间的一厚度。
7.如权利要求6所述的硅晶绝缘体结构，其中该氧化物衬壁的该子层具有约250埃的一厚度，而该氧化物衬垫的该子层具有约500埃的一厚度。
8.如权利要求6所述的硅晶绝缘体结构，其中该氧化物衬垫包括四乙氧基硅烷。
9.如权利要求1所述的硅晶绝缘体结构，其中该介电层延伸至该沟槽的多个侧壁，且该多晶硅区域的一顶表面低于该介电层的该顶表面。
10.如权利要求1所述的硅晶绝缘体结构，其中该处理层包括一块状硅晶圆。
11.如权利要求1所述的硅晶绝缘体结构，还包括一晶体管，形成在该埋入层上。
12.一种半导体结构，包括：
一基板，包括：
一处理层；
一绝缘层，布设在该处理层之上；
一埋入层，布设在该绝缘层之上；以及
一硬遮罩绝缘层，布设在该埋入层之上；
多个沟槽，其中所述沟槽的每一者从该埋入层的一上表面向下延伸，并在该处理层中终止；以及
一介电层，位于所述沟槽的每一者的一底表面上，并接触该处理层；
其中该介电层延伸至所述沟槽的多个侧壁，并包括一氧化物衬壁的一子层以及一氧化物衬垫的一子层，且该氧化物衬垫的该子层比该氧化物衬壁的该子层厚；
其中该介电层接触该埋入层，但并未接触该硬遮罩绝缘层。
13.如权利要求12所述的半导体结构，其中：
通过所述沟槽将该埋入层分隔成多个功能区；以及
所述功能区的每一者是形成在所述沟槽的相邻的一对之间。
14.如权利要求13所述的半导体结构，其中：
所述功能区包括一第一功能区以及一第二功能区，且该第二功能区小于该第一功能区。
15.如权利要求14所述的半导体结构，还包括：
一多晶硅区域，位于所述沟槽的每一者中，并接触该介电层；
一第一晶体管，形成在该第一功能区中的该埋入层上；以及
一第二晶体管，形成在该第二功能区中的该埋入层上，其中在一充电过程期间，该第一晶体管与该第二晶体管电性连接。
16.如权利要求12所述的半导体结构，其中所述沟槽的每一者具有大于2微米的深度。
17.如权利要求12所述的半导体结构，其中该氧化物衬壁的该子层具有约250埃的一厚度，且该氧化物衬垫的该子层具有约500埃的一厚度。
18.一种形成半导体结构的方法，包括：
在一硅晶绝缘体基板上形成一保护层；
在该保护层上形成一第一多晶硅区域；
形成一沟槽，该沟槽从该第一多晶硅区域的一上表面向下延伸并在该硅晶绝缘体基板的一处理层中终止；
形成一介电层，该介电层围绕该沟槽的多个侧壁以及该沟槽的一底表面，并接触该处理层；
形成一第二多晶硅区域，该第二多晶硅区域填充该沟槽并接触该介电层；以及
蚀刻该介电层，使得该介电层的一顶表面低于该保护层的一顶表面。
19.如权利要求18所述的形成半导体结构的方法，其中：
该介电层包括一第一部分，形成在该第一多晶硅区域上；以及
该第二多晶硅区域包括一第二部分，形成在该介电层上。
20.如权利要求19所述的形成半导体结构的方法，还包括：
蚀刻该第二多晶硅区域的至少该第二部分；
蚀刻该介电层的至少该第一部分；
蚀刻该保护层上的该第一多晶硅区域，其中该沟槽具有从该保护层的一上表面至该沟槽的该底表面处的该介电层的大于2微米的深度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276338A (en) * 1992-05-15 1994-01-04 International Business Machines Corporation Bonded wafer structure having a buried insulation layer
CA2074848C (en) * 1992-07-29 1998-02-10 Joseph P. Ellul Method of forming electrodes for trench capacitors
AU7565400A (en) * 1999-09-17 2001-04-17 Telefonaktiebolaget Lm Ericsson (Publ) A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices
KR100701998B1 (ko) * 2001-04-25 2007-03-30 삼성전자주식회사 소자분리막 형성방법 및 이를 이용한 반도체장치의 제조방법
JP2004311487A (ja) * 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
US20050285140A1 (en) * 2004-06-23 2005-12-29 Chih-Hsin Ko Isolation structure for strained channel transistors
KR101847628B1 (ko) * 2011-09-28 2018-05-25 삼성전자주식회사 금속함유 도전 라인을 포함하는 반도체 소자 및 그 제조 방법
US8809994B2 (en) * 2011-12-09 2014-08-19 International Business Machines Corporation Deep isolation trench structure and deep trench capacitor on a semiconductor-on-insulator substrate
US9401410B2 (en) * 2014-11-26 2016-07-26 Texas Instruments Incorporated Poly sandwich for deep trench fill
US10032766B2 (en) * 2016-09-16 2018-07-24 Globalfoundries Singapore Pte. Ltd. VDMOS transistors, BCD devices including VDMOS transistors, and methods for fabricating integrated circuits with such devices

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