KR20020030816A - 반도체 소자의 절연을 위해 쉘로우 트렌치에 심층트렌치를 형성하는 자체-정렬 방법 - Google Patents

반도체 소자의 절연을 위해 쉘로우 트렌치에 심층트렌치를 형성하는 자체-정렬 방법 Download PDF

Info

Publication number
KR20020030816A
KR20020030816A KR1020027003288A KR20027003288A KR20020030816A KR 20020030816 A KR20020030816 A KR 20020030816A KR 1020027003288 A KR1020027003288 A KR 1020027003288A KR 20027003288 A KR20027003288 A KR 20027003288A KR 20020030816 A KR20020030816 A KR 20020030816A
Authority
KR
South Korea
Prior art keywords
shallow
trench
forming
deep
trenches
Prior art date
Application number
KR1020027003288A
Other languages
English (en)
Inventor
노르스트롬한스
보르만데르칼
요한슨테드
Original Assignee
에를링 블로메, 타게 뢰브그렌
텔레폰아크티에볼라게트 엘엠 에릭슨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from SE9903338A external-priority patent/SE518533C2/sv
Priority claimed from SE0000296A external-priority patent/SE0000296D0/xx
Application filed by 에를링 블로메, 타게 뢰브그렌, 텔레폰아크티에볼라게트 엘엠 에릭슨 filed Critical 에를링 블로메, 타게 뢰브그렌
Publication of KR20020030816A publication Critical patent/KR20020030816A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Abstract

집적 회로, 특히 무선 주파수 애플리케이션용 집적 회로의 제조시에, 상기 회로에 포함된 반도체 소자의 절연을 위해 쉘로우 및 심층 트렌치를 형성하는 방법은, 반도체 기판(10)을 제공하는 단계, 상기 기판 상에 제 1 유전층(14)을 선택적으로 형성하는 단계, 상기 기판으로 확장되는 하나 이상의 트렌치(18)를 제 1 마스크(16)를 이용함으로써 형성하는 단계, 하나 이상의 쉘로우 트렌치를 형성하는 단계 후에 획득된 구조체상에 미리 설정된 두께(2x)의 제 2 유전층(20)을 형성하는 단계, 제 2 마스크(22)를 이용함으로써 상기 유전층에 하나 이상의 개방부(33)를 형성하는 단계로서, 상기 제 2 마스크의 에지(30)는 미리 결정된 두께(2x)의 반인 최대 부정렬(+/- x)에 따라 상기 쉘로우 트렌치의 에지(26)에 정렬되며 상기 개방부는 쉘로우 트렌치 바닥(18a)으로 쉘로우 트렌치와 함께 확장되어 폭이 미리 설정된 두께(2x)와 같은 스페이서(32)가 상기 쉘로우 트렌치에서 쉘로우 트렌치의 에지를 따라 형성되는 하나 이상의 개방부(33)를 형성하는 단계 및, 상기 제 2 유전층을 하드 마스크로서 이용함으로써, 상기 기판으로 더 확장되며 상기 쉘로우 트렌치에 자체-정렬되는 심층 트렌치(34)를 상기 개방부에 형성하는 단계를 포함한다.

Description

반도체 소자의 절연을 위해 쉘로우 트렌치에 심층 트렌치를 형성하는 자체-정렬 방법{A SELF-ALIGNED METHOD FOR FORMING DEEP TRENCHES IN SHALLOW TRENCHES FOR ISOLATION OF SEMICONDUCTOR DEVICES}
간단하지 않게 집적화된 모든 전자 장치는 특정 전기 접속 경로를 통해 절연된 소자를 접속시키는 것과 관련된다. 그러므로, 소자 절연 설계(scheme)는 집적 회로 제조시에 중요한 부분 중 하나이다. 많은 상이한 설계가 수년동안 개발되고 있다. 최소 절연 간격, 표면 평면화(planarity), 결함 밀도, 프로세스 복잡도 및 전기적 특성, 즉, DC 및 고주파 특성과 같은 매개 변수는 특정 애플리케이션(application) 및 프로세스 기술을 위한 설계의 선택에 영향을 미친다. 메사(mesa) 절연, 접합 절연 및 LOCOS(local oxidation of silicon) 절연이 일반적으로 이용되는 기술인데, 이는 1990년 S. Wolf에 의한 Lattice Press, Sunset Beach, "Silicon Processing for the VLSI ERA, Volume 2-Process integration"의 Chapter 2에 기술되어 있다.
현대의 복잡도가 높은 집적 회로(ULSI : ultra large scale integration : 극대규모 집적 회로)의 최소 배선폭(feature size)이 감소함에 따라, 이전의 절연 기술과 관련하여 소자간의 패킹 밀도, 누설 전류 및 래치-업(latch-up)과 같은 단점을 줄일 필요가 있다. 따라서, 쉘로우 및 심층 트렌치 절연이 상당히 일반적인 것이 되었다. 에칭(etching) 및 리필링(refilling) 프로세스 단계가 요구되지만, 이러한 단계는 DRAM 메모리 기술을 이용할 시에 저장 콘덴서와 같은 회로 소자간의 절연에 필요한 감소된 영역을 상당히 개선시킬 수 있다.
트렌치는, 드라이 에칭(dry etching)으로 실리콘을 제거한 후, 적절한 유전 또는 도전 재료로 트렌치를 필링(filling)함으로써 형성된다. LOCOS 절연을 대신하는데 이용되는 쉘로우 트렌치 절연부(STI)는 보통 깊이가 10분의 몇인 미크론(micron)이며, 소자 구성 요소간의 절연을 위해 이용된다. 쉘로우 트렌치 절연은 1999년 4월자, Semiconductor International 에 의한 "Choices and Challenges for Shallow Trench Isolation"의 페이지 4에 더 자세히 기술되어 있다. 보통 소수의 미크론보다 깊이가 더 깊은 심층 트렌치는 주로 CMOS/BiCMOS 기술에서 상이한 소자 및 소자 그룹(웰스(wells))을 절연시키는데 이용되어 수직 콘덴서 및, 기판으로의 고-도전 접촉부를 형성하는데, 이는 1996년, New York, McGraw-Hill에 소재한 C. Y. Chang와 S. M. Sze(Eds)에 의한 "ULSI Technology"의 pp.355-357 및 WO 97/35344(발명자 : Jarstad 및 Norstrom)에 기술되어 있다. 트렌치는 산화물, 폴리실리콘 또는 다른 재료로 필링되고, 표면은 드라이 에칭이나 화학 기계적 폴리싱(CMP : chemical mechanical polishing)에 의해 평면화된다.
Vasquez 및 Zoebel에 의한 미국 특허 제 4,994,406호에는, 집적 회로상에 쉘로우 및 자체-정렬 심층 절연 트렌치를 형성하는 방법이 기술된다. 심층 트렌치가 소자 영역의 에지(edge)에 자체-정렬되고 있더라도, LOCOS를 이용하는 소자 절연부를 형성하도록 구조체는 폴리실리콘 질화물 스택(stack)을 사용하며, 그 결과 큰 측면 침식, 고온 버젯(budget) 및 비-평면 표면이 형성된다.
Bashir에 의한 미국 특허 제5,691,232호에는, 2개의 포메이션(formation)을 결합시킴으로써 쉘로우 및 심층 트렌치 절연부를 형성하는 방법이 기술된다. 첫째, 쉘로우 트렌치는 제 1 마스크(mask)를 이용하여 형성되고, 심층 트렌치는 제 2 마스크를 이용하여 형성된다. 전체 구조체는 산화물로 필링된 후 평면화된다. 심층 트렌치용 마스크는 쉘로우 트렌치용 마스크에 대해 정렬되어야 하기 때문에, 더욱 적은 패킹 밀도가 이루어지고, 그리고/또는, 구조체가 규격화(scale)될 때 누설 전류라는 문제점이 발생할 것이다. 또한, 협소한 심층 트렌치의 필링은, 본 명세서에 포함되지 않는 백 에칭(back etching) 및 폴리실리콘을 이용할 것을 요구한다.
Akram에 의한 미국 특허 제 5,895,253호에는, 쉘로우 트렌치내에 심층 트렌치를 형성하고 심층 트렌치를 절연체로 필링하는 방법이 기술된다. 심층 트렌치는 쉘로우 트렌치 내에서 자체-정렬된다. 이러한 것은 한 마스크 단계로만 수행된다. 트렌치가 형성된 후에 트렌치는 일반적인 방식으로 필링된다. 이 특허는 쉘로우 트렌치내에 자체 정렬되는 심층 트렌치를 위치시키는 방법을 기술하였지만, 본 방법은 한 마스크 단계만을 이용하여 임의의 심층 트렌치없이는 쉘로우 트렌치를 이용할 수 없다. 심층 트렌치의 폭은 쉘로우 트렌치 개방부의 폭 및 스페이서(spacer) 폭에 의해 설정된다. 쉘로우 트렌치 개방부의 폭이 다양하면, 심층 트렌치의 에칭 및 필링은 어려워지거나 심지어 불가능할 수도 있다.
본 발명은 절연 구조체체, 즉, 절연 및 패킹 밀도(packing density)의 증가를 가능하게하는 절연 구조체체를 이용함으로써 집적 회로 반도체 소자를 절연시키는 것에 관한 것이다.
특히, 본 발명은 반도체 구조체체 자체 및 이러한 반도체 구조체체를 포함하는 집적 회로에 쉘로우(shallow) 절연 영역 및 심층 트렌치(trench) 절연 영역이 있는 반도체 구조체체를 제조하는 방법에 관한 것이다.
본 발명은 본 명세서에 기술된 본 발명의 실시예 및 첨부된 도면 1 내지 11으로부터 더욱 완전하게 이해될 것이며, 첨부된 실시예 및 도면은 본 발명을 제한하려는 것이 아니고 단지 본 발명을 설명하기 위한 것이다.
도 1 내지 도 3 및 도 5 내지 도 8은 본 발명에 따른 프로세싱 동안 반도체 구조체의 일부를 상당히 확대한 횡단면도이다.
도 4는 본 발명에 따른 프로세싱 동안 반도체 구조체 일부의 상면도이다.
도 9 내지 도 11은 본 발명에 따른 프로세싱 동안 반도체 구조체 일부 횡단면의 SEM 이미지(image)이다.
따라서, 본 발명의 목적은 집적 회로, 특히, 무선 주파수 애플리케이션용 집적 회로에 포함된 반도체 소자를 절연시키는 쉘로우 및 심층 트렌치를 형성하기 위한 상기 집적 회로의 제조 방법을 제공하여 종래 기술과 관련된 일부 문제를 극복하는 것이다.
본 발명의 다른 목적은, 심층 트렌치가 쉘로우 트렌치 영역내에 놓여 쉘로우 트렌치의 에지에서부터 심층 트렌치까지의 거리를 조정할 수 있고, 또한 내부에 어떤 심층 트렌치 없이 쉘로우 트렌치 영역을 형성하게 하는 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 패킹 밀도를 증가시킬 수 있는 강화된 스켈러빌러티(scalability) 특성을 갖는 방법을 제공하는 것이다.
본 발명의 다른 목적은 통합 유연성(integratioin flexibility)을 증가시켜 여러 기술과 호환되게 하는 방법을 제공하는 것이다.
특히, 이러한 목적은 본 발명의 일 양태에 따라서 다음 단계를 포함하는 방법에 의해 수행되는데, 이 방법은,
- 반도체 기판을 제공하는 단계,
- 상기 기판 상에 제 1 유전층을 선택적으로 형성하는 단계,
- 상기 제 1 유전층상에 형성된 제 1 마스크를 이용함으로써 상기 기판으로 확장되는 하나 이상의 쉘로우 트렌치를 상기 제 1 유전층 또는 상기 기판에 형성하는 단계,
- 하나 이상의 쉘로우 트렌치를 형성하는 단계 후에 획득되는 기판 상에 미리 설정된 두께 2x의 제 2 유전층을 형성하는 단계,
- 상기 제 2 유전층상에 형성된 제 2 마스크를 이용함으로써 상기 제 2 유전층에 하나 이상의 개방부를 형성하는 단계로서, 상기 제 2 유전층의 에지는 상기 제 2 유전층의 미리 설정된 두께의 절반, 즉, +/- x인 최대 부정렬 두께에 따라 상기 쉘로우 트렌치의 에지에 정렬되며, 상기 개방부는 쉘로우 트렌치 내에서 그 트렌치의 바닥으로 확장되어, 폭이 미리 설정된 두께 2x와 같은 스페이서가 상기 쉘로우 트렌치 내에서 그 트렌치의 에지를 따라 형성되는 하나 이상의 개방부를 형성하는 단계 및,
- 상기 제 2 유전층을 하드 마스크(hard mask)로서 이용함으로써, 상기 기판으로 더 확장되고 상기 쉘로우 트렌치에 자체-정렬되는 심층 트렌치를 상기 개방부에 형성하는 단계를 포함한다.
게다가, 본 발명의 목적은 상기 제조 방법으로 제조되는 반도체 구조체를 제공하는 것이다.
그러므로, 본 발명의 제 2 양태에 따라서, 반도체 기판, 상기 기판으로 수직으로 확장되는 하나 이상의 쉘로우 트렌치, 상기 기판에 수직으로 더 확장되며 상기 쉘로우 트렌치내에서 수직인 심층 트렌치를 포함하는 반도체 구조체를 제공하는 것인데, 여기에서 상기 심층 트렌치는 쉘로우 트렌치의 에지와 심층 트렌치의 에지 사이의 제어된 측면 거리에 따라 상기 쉘로우 트렌치에 자체-정렬되고, 쉘로우 및 심층 트렌치 각각의 측면 확장은 독립적으로 선택된다.
본 발명의 이점은, 심층 및 쉘로우 트렌치 에지 사이의 거리가 피복된 제 2 유전층의 두께에 의해 고정되고 결정되므로 제어가 용이하다는 것이다.
본 발명의 다른 이점은, 심층 및 쉘로우 트렌치 에지 사이의 거리가 최소화되어 집적 회로의 패킹 밀도를 증가시킬 수 있고, 심층 및 쉘로우 트렌치 에지 사이에 한 단계를 제공하여 활동 영역(active area)을 방해하는 심층 트렌치 프로세싱(processing)으로부터의 스트레스(stress)를 방지한다.
본 발명의 다른 이점 및 특징은 이하의 실시예에 더욱 상세하게 기술된다.
이하의 설명에서, 본 발명을 제한하려는 것이 아니라 본 발명을 단지 설명하기 위한 특정 하드웨어, 애플리케이션, 기술 등과 같은 특정 세부 사항이 설명되어, 본 발명의 완전한 이해를 돕는다. 그러나, 본 발명은 이러한 특정 세부 사항과 구별되는 다른 실시예로 실행될 수 있다는 것을 본 기술 분야의 숙련자는 알 수 있다. 다른 예에서, 불필요한 세부 사항으로 본 발명이 불명료해지는 것을 방지하기 위하여 양호하게-공지된 방법, 프로토콜, 소자 및 회로의 세부 설명은 생략된다.
도 1 내지 도 11을 참조로, 쉘로우 및 심층 트렌치의 형성, 트렌치의 필링 및 평면화를 포함하는 일련의 프로세스인 본 발명의 실시예가 상세하게 기술된다.
절연부를 형성하기 전에, 서브-컬렉터(sub-collector), 웰스 또는 임의의 다른 소자 영역이 초기 재료에 형성될 수 있다. 그러나, 본 발명의 프로세스가 시작되는 단계에서 실리콘 기판의 표면은 깨끗하고 실리콘 최상위 층은 제거되어야 한다.
도 1을 참조로, 쉘로우 트렌치용 하드 마스크 형성이 고려된다. 쉘로우 트렌치의 마스킹(masking) 층은, 통상적으로 100 Å 두께의 열 실리콘 이산화 층(12)이 형성되도록 실리콘 표면(10)을 산화시킴으로써 형성된다. 다음으로, 약 2000Å 두께의 실리콘 질화층(14)이 화학 증착법(CVD)에 의해 피복된다. 두께 및/또는 마스킹 재료의 다른 결합도 가능하다.
다음 도 2를 참조로, 쉘로우 트렌치 형성이 고려된다. 광 레지스트(16)는 질화층(14) 상에 적용되며, 쉘로우 트렌치였던 개방부가 에칭되도록 하는 제 1 마스크, 소위 모트(moat) 마스크를 이용하여 노출된다. 바람직하게 비-등방성인 에칭은 반응성 이온 에칭(RIE : Reactive Ion Etching)에 의해 수행되어 질화/산화 층(12, 14)을 통해 실리콘 기판(10)에 수직 쉘로우 트렌치(18)를 형성한다. 이 트렌치(18)의 바람직한 깊이는 실리콘 표면(10a)에서부터 0.2 내지 0.7㎛이고, 더욱 통상적으로 0.3 내지 0.6㎛이다. 쉘로우 트렌치(16)를 에칭한 후에 광 레지스터(16)가 제거된다.
도 3 및 도 4를 참조로 심층 트렌치용 하드 마스크의 형성이 기술된다.
두께 2x의 실리콘 산화층(20)은 기판 최상부, 즉, 쉘로우 트렌치(18)에 남아있는 질화층(14) 부분에서 CVD에 의해 등각으로 피복되는 것이 바람직하다. 산화층(20)은 다음 마스킹 및 에칭을 위한 그 밖의 마진(margin)이 감소되도록 적절하게 피복된다. 광 레지스트(22)가 적용되며, 제 2 마스크, 소위 트렌치 마스크를 이용하여 노출되는데, 이는 산화층 부분(20)과 함께 심층 트렌치를 위한 폭 w의 개방부(24)를 한정한다.
제 1 및 제 2 마스크 각각의 레이아웃(layout)이 도 4에 도시되는데, 도 4는 상부에서 본 반도체 구조체를 도시한다. 심층 트렌치의 측면 한계를 구성하는 쉘로우 트렌치의 에지와 개방부 에지가 각각 26 및 28로 표시된다.
트렌치 마스크의 개방부는 쉘로우 트렌치 영역 어느 곳에나 놓일 수 있다. 심층 트렌치의 폭은 여러 마스크 크기를 이용함으로써 선택될 수 있다. 다른 문제는 비-균등한 에칭이 발생되고 심층 트렌치를 리필링 및 평면화하기 어렵기 때문에, 고정된 측면 치수(두께)의 트렌치, 바람직하게 1 ㎛ 또는 그 이하의 트렌치를 이용하는 것이 바람직하다.
본 발명의 한가지 특징은 쉘로우 트렌치 에지(26)로 마스크 에지(30)를 정렬시키는 것인데, 바람직한 실시예에서 1000과 4000Å 사이, 통상적으로 2500Å인 산화 두께 2x로 설정된 거리에 따라 자체 정렬된 심층 트렌치를 위치시킬 수 있다는 것이다.
바람직하게, 쉘로우 트렌치(18), 산화층(12) 및 질화층(14)의 높이 H(즉, 쉘로우 트렌치(18)가 형성될 때 전체 에칭 깊이) 및, 실리콘 산화층(20)의 두께 2x는 다음 관계를 만족시킨다.
H > 2x
도 3 및 도 4에는 마스크 정렬 및 산화 두께의 세부 사항이 도시된다. 산화물이 두께 2x와 100% 일치하면(이 단계에서 두께는 균일), 트렌치 마스크(30)는 실리콘 질화 에지(26)에서 x만큼 오버랩(overlap)되게 위치되고, 그 위치는 모트 마스크에 의해 정해진다. 현대의 스테퍼(stepper)는 양호한 정밀도, 또는 1000Å 보다 훨씬 양호한 정밀도로 마스크를 정렬시킬 수 있다.
다음으로 도 5를 참조하면, 산화 스페이서(32)의 형성이 기술된다. 산화층(20)은 반응성 이온 에칭법(RIE)에 의해 에칭되어, 쉘로우 트렌치의 바닥 표면(18a)으로 확장되는 트렌치 개방부(33)를 한정한다. 동시에, 쉘로우 트렌치 에지에서 측벽 산화 스페이서(32)는 층(20)의 일부를 형성하며 그 폭은 2X이다. 산화물 두께 2x를 제어함으로써, 쉘로우 트렌치 에지에서부터 심층 트렌치 개방부까지의거리는 조정될 수 있다. 질화층(14) 최상부에서, 산화층(20)은 광 레지스트 마스크에 의해 보호되고, 다음 에칭 단계 동안 이러한 산화물은 이런 영역을 위한 하드 마스크로서 역할할 것이다. 또한, 산화층(20)은 쉘로우 트렌치 영역의 일부에 유지되는데, 여기에서 심층 트렌치는 형성되지 않는다. 에칭 후에, 광 레지스트가 제거된다.
다음으로 도 6을 참조하면, 산화층(20)과 스페이서(32)를 에칭하고 하드 마스크로서 이용함으로써 심층 트렌치(34)가 형성된다. 폭 2x의 산화 스페이서(32)는 심층 트렌치(34)에서부터 활동 영역까지의 거리를 한정한다. 심층 트렌치의 깊이는 적어도 소수의 미크론, 더욱 바람직하게 5 미크론 이상이다.
도 7을 참조하면, 심층 트렌치(32)의 패터닝(patterning)을 위한 산화 하드 마스크(20, 32)가 HF에서 제거된다.
그 후에 트렌치의 필터링 및 평면화는 문헌에 공지된 수많은 방법으로 달성될 수 있다. 예로써, 트렌치의 뾰족한 에지에서 코너 라운딩(corner rounding)을 수행하기 위한 프로세싱은 라이너(liner) 산화를 달성함으로써 연속되어, 스트레스 및 원치않는 전기적 영향력을 감소시킨다. 이러한 것은 고온(>1000℃)에서 박막(200 내지 300Å) 열 산화물(36)을 성장시킴으로써 달성된다. 스페이서가 제거되기 때문에, 작은 "bird's beak"(38)가 질화층(14) 아래에 있는 산화층(12)에 형성되며, 도 7에서 알 수 있는 바와 같이 이러한 것이 코너 라운딩에 추가된다.
다음으로 도 8을 참조하면, 트렌치는 통상적인 방법으로 2000Å인 TEOS의 두꺼운 층(38) 및 15000Å의 폴리실리콘(40)으로 필링된다. 그 후, 폴리실리콘이 에칭되어 쉘로우 트렌치 영역에서 모든 폴리실리콘이 제거된다.
대안적으로, 폴리실리콘이 쉘로우 트렌치 영역에서 에칭되기 전에, 폴리실리콘은 화학 기계적 폴리싱에 의해 평면화된다. 이로 인해, 심층 트렌치에 필링된 폴리실리콘의 오목부가 감소된다. 결과적으로, 쉘로우 트렌치를 필링하는 다음 단계에서 더욱 얇은 산화물이 피복될 수 있다.
대안적으로, 트렌치를 필링하는데 폴리실리콘 대신 유전체가 이용될 수 있다. 마지막으로, 잔여 쉘로우 트렌치는 CVD 산화물(42) 또는 고밀도 플라즈마(HDP: high density plasma) 산화물과 같은 것으로 필링되고, 드라이 에칭법이나 화학 기계적 폴리싱 중 하나에 의해 평면화된다. 그 결과 발생된 구조체가 도 8에 도시된다. 프로세싱은 도면에 도시되지 않은 활동 소자를 계속하여 형성하고, 이 프로세싱은 본 명세서에서 더 이상 기술되지 않는다.
도 9 내지 도 11을 참조로, 본 발명에 따른 프로세싱 동안 일부 반도체 구조체의 횡단면도의 SEM(scanning electron microscope) 이미지가 간단하게 기술된다.
트렌치 필링 전에 획득된 구조체가 도 9 및 도 10에 도시된다. 최상부의 산화/질화층은 명확하게 식별되지 않는다. 도 9에서, 스캐닝 전자 마이크로그래프(micrograph)는 임의의 심층 트렌치가 없는 쉘로우 트렌치 영역(극좌(left-most) 및 극우(right-most) 구조체) 및, 쉘로우 트렌치 영역(중간)의 에지에 자체-정렬되는 2개의 심층 트렌치가 있는 또 다른 쉘로우 트렌치 영역이 도시된다. 44로 표시된 프레임 영역은 도 1 내지 도 3 및 도 5에 도시된 구조체에 대응한다. 도 10에서, 마이크로그래프는 도면에 도시된 바와 같이 2개의 양극성 트랜지스터(48, 50)를 위한 소자 영역(46)이 도시되는데, 여기에서 컬렉터 접촉 영역(52) 부근에 있는 심층 트렌치는 쉘로우 트렌치 절연 에지에 자체-정렬된다.
마지막으로, 도 11은 쉘로우 트렌치 영역에서 폴리실리콘이 제거될 때 백 에칭한 후 구조체의 SEM 이미지를 도시한다. 도면에서, 에칭한 후의 구조체는 54로 표시되고, 트렌치 영역에서 질화/산화 층의 최상부에 있는 2000Å 두께의 TEOS 층은 56으로 표시된다.
요약하면, 본 발명은 추가 마스크(트렌치 마스크) 단계를 이용하여, 추가 마스크가 쉘로우 트렌치 절연부와 호환되게 하여 평평한 표면을 발생시킨다. 심층 트렌치는 쉘로우 트렌치 영역 내의 어느 곳에나 위치될 수 있다. 게다가, 쉘로우 트렌치 단계에서 산화 스페이서를 형성시킴으로써 심층 트렌치가 쉘로우 트렌치에 자체-정렬되어 형성될 수 있다. 심층 트렌치에서부터 활동 영역까지의 거리는 하드 마스크 산화 두께에 의해 제어된다. 이러한 것은 패킹 밀도를 최대화하고, 누설 전류, 감소된 항복 전압 또는 다른 원치않은 영향력을 발생시킬 수 있는 활동 영역에 트렌치가 닿는 것을 방지할 수 있다.
그러므로, 본 발명은 다음과 같은 이점이 있다.
- 심층 트렌치와 활동 소자 영역 사이의 STI 오버랩(즉, 심층 트렌치 에지와 쉘로우 트렌치 에지간의 거리 2x)은 최소화되며 용이하게 제어가능하다.
- STI 에지에 의해 결정된 활동 영역에서부터 심층 트렌치의 분리는 자체-정렬되고, 활동 영역을 방해하는, 심층 트렌치 프로세싱에서 발생되는 스트레스를 방지한다.
- 이런 분리는 심층 트렌치 하드 마스크 두께(가능하다면 STI 스택 높이와 결합된, 즉, 쉘로우 트렌치의 깊이)에 의해 결정된다.
- 트렌치 로컬라이제이션(localization)은 추가 마스크(트렌치 마스크)에 의해 고정되고 결정된다.
- 추가 마스크는 하드 마스크 한정용으로 발생된 산화 스페이서에 위치되어 어떤 부정렬에 적응된다(스페이서 폭 2x는 허용 가능한 부정렬 +/- x를 제공한다).
- 심층 트렌치 에지 후에 산화 스페이서를 제거하면, 활동 영역(bird's beak) 부근에 있는 STI 및 심층 트렌치의 동시 코너 라운딩이 고려된다.
본 발명은 수 많은 방법으로 변화될 수 있다. 이러한 변화는 본 발명의 범위를 벗어나는 것으로 여겨서는 안된다. 본 기술 분야의 숙련자가 명백하게 아는 바와 같이 이러한 모든 변형은 첨부된 청구 범위의 범위내에 포함된다.

Claims (19)

  1. 집적 회로, 특히, 무선 주파수 애플리케이션용 집적 회로 제조시에 상기 회로에 포함된 반도체 소자의 절연을 위해 쉘로우 및 심층 트렌치를 형성하는 방법에 있어서,
    - 반도체 기판(10)을 제공하는 단계,
    - 상기 기판에 형성된 제 1 마스크(16)를 이용함으로써, 상기 기판으로 확장되는 하나 이상의 쉘로우 트렌치(18)를 형성하는 단계,
    - 상기 하나 이상의 쉘로우 트렌치를 형성하는 단계 후에 획득되는 기판 상에 미리 설정된 두께(2x)의 유전층(20)을 형성하는 단계,
    - 상기 유전층에 형성된 제 2 마스크(22)를 이용함으로써 상기 유전층에 하나 이상의 개방부(33)를 형성하는 단계로서, 상기 제 2 마스크의 에지(30)는 상기 유전층의 미리 설정된 두께(2x)의 절반인 최대 부정렬(+/- x)에 따라 상기 쉘로우 트렌치의 에지(26)에 정렬되고, 상기 개방부는 상기 쉘로우 트렌치 내에서 상기 쉘로우 트렌치의 바닥(18a)으로 확장되어, 폭이 설정된 두께(2x)와 같은 스페이서(32)가 상기 쉘로우 트렌치 내에서 트렌치의 상기 에지를 따라 형성되는 하나 이상의 개방부(33)를 형성하는 단계 및,
    - 상기 유전층을 하드 마스크로서 이용함으로써, 상기 기판으로 더 확장되고 상기 쉘로우 트렌치에 자체-정렬되는 심층 트렌치(34)를 상기 개방부에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치형성 방법.
  2. 제 1 항에 있어서,
    상기 유전층(20)의 미리 설정된 두께(2x)를 선택하는 단계, 그럼으로써 상기 회로에 포함된 반도체 소자에 따라 상기 스페이서, 즉, 상기 심층 트렌치(34)의 에지(28)와 상기 쉘로우 트렌치(18)의 에지(26) 사이의 거리를 선택하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    등각 피복, 바람직하게 화학 증착에 의해 상기 유전층(20)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 절연용 쉘로우 및 심층 트렌치 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 하나 이상의 쉘로우 트렌치(18)를 형성하기 전에, 상기 기판에 유전층(14), 바람직하게 실리콘 질화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 형성 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 하나 이상의 쉘로우 트렌치(18)를 형성하기 전에, 상기 기판상에 산화층(12), 바람직하게 열 산화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 형성 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 쉘로우 및 심층 트렌치(18, 34) 각각의 뾰족한 에지에서 동시에 코너 라운딩을 달성하기 위하여, 상기 심층 트렌치(34)를 형성하는 단계 후에 획득된 기판 상에 산화 라이너(36), 바람직하게 열 산화 라이너를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 형성 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 쉘로우 및 심층 트렌치(18, 34)에 절연 층(38), 바람직하게 TEOS 층을 피복하는 단계, 상기 트렌치를 반도체(40) 또는 절연 재료로 필링하는 단계 및, 상기 쉘로우 트렌치(18)에서 상기 반도체 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 형성 방법.
  8. 제 7 항에 있어서,
    상기 쉘로우 트렌치(18)에 절연 층(42), 바람직하게 CVD 또는 HDP 산화물을 피복하는 단계 및, 상기 절연층의 상부 표면을 평면화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 형성 방법.
  9. 제 7 항에 있어서,
    화학 기계 폴리싱에 의해 상기 반도체 재료를 평면화하는 단계 및, 상기 쉘로우 트렌치에서 상기 반도체 재료를 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 형성 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체 기판(10)은 실리콘인 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 형성 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 쉘로우 트렌치(18)는 에칭, 바람직하게 비-등방성 반응성 이온 에칭에 의해 형성되는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 형성 방법.
  12. 제 11 항에 있어서,
    상기 쉘로우 트렌치(18)는, 상기 하나 이상의 쉘로우 트렌치를 형성하는 단계 후에 형성되는 유전층의 두께(2X)를 초과하는 깊이(H)로 에칭되는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 형성 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 쉘로우 트렌치(18)는 실리콘 기판 표면(10a)으로부터의 깊이가 0.2 내지 0.7 ㎛로 형성되는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 제조 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 하나 이상의 쉘로우 트렌치를 형성하는 단계 후에 형성되는 유전층(20)은 미리 설정된 두께(2x), 바람직하게 약 1000 내지 4000Å인 산화층, 바람직하게 TEOS 층인 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 제조 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 하나 이상의 트렌치를 형성하는 단계 후에 형성되는 상기 유전층(20) 내의 하나 이상의 개방부(33)는 에칭, 바람직하게 반응성 이온 에칭에 의해 형성되는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 제조 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 심층 트렌치(34)는 적어도 수 미크론의 깊이로 에칭됨으로써 형성되는 것을 특징으로 하는 반도체 소자 절연용 쉘로우 및 심층 트렌치 제조 방법.
  17. 집적 회로, 특히, 무선 주파수 애플리케이션용 집적 회로에서, 상기 회로에 포함된 반도체 소자를 절연시키기 위한 반도체 구조체에 있어서,
    제 1 항 내지 제 16 항 중 어느 한 항에 따른 방법을 이용함으로써 제조되는 것을 특징으로 하는 반도체 소자를 절연시키기 위한 반도체 구조체.
  18. 집적 회로, 특히, 무선 주파수 애플리케이션용 집적 회로에서, 상기 회로에 포함된 반도체 소자를 절연시키기 위한 반도체 구조체에 있어서,
    반도체 기판(10), 상기 기판으로 수직으로 확장되는 하나 이상의 쉘로우 트렌치(18), 상기 기판내에서 측면으로 더 확장되며 상기 쉘로우 트렌치내에서 수직인 심층 트렌치(34)를 포함하는데, 상기 심층 트렌치는 상기 쉘로우 트렌치의 에지(26)와 상기 심층 트렌치의 에지(28) 사이의 제어된 측면 거리에 따라 상기 쉘로우 트렌치에 자체 정렬되고, 상기 쉘로우 및 심층 트렌치 각각의 측면 확장은 독립적으로 선택되는 것을 특징으로 하는 반도체 소자를 절연시키기 위한 반도체 구조체.
  19. 집적 회로, 바람직하게 무선 주파수 애플리케이션용 집적 회로에 있어서,
    제 17 항 또는 제 18 항에 따른 반도체 구조체를 포함하는 것을 특징으로 하는 집적 회로.
KR1020027003288A 1999-09-17 2000-09-04 반도체 소자의 절연을 위해 쉘로우 트렌치에 심층트렌치를 형성하는 자체-정렬 방법 KR20020030816A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
SE9903338-3 1999-09-17
SE9903338A SE518533C2 (sv) 1999-09-17 1999-09-17 Halvledarstruktur med flera trenchar och tillverkningsförfarande samt integrerad krets
SE0000296-4 2000-01-28
SE0000296A SE0000296D0 (sv) 2000-01-28 2000-01-28 Semiconductor structure and fabrication method
PCT/SE2000/001690 WO2001020664A1 (en) 1999-09-17 2000-09-04 A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices

Publications (1)

Publication Number Publication Date
KR20020030816A true KR20020030816A (ko) 2002-04-25

Family

ID=26654976

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027003288A KR20020030816A (ko) 1999-09-17 2000-09-04 반도체 소자의 절연을 위해 쉘로우 트렌치에 심층트렌치를 형성하는 자체-정렬 방법

Country Status (8)

Country Link
US (2) US6413835B1 (ko)
EP (1) EP1212792B1 (ko)
JP (1) JP5172060B2 (ko)
KR (1) KR20020030816A (ko)
CN (1) CN1252809C (ko)
AU (1) AU7565400A (ko)
CA (1) CA2385031A1 (ko)
WO (1) WO2001020664A1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10032795C2 (de) * 2000-06-28 2002-06-13 Infineon Technologies Ag Herstellungsverfahren für ein Halbleiterbauelement mit einem Graben
SE0103036D0 (sv) 2001-05-04 2001-09-13 Ericsson Telefon Ab L M Semiconductor process and integrated circuit
SE522891C2 (sv) 2001-11-09 2004-03-16 Ericsson Telefon Ab L M En kisel-germanium mesa transistor, en metod för dess framställning och en integrerad krets innefattande en sådan transistor
SE520590C2 (sv) 2001-11-15 2003-07-29 Ericsson Telefon Ab L M Halvledarprocess och PMOS-varaktor
SE0200137L (sv) 2002-01-18 2003-07-19 Ericsson Telefon Ab L M Tillverkningsmetod, varaktor samt integrerad krets
US6849518B2 (en) * 2002-05-07 2005-02-01 Intel Corporation Dual trench isolation using single critical lithographic patterning
US7015086B2 (en) * 2004-02-05 2006-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench-deep trench isolation region for a BiCMOS/CMOS technology
US7598024B2 (en) * 2006-03-08 2009-10-06 Asml Netherlands B.V. Method and system for enhanced lithographic alignment
US7982284B2 (en) 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
DE102006048960B4 (de) * 2006-10-17 2016-12-15 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung von Isolationsstrukturen mit integrierten tiefen und flachen Gräben
KR20090051894A (ko) * 2007-11-20 2009-05-25 주식회사 동부하이텍 반도체 소자의 제조 방법
US7829428B1 (en) 2008-08-26 2010-11-09 National Semiconductor Corporation Method for eliminating a mask layer during thin film resistor manufacturing
KR101683071B1 (ko) 2010-09-08 2016-12-06 삼성전자 주식회사 반도체 소자 및 그 제조방법
US8293625B2 (en) * 2011-01-19 2012-10-23 International Business Machines Corporation Structure and method for hard mask removal on an SOI substrate without using CMP process
CN102290348A (zh) * 2011-08-08 2011-12-21 上海宏力半导体制造有限公司 半导体光刻方法
CN103066006B (zh) * 2012-06-21 2015-03-11 北京芯盈速腾电子科技有限责任公司 浅沟渠隔离结构及其制造方法及非挥发性内存制造方法
US9214378B2 (en) 2012-06-29 2015-12-15 International Business Machines Corporation Undercut insulating regions for silicon-on-insulator device
US9105691B2 (en) 2013-04-09 2015-08-11 International Business Machines Corporation Contact isolation scheme for thin buried oxide substrate devices
US9768220B2 (en) * 2014-04-15 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation structure for image sensors
US9966338B1 (en) * 2017-04-18 2018-05-08 Globalfoundries Inc. Pre-spacer self-aligned cut formation
US11894381B2 (en) 2018-10-30 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for trench isolation
CN111128852B (zh) * 2018-10-30 2023-05-05 台湾积体电路制造股份有限公司 硅晶绝缘体结构、半导体结构以及形成半导体结构的方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03129741A (ja) * 1977-09-14 1991-06-03 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法
US4579812A (en) * 1984-02-03 1986-04-01 Advanced Micro Devices, Inc. Process for forming slots of different types in self-aligned relationship using a latent image mask
US4801988A (en) * 1986-10-31 1989-01-31 International Business Machines Corporation Semiconductor trench capacitor cell with merged isolation and node trench construction
JP2568638B2 (ja) * 1988-07-18 1997-01-08 富士通株式会社 半導体装置の製造方法
US5015594A (en) * 1988-10-24 1991-05-14 International Business Machines Corporation Process of making BiCMOS devices having closely spaced device regions
US4994406A (en) 1989-11-03 1991-02-19 Motorola Inc. Method of fabricating semiconductor devices having deep and shallow isolation structures
JPH0426132A (ja) * 1990-05-22 1992-01-29 Kawasaki Steel Corp 半導体装置の製造方法
US5065217A (en) * 1990-06-27 1991-11-12 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
JPH05315439A (ja) * 1992-05-11 1993-11-26 Fujitsu Ltd 半導体装置の製造方法
JPH0799189A (ja) * 1993-04-28 1995-04-11 Mitsubishi Electric Corp 半導体装置の製造方法
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
KR100329061B1 (ko) * 1994-03-15 2002-11-13 내셔널 세미콘덕터 코포레이션 평면화된트렌치및전계산화물분리방법
CN1143386C (zh) 1996-03-22 2004-03-24 艾利森电话股份有限公司 由导电针阵列屏蔽的半导体器件及制备这种器件的方法
TW388877B (en) * 1997-04-23 2000-05-01 Toshiba Corp Semiconductor device and its manufacturing process
US5872058A (en) * 1997-06-17 1999-02-16 Novellus Systems, Inc. High aspect ratio gapfill process by using HDP
US5895253A (en) * 1997-08-22 1999-04-20 Micron Technology, Inc. Trench isolation for CMOS devices
JPH1187703A (ja) * 1997-09-10 1999-03-30 Toshiba Corp 半導体装置の製造方法
US6236079B1 (en) * 1997-12-02 2001-05-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device having a trench capacitor
US5923993A (en) * 1997-12-17 1999-07-13 Advanced Micro Devices Method for fabricating dishing free shallow isolation trenches
US5831301A (en) * 1998-01-28 1998-11-03 International Business Machines Corp. Trench storage dram cell including a step transfer device
US5945704A (en) * 1998-04-06 1999-08-31 Siemens Aktiengesellschaft Trench capacitor with epi buried layer
US6037620A (en) * 1998-06-08 2000-03-14 International Business Machines Corporation DRAM cell with transfer device extending along perimeter of trench storage capacitor
US6121651A (en) * 1998-07-30 2000-09-19 International Business Machines Corporation Dram cell with three-sided-gate transfer device
TW385542B (en) * 1998-07-31 2000-03-21 Siemens Ag Method for making deep trench capacitor by two stage ion implantment
TW395015B (en) * 1998-08-18 2000-06-21 United Microelectronics Corp Method for aligning shallow trench isolation
US6140175A (en) * 1999-03-03 2000-10-31 International Business Machines Corporation Self-aligned deep trench DRAM array device
US6204140B1 (en) * 1999-03-24 2001-03-20 Infineon Technologies North America Corp. Dynamic random access memory
US6476445B1 (en) * 1999-04-30 2002-11-05 International Business Machines Corporation Method and structures for dual depth oxygen layers in silicon-on-insulator processes
US6320215B1 (en) * 1999-07-22 2001-11-20 International Business Machines Corporation Crystal-axis-aligned vertical side wall device
US6150212A (en) * 1999-07-22 2000-11-21 International Business Machines Corporation Shallow trench isolation method utilizing combination of spacer and fill

Also Published As

Publication number Publication date
WO2001020664A1 (en) 2001-03-22
US6413835B1 (en) 2002-07-02
US20020109140A1 (en) 2002-08-15
JP2003509861A (ja) 2003-03-11
EP1212792A1 (en) 2002-06-12
EP1212792B1 (en) 2015-08-05
CN1252809C (zh) 2006-04-19
CA2385031A1 (en) 2001-03-22
JP5172060B2 (ja) 2013-03-27
US6690080B2 (en) 2004-02-10
CN1391701A (zh) 2003-01-15
AU7565400A (en) 2001-04-17

Similar Documents

Publication Publication Date Title
US6413835B1 (en) Semiconductor structure and fabrication method of shallow and deep trenches
US5733383A (en) Spacers used to form isolation trenches with improved corners
US5116779A (en) Process for forming semiconductor device isolation regions
US6576558B1 (en) High aspect ratio shallow trench using silicon implanted oxide
US6265282B1 (en) Process for making an isolation structure
US6133116A (en) Methods of forming trench isolation regions having conductive shields therein
US6426543B1 (en) Semiconductor device including high-frequency circuit with inductor
US20110003457A1 (en) Semiconductor component with trench insulation and corresponding production method
US20080213967A1 (en) Trench capacitor and method for manufacturing the same
US20050142800A1 (en) Semiconductor device isolation method
WO1997039479A1 (en) Method for forming semiconductor field region dielectrics having globally planarized upper surfaces
KR19980085035A (ko) 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법
JP2000150807A (ja) 半導体装置及びその製造方法
US5952707A (en) Shallow trench isolation with thin nitride as gate dielectric
US20010012675A1 (en) Shallow trench isolation process
KR100540340B1 (ko) 반도체 소자의 제조 방법
US8043932B2 (en) Method of fabricating semiconductor device
JP2000031489A (ja) 半導体装置の製造方法
KR19990006000A (ko) 반도체 소자의 소자분리막 제조방법
US20050158963A1 (en) Method of forming planarized shallow trench isolation
KR20000074388A (ko) 트렌치 격리 형성 방법
KR20100137214A (ko) 반도체 소자 및 그의 형성 방법
SE518533C2 (sv) Halvledarstruktur med flera trenchar och tillverkningsförfarande samt integrerad krets
KR20080062568A (ko) 반도체 소자의 소자분리막 형성방법
US20080067569A1 (en) Memory device with vertical transistor and fabrication method thereof

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid