CN111653622A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。提供一种具有改进的可靠性的半导体器件。主要包括氧化硅的元件隔离区被掩埋形成在半导体衬底中的沟槽中。被元件隔离区环绕的有源区中的半导体衬底使MISFET的栅电极经由栅绝缘膜在其上。栅电极部分在元件隔离区上方延伸并且沟槽具有被氮化的内表面。在栅电极下方，氟被引入元件隔离区和MISFET的沟道区之间的边界附近。

Description

半导体器件及其制造方法
本申请是于2015年11月12日提交的申请号为201510770751.6、题为“半导体器件及其制造方法”的发明专利申请的分案申请。
相关申请的交叉引用
包括说明书、附图和摘要的、2014年11月13日提交的日本专利申请No.2014-230394的公开的全部内容以引用方式并入本文中。
技术领域
本发明涉及半导体器器件及其制造方法，该半导体器件及其制造方法适合于用在例如具有STI型元件隔离区和MISFET的半导体器件及其制造方法。
背景技术
可通过将绝缘膜掩埋在半导体衬底中形成的沟槽中，形成STI型元件隔离区。然后，在半导体衬底被元件隔离区环绕的有源区中，形成MISFET等。
日本未经审查的专利申请公开No.2007-103492(专利文献1)描述了以下技术：在被LOCOS层环绕的元件区中形成n型SOI晶体管的过程中，在沟道区的端部中引入寄生沟道抑制硼，并且在沟道区的端部中引入氟或氮作为扩散减少原子。
日本未经审查的专利申请公开No.2003-133549(专利文献2)描述了以下技术：弛豫栅电极和漏极的端部之间的电场，以抑制漏电流的产生。
日本未经审查的专利申请公开No.2008-218852(专利文献3)描述了用n型杂质执行沟道掺杂并且还执行氟注入的技术。
日本未经审查的专利申请公开No.Hei 11(1999)-297812(专利文献4)描述了与使用STI的半导体器件相关的技术。
日本未经审查的专利申请公开No.2004-207564(专利文献5)描述了与使用STI的半导体器件相关的技术。
非专利文献1和2描述了与NBTI相关的技术。
[专利文献]
[专利文献1]日本未经审查的专利申请公开No.2007-103492
[专利文献2]日本未经审查的专利申请公开No.2003-133549
[专利文献3]日本未经审查的专利申请公开No.2008-218852
[专利文献4]日本未经审查的专利申请公开No.Hei 11(1999)-297812
[专利文献5]日本未经审查的专利申请公开No.2004-207564
[非专利文献]
[非专利文献1]T.J.J.Ho等人，“Role of Nitrogen on the Gate LengthDependence of NBTI”，EDL 2009，第772页
[非专利文献2]Gaetan Math等人，“Geometry effects on the NBTIdegradation of PMOS transistors”，IRW 2008
发明内容
期望的是，即使具有形成在由STI型元件隔离区限定的有源区中的MISFET的半导体器件具有尽可能改进的可靠性。
根据本文中的描述和附图，将清楚其它目的和新颖性特征。
在一个实施例中，一种半导体器件具有：半导体衬底，被掩埋于形成在所述半导体衬底中的沟槽中的元件隔离区，以及第一MISFET的第一栅电极，所述第一栅电极经由第一栅绝缘膜被形成在由所述元件隔离区环绕的第一有源区中的所述半导体衬底上。所述元件隔离区主要包括氧化硅；所述半导体衬底中的所述沟槽具有被氮化的内表面；以及所述第一栅电极的一部分在所述元件隔离区上方延伸。在所述第一栅电极下方，氟被引入到在所述元件隔离区和所述第一MISFET的沟道区之间的边界附近。
在另一个实施例中，一种半导体器具有：半导体衬底，被掩埋于形成在所述半导体衬底中的沟槽中的元件隔离区，以及第一MISFET的第一栅电极，所述第一栅电极经由第一栅绝缘膜被形成在由所述元件隔离区环绕的第一有源区中的所述半导体衬底上。所述元件隔离区主要包括氧化硅；所述半导体衬底中的所述沟槽在其内表面上具有通过将所述内表面氮化而得到的氮化物层；以及所述第一栅电极的一部分在元件隔离区上方延伸。在所述第一栅电极下方，在所述第一有源区中的所述半导体衬底的上部和所述元件隔离区的上部之间的边界处，没有形成所述氮化物层。
在其它实施例中，一种制造半导体器件的方法包括以下步骤：(a)提供半导体衬底；(b)在所述半导体衬底中形成沟槽；(c)将所述半导体衬底中的所述沟槽的内表面氮化；以及在所述步骤(c)之后的(d)，在所述沟槽中形成主要包括氧化硅的元件隔离区。所述制造半导体器件的方法还包括以下步骤：(e)将氟离子注入到在所述元件隔离区和由所述元件隔离区环绕的第一有源区中的所述半导体衬底之间的边界附近，以及在步骤(e)之后的(f)，在所述第一有源区中的所述半导体衬底上，经由第一栅绝缘膜形成第一MISFET的第一栅电极。
在其它实施例中，一种制造半导体器件的方法包括以下步骤：(a)提供半导体衬底；(b)在所述半导体衬底中形成沟槽；(c)将所述半导体衬底中的所述沟槽的内表面氮化，以形成氮化物层；以及在步骤(c)之后的(d)，在所述沟槽中形成主要包括氧化硅的元件隔离区。所述制造半导体器件的方法还包括以下步骤：(e)对在所述元件隔离区和由所述元件隔离区环绕的第一有源区中的所述半导体衬底之间的边界处的所述氮化物层的上部氧化；以及在步骤(e)之后的(f)，在所述第一有源区中的所述半导体衬底上，经由第一栅绝缘膜形成第一MISFET的第一栅电极。
根据实施例，可提供具有改进可靠性的半导体器件。
附图说明
图1是根据第一实施例的半导体器件的部分平面图；
图2是根据第一实施例的半导体器件的另一个部分平面图；
图3是根据第一实施例的半导体器件的部分剖视图；
图4是根据第一实施例的半导体器件的另一个部分剖视图；
图5是根据第一实施例的半导体器件在其制造步骤期间的部分剖视图；
图6是图5的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图7是图6的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图8是图7的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图9是图8的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图10是图9的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图11是图10的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图12是图11的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图13是图11的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图14是图13的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图15是图13的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图16是图13的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图17是与图16的制造步骤类似的制造步骤期间的半导体器件的部分剖视图；
图18是图16的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图19是与图18的制造步骤类似的制造步骤期间的半导体器件的部分剖视图；
图20是图18的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图21是与图20的制造步骤类似的制造步骤期间的半导体器件的部分剖视图；
图22是第一研究例的半导体器件的部分剖视图；
图23是第二研究例的半导体器件的部分剖视图；
图24是示出第一研究例的半导体器件和第二研究例的半导体器件的NBTI特性对栅宽度的依赖性的曲线图；
图25是另一个模式的半导体器件的部分平面图；
图26是第一修改例的半导体器件的部分剖视图；
图27是第一修改例的半导体器件的另一个部分剖视图；
图28是第二修改例的半导体器件的部分剖视图；
图29是第二修改例的半导体器件的另一个部分剖视图；
图30是第二实施例的半导体器件的部分平面图；
图31是第二实施例的半导体器件的部分剖视图；
图32是第二实施例的半导体器件的另一个部分剖视图；
图33是第二实施例的半导体器件在其制造步骤期间的部分剖视图；
图34是与图33的制造步骤类似的制造步骤期间的半导体器件的部分剖视图；
图35是图33的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图36是与图35的制造步骤类似的制造步骤期间的半导体器件的部分剖视图；
图37是图35的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；
图38是与图37的制造步骤类似的制造步骤期间的半导体器件的部分剖视图；
图39是第三修改例的半导体器件的部分剖视图；
图40是第三修改例的半导体器件的另一个部分剖视图；
图41是第四修改例的半导体器件的部分剖视图；
图42是第四修改例的半导体器件的另一个部分剖视图。
具体实施方式
在下面的实施方式中，出于方便的缘故，如有必要，在进行描述之前将描述划分成多个部分或实施方式。除非另外特别指出，否则这些部分或实施方式彼此不独立，但其中的一个可以是另一个的部分或全部的修改例、细节、补充描述等。在下面的实施方式中，当引用组件的数字(包括数量、值、量、范围等)时，所述数字不限于特定数字，而是可以大于或小于该特定数字，除非另外特别指出或者原则上清楚该数字限于该特定数字。另外，在下面的实施方式中，无须说，组成成分(包括组成步骤等)不总是必要的，除非另外特别指出或者原则上清楚这是必要的。类似地，在下面的实施例中，当引用组成成分的形状、位置关系等时，也涵盖与其基本上逼近或类似的形状、位置关系等，除非另外特别指出或者原则上清楚并非这样。这还应用于上述数字、范围等。
下文中，将基于附图详细描述实施例。在用于描述实施例的所有附图中，将用相同的参考标号指示具有相同功能的构件并且将省略重叠的描述。在下面的实施例中，原则上不再重复对相同或类似部分的描述，除非另外特别必要。
在下面实施例中将使用的附图中，甚至剖视图有时也带阴影，以便更容易理解。另一方面，甚至平面图有时也带阴影，以便更容易理解。
(第一实施例)
<半导体器件的结构>
将参照一些附图描述本实施例的半导体器件。图1和图2是本实施例的半导体器件的部分平面图。图3和图4是本实施例的半导体器件的部分剖视图。沿着图1的A1-A1线截取的剖视图大致上对应于图3，而沿着图2的B1-B1线截取的剖视图大致上对应于图4。图1和图2示出同一平面区域，但在图2中，氟注入区(FR)带有点阴影并且用双点划线示出栅电极GE1的位置。图1和图2中示出的方向X对应于栅电极GE1的栅长度方向，使得它对应于形成在栅电极GE1下方的沟道区的沟道长度方向。图1和图2中示出的方向Y对应于栅电极GE1的栅宽度方向，使得它对应于形成在栅电极GE1下方的沟道区的沟道宽度方向。图3是沿着方向X的剖视图并且图4是沿着方向Y的剖视图。在图1中，用W1指示栅电极GE1的栅宽度W1。
本实施例的半导体器件具有STI(浅沟槽隔离)型元件隔离区和MISFET(金属绝缘体半导体场效应晶体管)。
下文中，将具体参照图1至图4描述本实施例的半导体器件的结构。
如图1至图4中所示，半导体衬底SB在其主表面上具有MISFET。
由例如具有大约1至10Ωcm的比电阻的p型单晶硅制成的半导体衬底具有通过由绝缘体制成的元件隔离区ST限定的有源区AC1。在平面图中，有源区AC1均被元件隔离区ST环绕。这意味着，有源区AC1对应于在其中没有元件隔离区ST并且外围被元件隔离区ST环绕的平面区域。
有源区AC1中的半导体衬底SB具有MISFET，更具体地，p沟道MISFETQp。具体描述，有源区AC1中的半导体衬底SB在其内具有n阱NW并且n阱NW在其表面上具有经由绝缘膜GF的p沟道MISFETQp的栅电极GE1，绝缘膜GF用作p沟道MISFETQp的栅绝缘膜。
栅电极GE1由导电膜制成。例如，可通过用多晶膜形成栅电极GE1，得到作为硅栅电极的栅电极GE1。在这种情况下，多晶硅膜优选地具有因其中引入杂质而减小的电阻。绝缘膜GF由例如薄氧化硅膜制成。
栅电极GE1在其侧壁上具有由绝缘膜制成的侧壁间隔物SW。侧壁间隔物SW可被视为侧壁绝缘膜。
N阱NW在其内具有源/漏区(用于源或漏的半导体区域)SD1，源/漏区SD1具有用于p沟道MISFETQp的LDD(轻掺杂漏)结构。这意味着，在N阱NW中，在栅电极GE1的两侧(栅长度方向上的两侧)，栅电极GE1具有源/漏区SD1。源/漏区SD1包括p-型半导体区(延伸区)E1和具有较高杂质浓度的p+型半导体区H1。p+型半导体区H1具有与p-型半导体区E1相比更深的结深度和更高的杂质浓度。具有较低浓度的p-型半导体区E1位于侧壁间隔物SW下方，与p沟道MISFETQp的沟道区(栅电极GE1正下方的衬底区)相邻，而具有较高浓度的p+型半导体区H1被设置成与具有较低浓度的p-型半导体区E1相邻并且与p沟道MISFETQp的沟道区分开对应于p-型半导体区E1的距离。
MISFETQp的沟道区(沟道形成区)位于有源区AC1中的半导体衬底SB(n阱NW)中的、栅电极GE1下方的绝缘膜GF下方。这意味着，MISFETQp的沟道区形成在半导体衬底(SB)的经由绝缘膜GF与栅电极GE1面对的那部分中。
MISFETQp(包括构成MISFETQp的栅绝缘膜(绝缘膜GF)、栅电极GE1和源/漏区SD1)位于通过元件隔离区ST限定(环绕)的有源区AC1中。然而，栅电极GE1的一部分还在元件隔离区ST(环绕有源区AC1的元件隔离区ST)上方延伸。
在图4中，栅电极GE1的一部分在元件隔离区ST上方延伸并且元件隔离区ST和栅电极GE1在其间具有绝缘膜GF。然而，当通过热氧化形成绝缘膜GF时，元件隔离区ST和栅电极GE1在其间没有绝缘膜GF，元件隔离区ST的上方直接是栅电极GE1。
p+型半导体区H1或栅电极GE在上面有通过自对准多晶硅化物(自对准硅化物)技术等形成的金属硅化物层SL。金属硅化物SL由例如硅化钴层、硅化镍层或添加铂的硅化镍层制成。金属硅化物层SL促使扩散电阻或接触电阻减小。
半导体衬底SB上面具有作为绝缘膜覆盖栅电极GE1和侧壁间隔物SW的层间绝缘膜IL1。层间绝缘膜IL1由单个氧化硅膜制成，或由包括氮化硅膜和氧化硅膜的堆叠膜制成，氧化硅膜形成在氮化硅膜上并且厚度大于氮化硅膜的厚度。层间绝缘膜IL1具有平整的上表面。
层间绝缘膜IL1具有接触孔(开口部分、通孔)CT并且接触孔CT在其中具有作为用于耦合的导体部分的导电塞(接触塞)PG。
塞PG包括形成在接触孔CT的底部和侧壁(侧表面)上的薄阻挡导体膜和形成在这个阻挡导体膜上填充接触孔CT的主导体膜。为了简化附图，在图3和图4中，构成塞PG的阻挡导体膜和主导体膜被示出为一个膜。构成塞PG的阻挡导体膜可以是例如钛膜、氮化硅膜、或它们的堆叠膜，而构成塞PG的主导体膜可以是钨膜。
接触孔CT和其中掩埋的塞PG形成在p+型半导体区H1、栅电极GE1等上方。布置在p+型半导体区H1上的塞PG电耦合到这个p+型半导体区H1并且布置在栅电极GE1上方的塞PG电耦合到这个栅电极GE1。
其中掩埋塞PG的层间绝缘膜IL1在该膜上具有布线M1。布线M1是例如大马士革镶嵌布线(掩埋布线)并且它被掩埋形成在层间绝缘膜IL1上的绝缘膜IL2中设置的布线沟槽中。
布线M1上方有其它布线和其它绝缘膜，但这里省略了关于它们的图示和描述。布线M1和其上的布线可不仅被形成为大马士革镶嵌布线(掩埋布线)，而且可通过将布线导体膜图案化形成。例如，可使用钨布线、铝布线等。
通过STI(浅沟槽隔离)形成元件隔离区(STI绝缘膜、STI隔离膜)ST。STI是在半导体衬底的主表面中形成沟槽(元件隔离沟槽)然后用绝缘膜填充沟槽的方法。元件隔离区ST因此包括掩埋形成在半导体衬底SB中的沟槽(元件隔离沟槽)TR中的绝缘膜。掩埋沟槽TR中的绝缘膜更具体地讲是氧化硅膜，使得元件隔离区ST包括掩埋形成在半导体衬底SB中的沟槽TR中的氧化硅膜。
半导体衬底SB中的沟槽TR具有被氮化的内表面(侧表面和底表面)。这意味着，构成沟槽TR内表面的半导体衬底SB具有被氮化的内表面，并且在其表面上具有氮化物层(氮化物膜)SN。氮化物层SN因此与元件隔离区ST的侧表面和底表面(掩埋沟槽TR中的氧化硅膜)相邻。通过在用氧化硅膜填充沟槽TR之前，将从沟槽TR的内表面暴露的半导体衬底SB的表面(被暴露表面)氮化，形成氮化物层SN。当半导体衬底SB是硅衬底时，氮化物层SN由氮化硅制成。氮化物层SN优选地形成在沟槽TR的整个内表面(侧表面和底表面)上。
包括元件隔离区ST的半导体衬底SB在其表面层中被注入氟(F)。在图2至图4中，氟(F)注入区(在下文中将被称为“氟注入区FR”)是带有点阴影。从平面图看，注入半导体衬底SB的表面层部分中的氟(F)没有被注入整个有源区AC1中，但被注入有源区AC1和元件隔离区ST之间的边界附近(意味着是有源区AC1的外周部分)。氟(F)还被注入元件隔离区ST的表面层部分中。相对于元件隔离区ST中的注入，从平面图看，它只可被注入有源区AC1和元件隔离区ST之间的边界附近或者可被注入整个元件隔离区ST中。由于有源区AC1中的半导体衬底SB和元件隔离区ST之间存在氮化物层SN，导致氟(F)也被注入有源区AC1中的半导体衬底SB和元件隔离区ST之间存在的氮化物层SN的上部中。
尽管随后将描述细节，但为了抑制或防止归因于氮化物层SN的NBTI特性劣化的这种劣化，注入氟(F)。重要的是，在从平面图看与栅电极GE1重叠的区域中，氟(F)被引入(注入)元件隔离区ST和沟道区(MISFETQp的沟道区)之间的边界附近。因此，氟注入区FR因此可不仅形成在图2中的带有点阴影的区域中，而且可形成在随后在图25中示出的区域中。
<半导体器件的制造步骤>
接下来，将描述本实施例的半导体器件的制造步骤。
图5至图21是本实施例的半导体器件在其制造步骤期间的部分剖视图或部分平面图。其中，图15是部分平面图并且图5至图14和图16至图21是部分剖视图。图11、图13、图16、图18和图20示出对应于图3的剖视图，也就是说，与图1中的A1-A1线对应的位置处的剖视图；图5至图10、图12、图14、图17、图19和图21示出对应于图4的剖视图，也就是说，与图1中的B1-B1线对应的位置处的剖视图。图15是平面图，但为了便于理解它，光致抗蚀剂图案是带有斜线阴影。
如图5中所示，提供(准备)由例如具有大约1至10Ωcm的比电阻的p型单晶硅构成的半导体衬底(半导体晶圆)SB。
接下来，在半导体衬底SB的主表面(整个主表面)上形成绝缘膜ZM。绝缘膜ZM由例如氮化硅膜制成并且可例如使用CVD(化学气相淀积)(例如，热CVD)形成。在将半导体衬底SB的表面氧化以形成氧化物膜之后，可通过CVD在所得的氧化物膜上形成氮化硅膜作为绝缘膜ZM。
接下来，将光致抗蚀剂层涂敷到半导体衬底SB的主表面(整个主表面)上，也就是说，涂敷到绝缘膜ZM上，然后将所得的光致抗蚀剂层曝光且显影，以形成光致抗蚀剂图案(抗蚀剂图案、抗蚀剂层、掩膜层)PR1作为掩膜层，如图5中所示。光致抗蚀剂图案PR1在沟槽TR形成区中具有开口部分OP1。
接下来，用光致抗蚀剂图案PR1作为蚀刻掩膜，对绝缘膜ZM和半导体衬底SB进行连续干法蚀刻，以在其中将形成元件隔离区ST的区域中的半导体衬底SB中形成沟槽TR，如图6中所示。沟槽TR是元件隔离沟槽，也就是说，用于形成元件隔离区ST的沟槽。
沟槽TR在绝缘膜ZM和光致抗蚀剂图案PR1中延伸。这意味着，沟槽TR经过绝缘膜ZM并且沟槽TR的底部到达光致抗蚀剂图案PR1的厚度中间。半导体衬底SB中的沟槽TR的深度(从半导体衬底SB的表面到沟槽TR的底表面的深度)是例如大约300至700nm。在形成沟槽TR之后，去除光致抗蚀剂图案PR1。
接下来，如图7中所示，将暴露于沟槽TR的内表面(侧表面和底表面)的半导体衬底SB的表面(被暴露表面)氮化。例如，通过氮退火，更具体地讲，通过在氮气氛中进行热退火，可实现半导体衬底SB的此氮化处理。
通过此氮化处理，半导体衬底SB中的沟槽TR的内表面(侧表面和底表面)被氮化。这意味着，构成沟槽TR的内表面的半导体衬底SB的表面(被暴露表面)被氮化并且如图7中所示地形成氮化物层(氮化物膜)SN。当半导体衬底SB是硅衬底时，氮化物层SN由氮化硅制成。氮化物层SN形成在沟槽TR的整个内表面(侧表面和底表面)上。氮化物层SN的厚度可被设置成例如大约0.1nm至1.0nm。由于沟槽TR外部的半导体衬底SB的上表面被绝缘膜ZM覆盖，因此可防止其通过氮化处理被氮化。
作为将沟槽TR的内表面氮化以形成氮化物层SN的替代，可通过使用CVD等在沟槽TR的内表面上淀积氮化硅膜，但为了防止随后将描述的元件隔离区ST的氧化进而扩张，优选地没有通过CVD等淀积氮化物膜，而是将沟槽TR的内表面氮化以形成氮化物层SN。另外，因半导体器件微型化，沟槽TR的宽度减小。在这种情况下，通过使用CVD等在沟槽TR的内表面上淀积氮化硅膜来替代将沟槽TR的内表面氮化以形成氮化物层SN，无法成功地在沟槽TR的内表面上形成氮化硅膜。因此，在本实施例中，通过将沟槽TR的内表面氮化，形成氮化物层SN。
接下来，如图8中所示，在半导体衬底SB的主表面(整个主表面)上，也就是说，绝缘膜ZM上，形成(淀积)绝缘膜UZ来填充沟槽TR。绝缘膜UZ优选地由氧化硅膜制成并且可例如通过CVD形成。作为绝缘膜UZ的形成方法，适用等离子体CVD并且特别适用HDP(高密度等离子体)-CVD。绝缘膜UZ被形成为厚得足以填充沟槽TR。
接下来，通过CMP(化学机械抛光)将绝缘膜UZ抛光。通过这个抛光，如图9中所示，去除沟槽TR外部的绝缘膜UZ并且在沟槽TR中留下绝缘膜UZ。
在完成这个CMP处理之后，绝缘膜UM的上表面被暴露并且保留在沟槽TR中的绝缘膜UZ的上表面具有与绝缘膜UM的上表面的高度大致上相等的高度。在绝缘膜UM(氮化硅膜)的抛光速率小于绝缘膜UZ(氧化硅膜)的抛光速率的状况下执行的这个CMP处理使绝缘膜UM能够用作CMP处理的阻止膜(或保护膜)。
接下来，如图10中所示，通过干法蚀刻回蚀沟槽TR中的绝缘膜UZ的上部(上表面)，以使沟槽TR中的绝缘膜UZ的上表面回缩。
优选地，在绝缘膜UM(氮化硅膜)的蚀刻速率变得小于绝缘膜UZ(氧化硅膜)的蚀刻速率的状况下执行这个蚀刻。尽管沟槽TR中的绝缘膜UZ的上表面的高度大致上等于进行这个蚀刻之前(在图9的阶段)的绝缘膜UM的上表面的高度，但沟槽TR中的绝缘膜UZ的上表面的高度变得低于进行这个蚀刻之后(在图10的阶段)的绝缘膜ZM的上表面的高度。然而，优选地，在沟槽TR中的绝缘膜UZ的上表面的高度变得低于半导体衬底SB的上表面(这里，半导体衬底SB和绝缘膜ZM之间的界面)的高度之前，终止干法蚀刻。在完成干法蚀刻之后(在图10的阶段)，沟槽TR中的绝缘膜UZ的上表面的高度大致上等于或略高于半导体衬底SB的上表面的高度。
如图11和图12中所示，通过湿法蚀刻去除绝缘膜ZM。优选地，在绝缘膜UZ(氧化硅膜)的蚀刻速率变得小于绝缘膜ZM(氮化硅膜)的蚀刻速率的状况下执行这个湿法蚀刻。然后，这个湿法蚀刻选择性去除绝缘膜ZM。当在图5中形成绝缘膜ZM(氮化硅膜)之前在半导体衬底SB的上表面上形成氧化硅膜时，在通过这个湿法蚀刻去除绝缘膜ZM之后，可去除氧化硅膜(绝缘膜ZM下方的氧化硅膜)。通过这个去除，暴露半半导体衬底SB的上表面(表面、Si表面)。
在这里描述的情况下，在如图8中所示形成绝缘膜UZ之后，使用CMP将绝缘膜UZ抛光，以得到图9中示出的结构，然后，通过将绝缘膜UZ回蚀然后去除去除绝缘膜ZM，得到图11和图12中示出的结构。作为另一种模式，在如图8中所示形成绝缘膜UZ之后，当使用CMP将绝缘膜UZ抛光时，将绝缘膜ZM抛光并且去除。在这种情况下，当完成CMP步骤时，不可得到图9中示出的结构，但可得到图11和图12中示出的结构。
如图11和图12中所示，以这样的方式形成包括掩埋半导体衬底SB的沟槽TR中的绝缘膜UZ的元件隔离区ST。因此，通过STI(浅沟槽隔离)形成元件隔离区ST。通过在图7中示出的步骤中将半导体衬底SB中的沟槽TR的内表面氮化，形成氮化物层SN，使得元件隔离区ST的侧表面和底表面邻接氮化物层SN。这意味着，元件隔离区ST的侧表面和底表面被氮化物层SN覆盖。因元件隔离区ST的形成，导致在半导体衬底SB中通过元件隔离区ST限定(分割)有源区(AC1)并且将通过随后执行的步骤在这个有源区(AC1)中形成各种半导体元件(这里，MISFETQp)。
在元件隔离区ST形成步骤中，重要的是，元件隔离区ST是通过预先在半导体衬底SB中形成元件隔离沟槽(TR)、将元件隔离沟槽(TR)的内表面氮化并且用绝缘膜(优选地，氧化硅膜)填充元件隔离沟槽(TR)形成的。
接下来，在半导体衬底SB的主表面(整个主表面)上涂敷光致抗蚀剂层之后，将光致抗蚀剂层曝光且显影，以形成如图13至图15中所示的光致抗蚀剂图案(抗蚀剂图案、抗蚀剂层、掩膜层)PR2。图15是就在形成光致抗蚀剂图案PR2之后的平面图。光致抗蚀剂图案PR2的开口部分OP2具有比光致抗蚀剂图案PR1的开口部分OP1的平面形状和大小略大的平面形状和大小。从平面图看，光致抗蚀剂图案PR2的开口部分OP2因此包括元件隔离区ST并且具有比元件隔离区ST的平面形状和大小略大的平面形状和大小。从另一个观点看，光致抗蚀剂图案PR2覆盖有源区AC1，当从平面图看，光致抗蚀剂图案PR2被包括在有源区AC1中并且具有比有源区AC1的平面形状和大小略小的平面形状和大小。元件隔离区ST、氮化物层SN和有源区AC1的外周部分因此从光致抗蚀剂图案PR2的开口部分OP2暴露。
接下来，通过用光致抗蚀剂图案PR2作为离子注入防止掩膜(掩膜层)，将氟(F)离子注入半导体衬底SB(包括元件隔离区ST)中。这个离子注入将在下文中被称为“离子注入IM1”并且在图13和图14中用箭头示意性示出离子注入IM1。
通过这个离子注入IM1，将氟(F)注入从光致抗蚀剂图案PR2的开口部分OP2暴露的半导体衬底SB中。通过这个离子注入IM1，将氟(F)注入从光致抗蚀剂图案PR2的开口部分OP2暴露的元件隔离区ST的表面层部分和从光致抗蚀剂图案PR2的开口部分OP2暴露的氮化物层SN的上部中。另外，通过离子注入IM1，还将氟(F)注入与氮化物层SN相邻的衬底区域(有源区AC1外周的半导体衬底SB)的上部中。在图13和图14中，氟注入区FR——其中注入氟(F)的区域——是带有点阴影。在离子注入IM1之后，去除光致抗蚀剂图案PR2。
当在深度方向(与半导体衬底SB的主表面基本上垂直的方向)上看时，氟(F)被离子注入距离半导体衬底SB的主表面达深度L1(注入深度)的区域中。氟(F)的注入深度可被设置成大约10nm至500nm。这意味着，氟注入区FR的底表面(下表面)的深度位置可被设置成距离半导体衬底SB的主表面达大约10nm至500nm。在半导体衬底SB的主表面中，从氮化物层SN和半导体区之间的界面到有源区AC1侧的氟注入区FR的端部的距离(间隔)L2可被设置成例如大约10nm至500nm。这意味着，在有源区AC1中的半导体衬底SB中，氟(F)被注入与氮化物层SN相距达距离(间隔)L2内的区域中并且氟(F)没有被注入与氮化物层SN相距距离(间隔)L2或更大的区域中。距离L2是与半导体衬底SB的主表面平行的方向上的距离(间隔)。因此注入的氟(F)的浓度可被设置成(例如)大约1×1018/cm3至1×1021/cm3。
如本文中使用的术语“衬底区”对应于半导体衬底SB的一部分，更具体地讲，由构成半导体衬底SB的单晶硅制成的区域。
接下来，如图16和图17中所示，在通过元件隔离区ST限定的有源区AC1中，形成距离半导体衬底SB的主表面达预定深度的n阱NW。通过将诸如磷(P)或砷(As)的n型杂质离子注入半导体衬底SB中，可形成n阱NW。
接下来，在半导体衬底SB的表面上，也就是说，在n阱NW的表面上经由绝缘膜GF形成栅电极GE1。具体地讲，按以下方式执行这个步骤。
首先，在半导体衬底SB的表面上，也就是说，在n阱NW的表面上，形成用于栅绝缘膜的绝缘膜GF。绝缘膜GF由例如薄氧化硅膜制成并且可例如通过热氧化形成。当通过氧化处理(例如，热氧化)形成绝缘膜GF时，绝缘膜GF形成在有源区AC1中的半导体衬底SB中，也就是说，形成在n阱NW上，但绝缘膜GF没有形成在元件隔离区ST上。然后，例如，多晶硅膜被形成为半导体衬底SB的主表面(整个主表面)上的用于栅电极的导电膜。这个多晶硅膜在膜形成期间或之后在其中引入杂质，因此具有低电阻率。在通过光刻在多晶硅膜上形成光致抗蚀剂图案(未示出)之后，用所得的光致抗蚀剂图案作为蚀刻掩膜，通过干法蚀刻将多晶硅膜蚀刻和图案化。结果，由图案化的导电膜(这里，多晶硅膜)制成的栅电极GE1可如图16和图17中所示地形成。栅电极GE经由绝缘膜GF形成在半导体衬底SB(n阱NW)上。然后，去除光致抗蚀剂图案。绝缘膜GF保留在栅电极GE1下方并且变成栅绝缘膜。
接下来，如图18和图19中所示，在由元件隔离区ST限定的有源区AC1中，通过将诸如硼(B)的p型杂质离子注入栅电极GE1两侧的n阱NW中的区域中，形成p-型半导体区(延伸区)E1。
在这个离子注入期间，由于栅电极GE1可用作离子注入防止掩膜，因此没有杂质被离子注入n阱NW中的栅电极GE1正下方的区域中并且p-型半导体区E1与栅电极GE1的侧壁自对准地形成。p-型半导体区E1没有形成在栅电极GE1的正下方，使得它在图18中示出，但没有在图19中示出。
接下来，在栅电极GE1的侧壁上，形成由例如氧化硅、氮化硅或这些绝缘膜的堆叠膜制成的侧壁间隔物SW作为侧壁绝缘膜。例如，通过在半导体衬底SB的主表面(整个主表面)上淀积绝缘膜(氧化硅膜、氮化硅膜或它们的堆叠膜)然后将绝缘膜各向异性蚀刻，可形成侧壁间隔物SW。
接下来，在通过元件隔离区ST限定的有源区AC1中，通过将诸如磷(P)或砷(As)的n型杂质离子注入栅电极GE1和侧壁间隔物SW两侧的n阱NW中的区域中，形成p+型半导体区H1。
在这个离子注入期间，由于栅电极GE1和在其侧壁上的侧壁间隔物SW可用作离子注入防止掩膜，导致没有杂质被离子注入栅电极GE1正下方和栅电极GE1的侧壁上的侧壁间隔物SW正下方的n阱NW中的区域中。因此，p+型半导体区H1与栅电极GE1的侧壁上的侧壁间隔物SW的侧壁表面(栅电极GE1邻接侧的相对侧的表面)自对准地形成。p+型半导体区H1没有形成在栅电极GE1正下方，使得它在图18中示出，但没有在图19中示出。相比于p-型半导体区E1的结深度和杂质浓度，p+型半导体区H1具有更深的结深度和更高的杂质浓度。具有低杂质浓度的p-型半导体区E1和由高杂质浓度的p+型半导体区H1构成具有LDD结构的源/漏区SD1。
然后，执行用于激活由此引入的杂质的退火处理(热处理)。
以这种方式，如图18和图19中所示，p沟道MISFETQp被形成为通过元件隔离区ST限定的有源区AC1中的场效应晶体管。
接下来，如图20和图21中所示，通过自对准多晶硅化物技术，在栅电极GE1的表面(表面层部分)和p+型半导体区H1上，形成金属硅化物层。通过在栅电极GE1和p+型半导体区H1上淀积金属膜例如钴(Co)膜、镍(Ni)膜或铂-镍合金膜以便覆盖它们，之后进行热处理，可形成这个金属硅化物层SL。然后，去除金属膜中未反应的部分。
接下来，如图3和图4中所示，在半导体衬底SB的主表面(整个主表面)上形成层间绝缘膜IL1，使其覆盖栅电极GE1和侧壁间隔物SW。然后，可通过CMP对层间绝缘膜IL1的上表面进行抛光等，以使层间绝缘膜IL1的上表面平整。
接下来，用形成在层间绝缘膜IL1上的光致抗蚀剂图案(未示出)作为蚀刻掩膜，将层间绝缘膜IL1干法蚀刻，以在层间绝缘膜IL1中形成接触孔CT。在接触孔CT中形成主要由例如钨(W)构成的导电塞PG。
例如，通过以下步骤形成塞PG：在包括接触孔内部(底部和侧壁)的层间绝缘膜IL1上，形成阻挡导体膜(例如，钛膜、氮化硅膜、或其堆叠膜)；在阻挡导体膜上形成由钨膜等制成的主导体膜，以用其填充接触孔CT；通过CMP或回蚀，去除主导体膜和阻挡导体膜在接触孔CT外部的不必要部分。
接下来，在其中掩埋塞PG的层间绝缘膜IL1上，形成绝缘膜IL2。绝缘膜IL2可被形成为单层绝缘膜或多个绝缘膜的堆叠膜。
接下来，通过单个大马士革镶嵌工艺，形成作为第一层布线的布线M1。具体地描述，可按以下方式形成布线M1。首先，通过使用光刻和干法蚀刻，在绝缘膜IL2中形成布线沟槽。然后，在包括布线沟槽的底表面和内壁的绝缘膜IL2上形成阻挡导体膜之后，通过溅射等，在阻挡导体膜上淀积作为种膜的薄铜膜。然后，通过电镀，在种膜上淀积镀铜膜作为主导体膜，用这个镀铜膜填充布线沟槽。然后，通过CMP等去除镀铜膜、种膜和阻挡导体膜在布线沟槽外部的不必要部分，以在布线沟槽中形成第一层布线M1。以这种方式，可得到图3和图4中示出的结构。
此后，通过双大马士革镶嵌工艺，形成第二上布线，但省略对其的图示和描述。布线M1和其上方的布线不限于大马士革镶嵌布线，而是可通过将布线导体膜图案化形成。例如，它们可被形成为钨布线或铝布线。
如上所述地制造本实施例的半导体器件。
<研究例>
接下来，将描述本发明的发明人研究的示例。
图22是本发明的发明人研究的第一研究例的半导体器件的部分剖视图，图23是本发明的发明人研究的第二研究例的半导体器件的部分剖视图。各自示出对应于本实施例的图4的剖视图。
在图22中示出的第一研究例的半导体器件中，沟槽TR没有被氮化的内表面(侧表面和底表面)。这意味着，在图22中示出的第一研究例的半导体器件的制造步骤中，在形成填充半导体衬底SB中形成的沟槽TR的氧化硅膜(绝缘膜UZ)之前，没有执行将半导体衬底SB中的沟槽TR的内表面(侧表面和底表面)氮化的步骤(图7的步骤)。对应于氮化物层SN的膜因此没有形成在图22中示出的第一研究例的半导体器件中的半导体衬底SB和元件隔离区ST之间并且元件隔离区ST和衬底区彼此相邻。在图22中示出的第一研究例的半导体器件的制造步骤中，由于没有执行对应于离子注入IM1的步骤(图13至图15中示出的步骤)，导致图22中示出的第一研究例的半导体器件在其中没有对应于氟注入区FR的区域。
在图22中示出的第一研究例的半导体器件中，在形成沟槽TR中的元件隔离区ST之后的各种步骤中，元件隔离区ST可被重新氧化从而扩张。例如，在形成用于栅绝缘膜的绝缘膜的热氧化步骤中，填充沟槽TR的元件隔离区ST不可避免地扩张。元件隔离区ST的扩张会造成有源区中的半导体衬底SB中有晶体缺陷，结果，由此制造的半导体器件可具有降低的可靠性。
因此，研究图23中示出的第二研究例的半导体器件。
在与图22中示出的第一研究例的半导体器件不同的、图23中示出的第二研究例的半导体器件中，半导体器件SB的沟槽TR具有被氮化的内表面(侧表面和底表面)。这意味着，在第二研究例的半导体器件的制造步骤中，在半导体衬底SB中形成沟槽TR之后但在形成用于填充沟槽TR的氧化硅膜(绝缘膜UZ)之前，半导体衬底SB中的沟槽TR的内表面(侧表面和底表面)被氮化。在图23中示出的第二研究例的半导体器件中，元件隔离区ST和半导体衬底SB在其间具有氮化物层SN。氮化物层SN在沟槽TR的整个内表面上方延伸。在图23中示出的第二研究例的半导体器件的制造步骤中，不执行对应于离子注入IM1的步骤(图13至图15中示出的步骤)，使得图23中示出的第二研究例的半导体器件在其中没有对应于氟注入区FR的区域。
在图23中示出的第二研究例的半导体器件中，半导体衬底SB中的沟槽TR的整个内表面被氮化，使得可抑制或防止填充在沟槽TR中的元件隔离区ST被重新氧化从而扩张。例如，可抑制或防止填充沟槽TR的元件隔离区ST在形成用于栅绝缘膜的绝缘膜的热氧化步骤中扩张。因此，可抑制或防止由于元件隔离区ST扩张而导致在有源区中的半导体衬底SB中产生晶体缺陷，结果，由此制造的半导体器件可具有改进的可靠性。
然而，本发明的发明人已经发现，研究的结果是，图23中示出的第二研究例的半导体器件有可能具有劣化的NBTI(负偏置温度不可靠性)特性。术语“NBTI”特征意指由于在高温下施加偏置电压(负偏置电压)而导致MISFET特性(阈值电压)变化的现象。NBTI特性的劣化(变差)增加了当在高温下施加偏置电压(负偏置电压)时MISFET的阈值电压的变化。
具体地描述，本发明的发明人已经发现，研究结果是，图23的第二研究例的半导体器件使NBTI特性大大劣化，此外，NBTI特性的劣化程度取决于栅宽度，并且随着栅宽度减小，p沟道MISFET的NBTI特性的劣化变得更严重。
图24是示出第一研究例的半导体器件和第二研究例的半导体器件中的每个的NBTI特性的栅宽度依赖性的曲线图。沿着图24中示出的曲线图的横坐标，将p沟道MISFET的栅电极的栅宽度绘图。沿着图24中的纵坐标，绘制施加高温负偏置电压(NBT应力)之前和之后p沟道MISFET的阈值电压的变化。在第一研究例的半导体器件和第二研究例的半导体器件中的每个中，当栅宽度是10μm时，基于在施加NBT应力之前和之后的阈值电压变化，将沿着图24中的纵坐标的值标准化。
在图24的曲线图中已经发现，相比于图22中示出的第一研究例的半导体器件，图23中示出的第二研究例的半导体器件具有更大程度劣化的NBTI特性，并且随着栅宽度减小，p沟道MISFET的NBTI特性的劣化程度变得更严重。
<主要特性和优点>
本实施例的半导体器件具有：半导体衬底SB；元件隔离区ST，其被掩埋形成在半导体衬底SB中的沟槽TR中，栅电极GE1，其经由绝缘膜GF(第一绝缘膜)形成在被元件隔离区ST环绕的半导体衬底SB上的有源区AC1(第一有源区)中；源/漏区SD1，其形成在有源区AC1中的半导体衬底SB中。
栅电极GE1(第一栅电极)是MISFETQp(第一MISFET)的栅电极，栅电极GE1下方的绝缘膜GF(第一栅绝缘膜)用作MISFETQp(第一MISFET)的栅绝缘膜，源/漏区SD1(第一源/漏区)是MISFETQp(第一MISFET)的源/漏区。元件隔离区ST主要由氧化硅构成，更具体地讲，它由掩埋沟槽TR中的氧化硅膜制成。
本实施例的主要特性中的一个是半导体衬底SB中的沟槽TR被氮化的内表面(侧表面和底表面)。
当将用元件隔离区ST填充的沟槽TR没有像图22中示出的第一研究例的半导体器件中一样具有被氮化的内表面时，在形成掩埋沟槽TR中的元件隔离区ST之后执行的各种步骤中，元件隔离区ST可被重新氧化从而扩张，如上所述。这样可在有源区中的半导体衬底SB中产生晶体缺陷，结果，由此不可避免提供的半导体器件具有劣化的可靠性。
在本实施例中，另一方面，由于将用元件隔离区ST填充的半导体衬底SB中的沟槽TR具有被氮化的内表面(侧表面和底表面)，因此可抑制或防止在形成元件隔离区ST之后的各种步骤中，元件隔离区ST可被重新氧化从而扩张。例如，在形成用于栅绝缘膜的绝缘膜(对应于绝缘膜GF)的热氧化步骤中，可抑制或防止掩埋沟槽TR中的元件隔离区ST。因此，这样可以抑制或防止原本会因元件隔离区ST扩张而造成有源区中的半导体衬底SB中产生晶体缺陷。结果，因此制造的半导体器件可具有改进的可靠性。
本实施例的主要特性中的另一个是，栅电极GE1的一部分在元件隔离区ST上方延伸；并且在栅电极GE1下方，氟(F)被引入元件隔离区ST和MISFETQp的沟道区之间的边界附近。换句话讲，从平面图看，栅电极GE1的一部分与元件隔离区ST重叠，并且在从平面图看与栅电极GE1的重叠区域中，氟(F)被引入元件隔离区ST和MISFETQp的沟道区之间的边界附近。这样可以抑制或防止NBTI特性劣化，从而提供可靠性得以改进的半导体器件。接下来，将对这种特性进行具体描述。
当栅电极不仅在半导体衬底而且在环绕衬底有源区的元件隔离区上方延伸时，将用元件隔离区填充的半导体衬底SB中的沟槽被氮化的内表面可导致NBTI特性劣化。这意味着，相比于图22中示出的第一研究例，图23中示出的第二研究例的半导体器件的NBTI特性的劣化程度更大，同时，NBTI特性的劣化程度取决于栅宽度。随着栅宽度减小，p沟道MISFET的NBTI特性的劣化程度变得更严重。
将用元件隔离区填充的半导体衬底中的沟槽的内表面的氮化对于防止元件隔离区被重新氧化从而扩张是有效的，但不可避免地增强了NBTI特性的劣化。
不同于本实施例，还可存在以下情况：栅电极在有源区中的半导体衬底上方延伸，但没有在环绕有源区的元件隔离区上方延伸；栅电极在有源区中的半导体衬底上具有栅宽度方向上的两个端部。在这种情况下，即使当将用元件隔离区填充的半导体衬底的沟槽的内表面被氮化并且在内表面上形成氮化物层时，这个氮化物层与MISFET的栅绝缘膜或沟道区相距更远，使得氮化物层对MISFET的NBTI特性大致上没有影响并且氮化物层的存在与否大致上没有造成NBTI特性变化。
然而，一般来讲，栅电极的一部分也在元件隔离区上方延伸。采用这种结构，当掩埋形成在栅电极上的接触孔中的塞电连接到栅电极时，将接触孔和掩埋其中的塞布置在栅电极位于元件隔离区上的那部分上。然后，即使在形成接触孔期间接触孔的形成位置偏离其设计位置，元件隔离区也从接触孔暴露并且衬底区保留未被暴露，使得可防止将与栅电极耦合的塞电耦合到半导体衬底。当在半导体衬底上方延伸的一个栅电极用作多个MISFET的栅电极时，需要栅电极在MISFET之间的元件隔离区上方延伸。
在图22中的以上示出的第一研究例的半导体器件、图23中的以上示出的第二研究例的半导体器件、本实施例(包括修改例)的半导体器件和随后将描述的第二实施例(包括修改例)的半导体器件中的任一个中，栅电极的一部分也在元件隔离区(环绕有源区的元件隔离区)上方延伸。
当栅电极不仅在有源区中的半导体衬底上方延伸而且在环绕有源区的元件隔离区上方时，通过将将用元件隔离区填充的半导体衬底的沟槽的整个内表面氮化而形成的氮化物层有可能不利地影响MISFET的NBTI特性，因为氮化物层靠近MISFET的栅绝缘膜或沟道区。在图23中示出的第二研究例的半导体器件中，氮化物层SN靠近MISFET的栅绝缘膜或沟道区，使得氮化物层SN不利地影响MISFET的NBTI特性并且增强NBTI特性的劣化。NBTI特性的劣化程度取决于栅宽度，使得随着栅宽度减小，推定p沟道MISFET的NBTI特性严重劣化。
在本实施例中，另一方面，在栅电极GE1下方，氟(F)被引入元件隔离区ST和MISFETQp的沟道区之间的边界附近。氮是促使NBTI特性劣化的成分，而氟(F)是对于抑制NBTI特性劣化有效的成分。在本实施例中，在栅电极GE1下方，氟(F)被引入元件隔离区ST和MISFETQp的沟道区之间的边界附近，使得可抑制或防止NBTI特性劣化。另外，可抑制或防止NBTI特性劣化程度对栅宽度的依赖性。
在本实施例中，因此，通过将半导体衬底SB中的沟槽TR的内表面(侧表面和底表面)氮化从而形成氮化物层SN，可防止掩埋沟槽TR中的元件隔离区ST被重新氧化从而扩张。同时，通过由此引入的氟(F)防止因氮化物层SN造成的NBTI特性劣化。
因此，引入氟(F)对于抑制或防止NBTI特性劣化是有效的。作为氟引入区，元件隔离区ST和栅电极GE1下方的MISFETQp的沟道区之间的边界附近的区域是特别有效的。原因在于，形成在半导体衬底SB中的沟槽TR的内表面上和MISFET的栅绝缘膜或沟道区附近的氮化物层SN的一部分有可能造成NBTI特性劣化。这是元件隔离区ST和栅电极GE1下方的沟道区之间的边界附近存在的氮化物层SN的一部分。将氟(F)引入有可能导致NBTI特性劣化的氮化物层SN的一部分或其附近因此对于抑制或防止由于氮化物层SN导致的NBTI特性劣化是有效的。在栅电极GE1下方的区域中，将氟(F)引入元件隔离区ST和MISFET(Qp)的沟道区之间的边界附近因此对于抑制或防止MISFET(Qp)的NBTI特性劣化是特别有效的。简言之，将氟(F)引入元件图25中带有点阴影的区域中对于防止或抑制NBTI特性劣化是特别有效的。
图25是其它模式的半导体器件的部分平面图并且它对应于图2。另外，在图25中，如图2中一样，被注入氟(F)的区域(氟注入区FR)是带有点阴影。沿着图25中的B1-B1线截取的剖视图类似于图4中的剖视图，但沿着图25中的B1-B1线截取的剖视图对应于通过从图3中去除氟注入区FR而得到的附图。在图25中，氟(F)被引入(注入)元件隔离区ST和栅电极GE1下方的沟道区之间的边界附近，但氟(F)没有被引入(注入)其它区域。
换句话讲，在本实施例中，氟(F)被引入有源区AC1和环绕有源区AC1的元件隔离区ST之间的边界附近。至少必须将氟(F)引入沟道区和栅电极GE1正下方的元件隔离区之间的边界附近。将氟(F)引入元件隔离区ST和栅电极GE1正下方的沟道区之间的氮化物层SN的上部中对于抑制NBTI特性的劣化是特别有效的。
当有源区中的半导体衬底SB在其内引入氟(F)时，存在氟(F)造成有源区中形成的MISFET的特性无意间变化的风险。在有源区AC1中的半导体衬底SB中，允许氟(F)注入有源区AC1的外围部分中，但氟(F)优选地没有注入除了外围部分的区域(外围部分内的区域)中。这样可以减小由此引入的氟(F)造成MISFET特性无意间变化的风险。在元件隔离区ST中，另一方面，氟(F)可被注入与有源区AC1相邻的区域中或者氟可被注入元件隔离区ST的全部中。这是因为，相比于将氟(F)引入有源区AC1中的半导体衬底SB中，将氟(F)引入元件隔离区ST中并没有轻易增加由此引入的氟(F)造成MISFET特性无意间变化的风险。
氟注入区FR因此不限于图2中带有点阴影的区域，而是可例如形成在图25中带点阴影的区域中。
因此，在本实施例中，半导体衬底SB的沟槽TR具有被氮化的内表面，使得可抑制或防止由于元件隔离区ST扩张而导致在有源区中的半导体衬底SB中产生晶体缺陷。另外，由于如上所述引入的氟(F)，导致可抑制或防止NBTI特性劣化。由此制造的半导体器件因此可具有正确改进的可靠性。
<第一修改例>
接下来，将描述本实施例的修改例(应用示例)。
图26和图27是示出本实施例的第一修改例的半导体器件的部分剖视图。图26示出对应于图3的剖视图(沿着栅长度方向的剖视图)并且图27示出对应于图4的剖视图(沿着栅宽度方向的剖视图)。
在图26和图27中示出的第一修改例的半导体器件中，半导体器件SB在上面具有p沟道MISFET和n沟道MISFET二者。
具体地描述，图26和图27中示出的第一修改例的半导体器件在半导体衬底SB中具有元件隔离区ST和被元件隔离区ST环绕的有源区AC1和AC2。有源区AC1在其内具有p沟道MISFETQp并且有源区AC2在其内具有n沟道MISFETQn。
有源区AC1、环绕有源区AC1的元件隔离区ST和形成在有源区AC1中的p沟道MISFETQp类似于以上参照图1至图4和图25描述的那些。具体地描述，有源区AC1中的半导体衬底SB在其中具有n阱NW；有源区AC1中的半导体衬底SB(n阱NW)使栅电极GE1经由绝缘膜GF在其上；有源区AC1中的半导体衬底SB(n阱NW)在其中具有源/漏区SD1。栅电极GE1是p沟道MISFETQp的栅电极；栅电极GE1下方的栅绝缘膜GF用作p沟道MISFETQp的栅绝缘膜；源/漏区SD1是p沟道MISFETQp的源/漏区。
有源区AC2、环绕有源区AC2的元件隔离区ST和形成在有源区AC2中的n沟道MISFETQn与有源区AC1、环绕有源区AC1的元件隔离区ST和形成在有源区AC1中的p沟道MISFETQp在下面几点上不同。
具体地描述，有源区AC2中的半导体衬底SB在其中具有p阱PW，有源区AC2中的半导体衬底SB(p阱PW)使栅电极GE2经由绝缘膜GF在其上；并且有源区AC2中的半导体衬底SB(p阱PW)在其中具有源/漏区SD2。栅电极GE2是n沟道MISFETQn的栅电极；栅电极GE2下方的栅绝缘膜GF用作n沟道MISFETQn的栅绝缘膜；并且源/漏区SD2是n沟道MISFETQn的源/漏区。
P阱PW、栅电极GE2和源/漏区SD2的构造除了导电类型外大致上类似于n阱NW、栅电极GE1和源/漏区SD1的构造。这意味着，源/漏区SD1是p型半导体区，而源/漏区SD2是n型半导体区。栅电极GE1由p型掺杂多晶硅制成，而栅电极GE2由n型掺杂多晶硅制成。源/漏区SD2因此包括与p-型半导体区E1对应的n-型半导体区E2和与p+型半导体区H1对应的n+型半导体区H2。相比于n-型半导体区E2的杂质浓度和结深度，n+型半导体区H2具有更高的杂质浓度和更深的结深度。类似于栅电极GE1的一部分在环绕有源区AC1的元件隔离区ST上方延伸，栅电极GE2的一部分在环绕有源区AC2的元件隔离区ST上方延伸。
不仅栅电极GE1而且栅电极GE2在其侧壁上具有侧壁间隔物SW。p+型半导体区H1、n+型半导体区H2、栅电极GE1和栅电极GE2均在其上部上具有金属硅化物层SL。层间绝缘膜IL1覆盖栅电极GE1和GE2和侧壁间隔物SW，并且接触孔CT和掩埋其中的塞PG存在于p+型半导体区H1、n+型半导体区H2、栅电极GE1和栅电极GE2等上。
类似于参照图1至图4和图5描述的元件隔离区ST，图26和图27中示出的第一修改例中的元件隔离区ST也被掩埋形成在半导体衬底SB中的沟槽TR中。它主要由氧化硅构成。更具体地，它由掩埋沟槽TR中的氧化硅膜制成。半导体衬底SB中的沟槽TR具有被氮化的内表面(侧表面和底表面)。环绕有源区AC1的元件隔离区ST和环绕有源区AC2的元件隔离区ST在这点上是一样的。因此，环绕有源区AC1的元件隔离区ST和环绕有源区AC2的元件隔离区ST的共同点在于，填充有元件隔离区ST的沟槽TR具有通过将沟槽的内表面氮化而得到的氮化物层SN。因此，在形成元件隔离区ST之后执行的各种步骤中，可抑制或防止环绕有源区AC1的元件隔离区ST和环绕有源区AC2的元件隔离区ST被重新氧化从而扩张。这样可以抑制或防止原本会因元件隔离区ST扩张而造成在有源区AC1和AC2中的半导体衬底SB中产生晶体缺陷。结果，因此制造的半导体器件可具有改进的可靠性。
图26和图27中示出的第一修改例的半导体器件中，如以上参照图1至图4和图25描述的半导体器件中，p沟道MISFETQp的栅电极GE1的一部分在元件隔离区ST上方和栅电极GE1下方的区域中延伸，氟(F)被引入元件隔离区ST和p沟道MISFETQp的沟道区之间的边界附近。这样可以抑制或防止p沟道MISFETQp具有劣化的NBTI特性并且抑制或防止NBTI特性的劣化程度对栅宽度的依赖性。
另一方面，n沟道MISFETQn的栅电极GE2的一部分在元件隔离区ST上方延伸。在这种情况下，氟(F)被引入元件隔离区ST和栅电极GE2下方的n沟道MISFETQn的沟道区之间的边界附近，在一些情况下，其中没有引入氟(F)。
当在p沟道MISFETQp和n沟道MISFETQn二者中氟(F)被引入元件隔离区ST和栅电极(GE1和GE2)下方的沟道区之间的边界附近时，可抑制或防止p沟道MISFETQp和n沟道MISFETQn二者中的NBTI特性劣化。另外，可抑制或防止p沟道MISFETQp和n沟道MISFETQn二者中的NBTI特性的劣化程度对栅宽度的依赖性。
然而，在n沟道MISFET的有源区AC2和环绕它的元件隔离区ST中，不可以将氟(F)引入元件隔离区ST和栅电极GE2下方的沟道区之间的边界附近。然而，即使在这种情况下，在p沟道MISFET的有源区AC1和环绕它的元件隔离区ST中，氟(F)被引入元件隔离区ST和栅电极GE1下方的沟道区之间的边界附近。NBTI特性劣化的问题主要出现在p沟道MISFET中，在n沟道MISFET中，相比于p沟道MISFET，n沟道MISFET中大致上没有出现劣化，同时，在n沟道MISFET中，没有非常频繁地向其栅电极施加负电压。需要抑制p沟道MISFET中的NBTI特性劣化，相比于p沟道MISFET，在n沟道MISFET中并不是那么需要抑制NBTI特性劣化。
在第一修改例中，在p沟道MISFET的有源区AC1和环绕它的元件隔离区ST中，氟(F)因此被引入元件隔离区ST和栅电极GE1下方的沟道区之间的边界附近。在n沟道MISFET的有源区AC2和环绕它的元件隔离区ST中，氟(F)优选地没有被引入元件隔离区ST和栅电极GE2下方的沟道区之间的边界附近。换句话讲，在第一修改例中，优选地将以上参照图1至图4和图25描述的构造应用于p沟道MISFET并且将以上参照图23中示出的第二研究例描述的构造应用于n沟道MISFET。
在p沟道MISFET的有源区AC1和环绕它的元件隔离区ST中，通过将氟(F)引入元件隔离区ST和栅电极GE1下方的沟道区之间的边界附近，使得可以抑制或防止需要NBTI特性劣化程度减小的p沟道MISFETQp具有劣化的NBTI特性。另一方面，在没有那么需要NBTI特性劣化程度减小的n沟道MISFETQn中，由于氟(F)没有被引入元件隔离区ST和栅电极GE2下方的沟道区之间的边界附近，因此可以避免n沟道MISFETQn经历原本会因引入氟(F)而造成特性无意间变化的风险。结果，由此制造的半导体器件可具有更准确改进的可靠性。
在以上的离子注入IM1中，用光致抗蚀剂图案PR2作为离子注入防止掩膜(掩膜层)离子注入氟(F)。在进行这个离子注入期间，建议用光致抗蚀剂图案PR2覆盖n沟道MISFET的有源区AC2和环绕它的元件隔离区ST。这样可以防止通过以上离子注入IM1将氟(F)离子注入到有源区AC2中的半导体衬底SB中或者有源区AC2中的半导体衬底SB和元件隔离区ST之间的边界附近。由此制造的半导体器件可没有使氟(F)被引入元件隔离区ST和栅电极GE2下方的沟道区之间的边界附近。
形成n沟道MISFETQn的步骤与p沟道MISFETQp除了导电类型相反之外基本上类似。
具体地描述，在图16和图17中示出的步骤中形成n阱NW的过程中，不仅形成n阱NW而且形成p阱PW。由于n阱NW和p阱PW的导电类型不同，因此分别执行形成n阱NW的离子注入步骤和形成p阱PW的离子注入步骤。在图16和图17中示出的步骤中形成绝缘膜GF的过程中，在于n阱NW的表面上和p阱PW的表面上形成绝缘膜GF。通过图16和图17中示出的步骤，将多晶硅膜形成为栅电极的导电膜，然后将多晶硅膜图案化，以形成栅电极GE1和栅电极GE2。栅电极GE1经由绝缘膜GF形成在半导体衬底SB(n阱NW)上并且栅电极GE2经由绝缘膜GF形成在半导体衬底SB(p型阱PW)上。当在图18和图19中示出的步骤中形成p-型半导体区E1时，不仅形成p-型半导体区E1，而且形成n-型半导体区E2。然而，p-型半导体区E1和n-型半导体区E2的导电类型不同，使得分别执行形成p-型半导体区E1的离子注入步骤和形成n-型半导体区E2的离子注入步骤。在图18和图19的步骤中形成侧壁间隔物SW的过程中，在栅电极GE1的侧壁和栅电极GE2的侧壁上形成侧壁间隔物SW。在图18和图19中示出的步骤中形成p+型半导体区H1的过程中，不仅形成p+型半导体区H1，而且形成n+型半导体区H2。由于p+型半导体区H1和n+型半导体区H2的导电类型不同，因此分别执行形成p+型半导体区H1的离子注入步骤和形成n+型半导体区H2的离子注入步骤。在图20和图21中示出的步骤中形成金属硅化物层SL的过程中，在栅电极GE1、栅电极GE2、p+型半导体区H1和n+型半导体区H2的表面上，形成金属硅化物层SL。除了上述步骤外的步骤与参照图3至图21描述的步骤基本上类似，使得这里省略重叠描述。
<第二修改例>
图28和图29是示出本实施例的第二修改例的半导体器件的部分剖视图。类似于图26，图28示出对应于图3的剖视图(沿着栅长度方向的剖视图)，类似于图27，图29示出对应于图4的剖视图(沿着栅宽度方向的剖视图)。
图28和图29中示出的第二修改例的半导体器件在其半导体衬底SB上具有低击穿电压MISFET和高击穿电压MISFET。
这意味着，图28和图29中示出的第二修改例的半导体器件在其半导体衬底SB上具有元件隔离区ST和被元件隔离区ST环绕的有源区AC1和AC3。有源区AC1在其中具有低击穿电压p沟道MISFETQp并且有源区AC3在其中具有高击穿电压p沟道MISFETQp3。
有源区AC1、环绕有源区AC1的元件隔离区ST和形成在有源区AC1中的低击穿电压p沟道MISFETQp类似于以上参照图1至图4和图25描述的那些。具体地描述，有源区中的半导体衬底SB在其中具有n阱NW；有源区AC1中的半导体衬底SB(n阱NW)使栅电极GE1经由绝缘膜GF在其上；并且有源区AC1中的半导体衬底SB(n阱NW)在其中具有源/漏区SD1。栅电极GE1是低击穿电压p沟道MISFETQp的栅电极；栅电极GE1下方的栅绝缘膜GF用作低击穿电压p沟道MISFETQp的栅绝缘膜；并且源/漏区SD1是低击穿电压p沟道MISFETQp的源/漏区。
有源区AC3、环绕有源区AC3的元件隔离区ST和形成在有源区AC3中的高击穿电压p沟道MISFETQ3与有源区AC1、环绕有源区AC1的元件隔离区ST和形成在有源区AC1中的低击穿电压p沟道MISFETQp在下面几点上不同。
具体地描述，有源区AC3中的半导体衬底SB在其中具有n阱NW3；有源区AC3中的半导体衬底SB(n阱NW3)使栅电极GE3经由绝缘膜GF3在其上；并且有源区AC3中的半导体衬底SB(n阱NW3)在其中具有源/漏区SD3。栅电极GE3是高击穿电压p沟道MISFETQp3的栅电极；栅电极GE3下方的栅绝缘膜GF3用作高击穿电压p沟道MISFETQp3的栅绝缘膜；并且源/漏区SD3是高击穿电压p沟道MISFETQp3的源/漏区。
高击穿电压p沟道MISFETQp3的栅绝缘膜(这里，栅绝缘膜GF3)的厚度大于低击穿电压p沟道MISFETQp的栅绝缘膜(这里，栅绝缘膜GF)的厚度。p沟道MISFETQp3的击穿电压因此大于p沟道MISFETQp的击穿电压。高击穿电压p沟道MISFETQp3的操作电压大于低击穿电压p沟道MISFETQp的操作电压。高击穿电压p沟道MISFETQp3是用于例如I/O电路(输入/输出电路)的MISFET，而低击穿电压p沟道MISFETQp是用于例如核心电路(诸如，控制电路)或SRAM的MISFET。
n阱NW3、栅电极GE3和源/漏区SD3的构造大致上类似于n阱NW、栅电极GE1和源/漏区SD1的构造。源/漏区SD3包括与p-型半导体区E1对应的p-型半导体区E3和与p+型半导体区H1对应的p+型半导体区H3。相比于p-型半导体区E3的杂质浓度和结深度，p+型半导体区H3具有更高的杂质浓度和更深的结深度。类似于栅电极GE1的一部分在环绕有源区AC1的元件隔离区ST上方延伸，栅电极GE3的一部分在环绕有源区AC3的元件隔离区ST上方延伸。
不仅栅电极GE1而且栅电极GE2在其侧壁上具有侧壁间隔物SW。p+型半导体区H1、p+型半导体区H3、栅电极GE1和栅电极GE3均在其上部上具有金属硅化物层。层间绝缘膜IL1覆盖栅电极GE1和GE3和侧壁间隔物SW。接触孔CT和掩埋其中的塞PG形成在p+型半导体区H1、p+型半导体区H3、栅电极GE1和栅电极GE3等上。
类似于参照图1至图4和图5描述的元件隔离区ST，图28和图29中示出的第二修改例中的元件隔离区ST被掩埋形成在半导体衬底SB中的沟槽TR中，它主要由氧化硅构成，更具体地，它包括掩埋沟槽TR中的氧化硅膜。半导体衬底SB中的沟槽TR具有被氮化的内表面(侧表面和底表面)。在这点上，环绕有源区AC1的元件隔离区ST和环绕有源区AC3的元件隔离区ST是一样的。因此，环绕有源区AC1的元件隔离区ST和环绕有源区AC3的元件隔离区ST的共同点在于，填充有元件隔离区ST的沟槽TR在其内表面上具有通过将内表面氮化而得到的氮化物层SN。因此，在形成元件隔离区ST之后执行的各种步骤中，可抑制或防止环绕有源区AC1的元件隔离区ST和环绕有源区AC2的元件隔离区ST被重新氧化从而扩张。这样可以抑制或防止原本会因元件隔离区ST扩张而造成有源区AC1和AC3中的半导体衬底SB中产生晶体缺陷。结果，因此制造的半导体器件可具有改进的可靠性。
在图28和图29中示出的第二修改例的半导体器件中，如以上参照图1至图4和图25描述的半导体器件中，低击穿电压p沟道MISFETQp的栅电极GE1的一部分在元件隔离区ST上方和栅电极GE1下方延伸，氟(F)被引入元件隔离区ST和p沟道MISFETQp的沟道区之间的边界附近。这样可以抑制或防止低击穿电压p沟道MISFETQp具有劣化的NBTI特性，同时抑制或防止NBTI特性的劣化程度对栅宽度的依赖性。
另一方面，高击穿电压p沟道MISFETQp3的栅电极GE3的一部分在元件隔离区ST上方延伸，但在栅电极GE3下方，氟(F)有时被引入有时没有被引入元件隔离区ST和p沟道MISFETQp3的沟道区之间的边界附近。
当在p沟道MISFETQp和n沟道MISFETQn中氟(F)被引入元件隔离区ST和各个栅电极(GE1和GE3)下方的沟道区之间的边界附近时，可抑制或防止低击穿电压p沟道MISFETQp和高击穿电压p沟道MISFETQp3二者具有劣化的NBTI特性。另外，可抑制或防止低击穿电压p沟道MISFETQp和高击穿电压p沟道MISFETQp3二者中的NBTI特性的劣化程度对栅宽度的依赖性。
在高击穿电压p沟道MISFET的有源区AC3和环绕有源区的元件隔离区ST中，可以防止氟(F)被引入元件隔离区ST和栅电极GE3下方的沟道区之间的边界附近。然而，在这种情况下，在低击穿电压p沟道MISFET的有源区AC1和环绕它的元件隔离区ST中，氟(F)被引入元件隔离区ST和栅电极GE1下方的沟道区之间的边界附近，因为相比于高击穿电压MISFET中，低击穿电压MISFET中的NBTI特性的劣化有可能变成问题。一般，高击穿电压MISFET的栅宽度(沟道宽度)大于低击穿电压MISFET的栅宽度(沟道宽度)。如根据图24中示出的曲线图中的第二研究例的数据中清楚所示的，当栅宽度小时，由于氮化物层SN导致的NBTI特性的劣化程度有可能增加，但由于氮化物层SN导致的NBTI特性的劣化程度随着栅宽度的增大而增加。因此，具有小栅宽度的低击穿电压MISFET的NBTI特性的劣化程度减小。相比于低击穿电压MISFET，具有大栅宽度的高击穿电压MISFET没有那么需要减小NBTI特性的劣化程度。高击穿电压p沟道MISFETQp3的栅宽度(沟道宽度)大于低击穿电压p沟道MISFETQp的栅宽度(沟道宽度)。
在第二修改例中，在低击穿电压p沟道MISFET的有源区AC1和环绕它的元件隔离区ST中，氟(F)被引入元件隔离区ST和栅电极GE1下方的沟道区之间的边界附近。在高击穿电压p沟道MISFET的有源区AC3和环绕它的元件隔离区ST中，氟(F)优选地没有被引入元件隔离区ST和栅电极GE3下方的沟道区之间的边界附近。换句话讲，在第二修改例中，优选地将以上参照图1至图4和图25描述的构造应用于低击穿电压MISFET并且将以上参照图23中示出的第二研究例描述的构造应用于高击穿电压MISFET。
由于在有源区AC1和环绕它的元件隔离区ST中，将氟(F)引入元件隔离区ST和栅电极GE1下方的沟道区之间的边界附近，因此可以抑制或防止需要NBTI特性劣化程度减小的低击穿电压p沟道MISFETQp具有劣化的NBTI特性。另一方面，在没有那么需要NBTI特性劣化程度减小的高击穿电压p沟道MISFETQp3中，氟(F)没有被引入元件隔离区ST和栅电极GE3下方的沟道区之间的边界附近，使得可以避免高击穿电压p沟道MISFETQp3的特性经历因引入氟(F)而造成无意间变化的风险。结果，由此制造的半导体器件可具有更准确改进的可靠性。
用光致抗蚀剂图案PR2作为离子注入防止掩膜(掩膜层)，通过以上的离子注入IM1，离子注入氟(F)。建议用光致抗蚀剂图案PR2覆盖高击穿电压p沟道MISFET的有源区AC3和环绕它的元件隔离区ST。这样可以防止通过以上离子注入IM1将氟(F)离子注入到有源区AC3中的半导体衬底SB中或者有源区AC3中的半导体衬底SB和元件隔离区ST之间的边界附近。由此制造的半导体器件可没有使氟(F)被引入元件隔离区ST和栅电极GE3下方的沟道区之间的边界附近。
在具有低击穿电压p沟道MISFETQp和高击穿电压p沟道MISFETQp3的半导体器件的制造步骤之中，可如下地执行栅绝缘膜形成步骤。具体地描述，在图16和图17中示出的步骤中，在通过离子注入形成n阱NW和NW3之后，通过热氧化等在n阱NW的表面上和n阱NW3的表面上，形成绝缘膜GF3，从n阱NW的表面去除绝缘膜GF3，而在n阱NW3的表面上留下绝缘膜GF3。然后，通过热氧化等，在n阱NW的表面上形成绝缘膜GF。在形成绝缘膜GF的热氧化期间，n阱NW3的表面上的绝缘膜GF3的厚度增大。以这种方式，得到以下结构：有源区AC1中的半导体衬底SB(n阱NW)的上面具有绝缘膜GF并且有源区AC3中的半导体衬底SB(n阱NW3上)的上面具有比绝缘膜GF厚的绝缘膜GF3。
形成高击穿电压p沟道MISFETQp3的步骤与形成低击穿电压p沟道MISFETQp的步骤除了栅绝缘膜形成步骤之外基本上类似。
具体地描述，在通过图16和图17中示出的步骤形成n阱NW的过程中，不仅形成n阱NW而且形成n阱NW3。通过图16和图17中示出的步骤，将多晶硅膜形成为栅电极导电膜，然后将多晶硅膜图案化，以形成栅电极GE1和栅电极GE3。栅电极GE1经由绝缘膜GF形成在半导体衬底SB(n阱NW)上并且栅电极GE3经由绝缘膜GF3形成在半导体衬底SB(n阱NW3)上。在通过图18和图19中示出的步骤形成p-型半导体区E1的过程中，不仅形成p-型半导体区E1，而且形成p-型半导体区E3。在通过图18和图19的步骤中形成侧壁间隔物SW的过程中，在栅电极GE1的侧壁和栅电极GE3的侧壁上形成侧壁间隔物SW。在通过图18和图19中示出的步骤形成p+型半导体区H1的过程中，不仅形成p+型半导体区H1，而且形成p+型半导体区H3。在通过图20和图21中示出的步骤形成金属硅化物层SL的过程中，在栅电极GE1、栅电极GE3、p+型半导体区H1和p+型半导体区H3的表面上，形成金属硅化物层SL。除了上述步骤外的步骤与以上参照图3至图21描述的制造步骤基本上类似，使得这里省略重叠描述。
(第二实施例)
<半导体器件的结构>
将参照一些附图描述第二实施例的半导体器件。图30是本实施例的半导体器件的部分平面图；图31和图32是本实施例的半导体器件的部分剖视图。图30至图32分别对应于第一实施例的图1、图3和图4。因此，沿着图30的A2-A2线截取的剖视图基本上对应于图31，沿着图30的B2-B2线截取的剖视图基本上对应于图32。
图30和图31中示出的第二实施例的半导体器件与第一实施例的半导体器件在下面几点上是不同的。
这意味着，在第二实施例的半导体器件中，氟(F)没有被引入元件隔离区ST和有源区AC1中的半导体衬底SB之间的边界附近。换句话讲，第二实施例的半导体器件在其中没有对应于氟注入区FR的区域。第二实施例的半导体器件的制造步骤因此不包括对应于离子注入IM1的步骤。
在第二实施例的半导体器件中，半导体衬底SB中的沟槽TR具有通过将沟槽的内表面氮化而得到的氮化物层SN，但在有源区AC中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界没有氮化物层SN。这意味着，在第二实施例的半导体器件中，沟槽TR在沟槽TR的侧表面的上部上没有氮化物层SN，但在沟槽TR的内表面(侧表面和底表面)的其它区域中具有氮化物层SN。更具体地讲，形成在沟槽TR的内表面(侧表面和底表面)上的氮化物层SN的上部(与沟槽TR的侧表面的上部相邻的部分)被氧化成氧化部OX。
第二实施例的半导体器件的其它构造与第一实施例的半导体器件的其它构造基本上类似，使得这里省略重叠描述。
<半导体器件的制造步骤>
接下来，将描述第二实施例的半导体器件的制造步骤。
图33至图38是第二实施例的半导体器件在其制造步骤期间的部分剖视图，其中，图33、图35和图37示出对应于图31的剖视图，也就是说，对应于图30的A2-A2线对应的位置处的剖视图，图34、图36和图38示出对应于图32的剖视图，也就是说，对应于图30的B2-B2线对应的位置处的剖视图。
第二实施例的半导体器件的制造步骤类似于第一实施例的半导体器件的制造步骤，直到得到图11和图12中示出的结构，使得这里省略重叠描述。
以与第一实施例中描述的结构的方式，得到图11和图12中示出的结构。在第二实施例中，接着，将光致抗蚀剂层涂敷到半导体衬底SB的主表面(整个主表面)上，然后将所得的光致抗蚀剂层曝光且显影，以形成光致抗蚀剂图案(抗蚀剂图案、抗蚀剂层、掩膜层)PR3作为半导体衬底SB上的掩膜层，如图33和图34中所示。
光致抗蚀剂图案PR3的开口部分OP3具有比光致抗蚀剂图案PR1的开口部分OP1的平面形状和大小略大的平面形状和大小。从平面图看，光致抗蚀剂图案PR3的开口部分OP3因此涵盖元件隔离区ST并且具有比元件隔离区ST的平面形状和大小略大的平面形状和大小。开口部分OP3的平面形状和大小优选地被设置成，使得掩埋半导体衬底SB中的沟槽中的元件隔离区ST和形成在半导体衬底SB中的沟槽TR的内表面上的氮化物层SN正好从光致抗蚀剂图案PR3的开口OP3暴露。这意味着，优选地从光致抗蚀剂图案PR3的开口OP3暴露元件隔离区ST和氮化物层SN，并且最大限度地防止有源区(AC1)中的半导体衬底SB的暴露。
接下来，通过使半导体衬底SB经受氧化处理以氧化有源区(AC1)中的半导体衬底SB和元件隔离区ST之间存在的氮化物层SN的上部，如图35和图36中所示地形成氧化部OX。以上的氧化处理将在下文中被称为“图35和图36的氧化处理”。图35和图36的氧化处理优选的是热氧化，特别优选的是湿法氧化。氧化部OX主要由氧化硅构成。
在图35和图36的氧化处理之前，半导体衬底SB中的沟槽TR在其内表面(侧表面和底表面)上具有氮化物层SN，但通过图35和图36的氧化处理，形成在沟槽TR的内表面(侧表面和底表面)上的氮化物层SN的上部(与沟槽TR的侧表面的上部相邻的部分)被氧化成氧化部OX，而氮化物层SN的其它部分原样保持原样。这意味着，氮化物层SN形成在沟槽TR的内表面(侧表面和底表面)上；并且通过图35和图36的氧化处理将形成在沟槽TR的侧表面的上部上的氮化物层SN的一部分氧化成氧化部OX，而氮化物层SN的其它部分在没有被氧化的情况下得以保持。简言之，通过图35和图36的氧化处理将夹在有源区(AC1)中的半导体衬底SB的上部和元件隔离区ST的上部之间的氮化物层SN的一部分氧化成氧化部OX。
当在深度方向上看时，形成在沟槽TR的侧表面上并且通过图35和图36的氧化处理变成氧化部OX的氮化物层SN的区域的大小L3，也就是说，由此形成的氧化部OX的大小L3可被设置成例如大于1nm至10nm。大小L3是深度方向的大小，也就是说，在与半导体衬底SB的主表面基本上垂直的方向上的大小(厚度、深度)。通过沟槽TR的整个内表面上存在的氮化物层SN的图35和图36的氧化处理，具有与半导体衬底SB的主表面相距对应于大小L3的深度的氮化物层SN的一部分被氧化成氧化部OX并且在比大小L3更深的区域中延伸的氮化物层SN的其它部分在没有被氧化的情况下保持作为氮化物层SN。
图35和图36的氧化处理是在元件隔离区ST和元件隔离区ST环绕的有源区(AC1)中的半导体衬底SB之间的边界处将氮化物层SN的上部氧化的处理。换句话讲，图35和图36的氧化处理是氧化形成在沟槽TR的内表面(侧表面和底表面)上的氮化物层SN中的、形成在沟槽TR的侧表面的上部上的氮化物层SN的一部分的处理。在图35和图36的氧化处理之前，沟槽TR在其整个内表面上具有氮化物层SN，但在图35和图36的氧化处理之后，沟槽TR在其侧表面的上部上没有氮化物层SN。图35和图36的氧化处理因此还可被视为去除沟槽TR侧表面上的上部上的氮化物层SN的处理。
在图35和图36的氧化处理之后，如图37和图38中所示，去除光致抗蚀剂图案PR3。在去除光致抗蚀剂图案PR3之后，可执行冲洗处理。这个冲洗处理可蚀刻元件隔离区ST的表面层部分或氧化部OX的一部分。可用硬掩膜(使用绝缘膜图案的掩膜层)更换光致抗蚀剂图案PR3。在这种情况下，硬掩膜中的开口部分OP3的形成位置是如上所述的。
接下来，另外，在第二实施例中，此后的一个和多个n阱NW形成步骤如第一实施例中一样执行，而没有进行离子注入IM1(氟离子注入)。这里将省略对它们的图示和重叠描述。
<主要特性和优点>
第二实施例的半导体器件具有：半导体衬底SB；元件隔离区ST，其被掩埋在形成在半导体衬底SB中的沟槽TR中；栅电极GE1，其经由栅绝缘膜GF(第一栅绝缘膜)形成在被元件隔离区ST环绕的有源区AC1(第一有源区)中的半导体衬底SB上；源/漏区，其形成在有源区AC1中的半导体衬底SB中。
栅电极GE1(第一栅电极)是MISFETQp(第一MISFET)的栅电极，栅电极GE1下方的栅绝缘膜GF(第一栅绝缘膜)用作MISFETQp(第一MISFET)的栅绝缘膜，并且源/漏区SD1(第一源/漏区)是MISFETQp(第一MISFET)的源/漏区。元件隔离区ST主要由氧化硅构成，更具体地讲，包括掩埋沟槽TR中的氧化硅膜。
第二实施例的主要特征中的一个是，半导体衬底的沟槽TR在其内表面(侧表面和底表面)上具有通过将内表面氮化而得到的氮化物层SN。
在形成元件隔离区ST之后执行的各种步骤中，由此形成的氮化物层可抑制或防止掩埋沟槽TR中的元件隔离区ST被重新氧化从而扩张。例如，这样可抑制或防止在形成栅绝缘膜的绝缘膜(对应于绝缘膜GF)的热氧化步骤中，掩埋在沟槽TR中的元件隔离区ST扩张。可因此抑制或防止由于元件隔离区ST扩张而导致有源区中的半导体衬底中产生缺陷，使得由此制造的半导体器件可具有改进的可靠性。
第二实施例的主要特征中的另一个是，栅电极GE1的一部分在元件隔离区ST上方延伸并且在有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处没有形成氮化物层SN。这样使得可以抑制或防止NBTI特性劣化，由此得到的半导体器件可具有改进的可靠性。将对此进行更具体描述。
如以上在第一实施例中描述的，当栅电极不仅在有源区中的半导体衬底上方而且在环绕有源区的元件隔离区上方延伸时，通过将元件隔离沟槽中的整个内表面氮化而形成的氮化物层有可能影响NBTI特性，因为氮化物层靠近MISFET的栅绝缘膜或沟道区。在图23中示出的第二研究例的半导体器件中，氮化物层SN靠近MISFET的栅绝缘膜或沟道区，使得氮化物层SN不利地影响MISFET的NBTI特性并且增强NBTI特性的劣化。NBTI特性的劣化程度取决于栅宽度，使得随着栅宽度减小，推定p沟道MISFET具有严重劣化的NBTI特性。
在图23中示出的第二研究例的半导体器件中，形成在半导体衬底SB中的沟槽TR的内表面上的氮化层SN中的、靠近MISFET的栅绝缘膜或沟道区的区域对NBTI特性劣化的影响大。简言之，氮化物层形成在沟槽TR的侧表面的上部上的一部分的影响大。相比于氮化物层SN形成在沟槽TR的侧表面的上部上的一部分，氮化物层SN形成在沟槽TR的侧表面的下部上或沟槽TR的底部表面上的一部分对NBTI特性劣化的影响相对小，因为它远离MISFET的栅绝缘膜或沟道区。
在第二实施例的半导体器件中，另一方面，在有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处，没有形成氮化物层SN。这意味着，在半导体衬底SB中的沟槽TR的内表面(侧表面和底表面)上，氮化物层SN没有形成在沟槽TR的侧表面的上部上。更具体地讲，形成在沟槽TR的内表面(侧表面和底表面)上的氮化物层SN的上部(与沟槽TR的侧表面的上部相邻的部分)被氧化成氧化部OX。
通过图35和图36中示出的氧化处理，将有可能对NBTI特性劣化的影响大的图23中示出的第二研究例的半导体器件中的氮化物层SN的一部分，也就是说，形成在沟槽TR的侧表面的上部上的氮化物层SN的一部分，氧化成氧化部OX。在第二实施例中，氮化物层SN的其它部分，也就是说，除了侧表面的上部外的沟槽TR的内表面上形成的氮化物层SN的一部分，被原样留下。
在第二实施例中，形成在半导体衬底SB中的沟槽TR的整个内表面上的氮化物层SN造成NBTI特性劣化，使得氮化物层SN没有形成在相比于半导体衬底SB中的沟槽TR的内表面的其它部分而言对NBTI特性劣化的影响有可能变大的沟槽TR的侧表面的上部上。在第二实施例的半导体器件中，相比于在半导体衬底SB中的沟槽TR的整个内表面上具有氮化物层SN的图23中示出的第二研究例的半导体器件，可防止或抑制NBTI特性的劣化，另外，可抑制或防止NBTI特性的劣化程度对栅宽度的依赖性。具有这种结构的半导体器件可因此具有改进的可靠性。
在第二实施例中，为了抑制或防止NBTI特性劣化，氮化物层SN没有形成在有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界。在第二研究例中，如上所述，形成在半导体衬底SB中的沟槽TR的内表面上并且有可能导致NBTI特性劣化的氮化物层SN的一部分靠近MISFET的栅绝缘膜或沟道区。简言之，它是存在于元件隔离区ST和栅电极GE1下方的沟道区之间的边界附近的氮化物层SN。因此，重要的不是在栅电极GE1下方的区域——也就是说，从平面图看与栅电极GE1重叠的区域——中形成处于有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处的氮化物层SN。这意味着，在栅电极GE1下方的区域——也就是说，从平面图看与栅电极GE1重叠的区域——中不形成处于有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处的氮化物层SN对于抑制或防止由于氮化物层SN导致的NBTI特性劣化是特别有效。
在第二实施例中，因此，在有源区AC1的整个外围中，也可以不在有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处形成氮化物层SN。在这种情况下，在有源区AC1的整个外围中，环绕有源区AC1的沟槽TR在其侧表面下部上和底表面有氮化物层SN，但沟槽TR在其侧表面的上部上没有氮化物层SN。在第二实施例中，还可以仅仅在有源区AC1的外围同时在栅电极GE1下方的区域——也就是说从平面图看与栅电极GE1重叠的区域中，避免在有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处形成氮化物层SN。在这种情况下，栅电极GE1在其下方的区域中在沟槽TR的下侧表面和底表面上具有氮化物层SN，但在沟槽TR的侧表面的上部上不具有氮化物层SN。在从平面图看没有与栅电极GE1重叠的区域中，沟槽TR在其整个侧表面和底表面上具有氮化物层SN。
在第二实施例中，因此，沟槽TR具有通过将其内表面氮化而得到的氮化物层SN，但在有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处，在至少栅电极GE1下方的区域(也就是说，从平面图看与栅电极GE1重叠的区域)中不形成氮化物层SN。这意味着，沟槽TR具有通过将其内表面氮化而得到的氮化物层SN，但在沟槽TR的侧表面的上部上在至少栅电极GE1下方的区域(也就是说，从平面图看与栅电极GE1重叠的区域)中不形成氮化物层SN。结果，因此可抑制或防止由此得到的MISFET(Qp)具有劣化的NBTI特性。
在第一实施例中，氟可只被引入图25中带有点阴影的区域中，而在第二实施例中，仅在图25中带有点阴影的区域中，氮化物层SN的上部也可以被氧化成氧化部OX。
在第二实施例或第一实施例中，可抑制或防止由于元件隔离区ST扩张而导致在有源区中的半导体衬底SB中产生晶体缺陷，可防止或抑制NBTI特性劣化。结果，由此得到的半导体器件可具有改进的可靠性。
然而，当比较第二实施例和第一实施例时，从尽可能防止由于元件隔离区ST扩张而导致在有源区中的半导体衬底SB中产生晶体缺陷的立场看，第一实施例是优于第二实施例的。第二实施例的半导体器件在半导体衬底SB中的沟槽TR的侧表面的上部上没有氮化物层SN，而第一实施例的半导体器件在半导体衬底SB中的沟槽TR的侧表面的上部上也有氮化物层SN并且因此在半导体衬底SB中的沟槽TR的整个内表面上具有氮化物层SN。在第一实施例中，由于半导体衬底SB中的沟槽TR在其整个内表面上具有氮化物层SN，可更准确地抑制或防止元件隔离区ST被重新氧化从而夸大。
在第二实施例中，另一方面，不必将防止NBTI特性劣化的氟(F)引入(注入)半导体衬底SB中，使得可避免由于引入氟(F)而导致MISFET的特性经受无意间变化的风险。
<第三修改例>
接下来，将描述第二实施例的修改例(应用示例)。
图39和图40是示出第二实施例的第三修改例的半导体器件的部分剖视图，其中，图39示出对应于图31的剖视图(沿着栅长度方向的剖视图)并且图40示出对应于图32的剖视图(沿着栅宽度方向的剖视图)。
类似于图26和图27中示出的第一实施例的第一修改例的半导体器件，图39和图40中示出的第二实施例的第三修改例的半导体器件在半导体衬底SB上具有p沟道MISFET和n沟道MISFET。
图39和图40中示出的第二实施例的第三修改例的半导体器件在下面几点与图26和图27中示出的第一实施例的第一修改例的半导体器件不同。
图39和图40中示出的第二实施例的第三修改例的半导体器件在有源区AC1和AC2中的半导体衬底SB和元件隔离区ST之间的边界附近没有氟(F)。简言之，第三修改例的半导体器件没有对应于氟注入区FR的区域。第三修改例的半导体器件的制造步骤因此不包括与上述离子注入IM1对应的步骤。
另外，第二实施例的第三修改例的半导体器件具有通过将半导体衬底SB中的沟槽TR的内表面氮化而得到的氮化物层，但在有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处没有氮化物层SN。换句话讲，第二实施例的第三修改例的半导体器件在与有源区AC1中的半导体衬底SB相邻的一侧的沟槽TR的侧表面的上部上没有氮化物层SN，但在环绕有源区AC1的沟槽TR的内表面(侧表面和底表面)的其它区域中具有氮化物层SN。更具体地讲，形成在与有源区AC1中的半导体衬底SB相邻的一侧的沟槽TR的侧表面上的氮化物层SN的上部被氧化成氧化部OX。这意味着，同样，在第三修改例中，存在于环绕有源区AC1的元件隔离区ST和有源区AC1中的半导体衬底SB之间的氮化物层SN的构造类似于存在于环绕有源区AC1的元件隔离区ST和有源区AC1中的半导体衬底SB之间的氮化物层SN的构造，如以上图30至图32中示出的。
第二实施例的第三修改例的半导体器件的其它构造基本上类似于第一实施例的第一修改例的半导体器件的其它构造，使得这里省略重叠描述。
图39和图40中示出的第三修改例的半导体器具有通过将半导体衬底SB中的沟槽TR的内表面氮化而得到的氮化物层SN，但在p沟道MISFET的有源区AC1中的半导体衬底SB的上部和环绕有源区AC1的元件隔离区ST的上部之间的边界处没有氮化物层。这意味着，在环绕p沟道MISFET的有源区AC1的沟槽TR的内表面上，半导体器件在与有源区AC1中的半导体衬底SB相邻的一侧的沟槽TR的侧表面的上部上没有氮化物层SN。
在p沟道MISFET的有源区AC1中，因此，可抑制或防止由于元件隔离区ST扩张而导致在有源区AC1中的半导体衬底SB中产生晶体缺陷，另外，可抑制或防止形成在有源区AC1中的p沟道MISFETQp具有劣化的NBTI特性。原因与以上针对图30至图32的半导体器件描述的原因类似。
另一方面，在n沟道MISFET的有源区AC2中的半导体衬底SB的上部和环绕有源区AC2的元件隔离区ST的上部之间的边界处，有时存在氮化物层SN，有时不存在氮化物层。当在n沟道MISFET的有源区AC2中的半导体衬底SB的上部和环绕有源区AC2的元件隔离区ST的上部之间的边界处存在氮化物层SN时，在与有源区AC2中的半导体衬底SB相邻的一侧的沟槽TR的侧表面的上部上也存在氮化物层SN。因此，环绕有源区AC2的沟槽TR在其整个内表面上具有氮化物层SN。当在n沟道MISFET的有源区AC2中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处不存在氮化物层SN时，在与有源区AC2中的半导体衬底SB相邻的一侧的沟槽TR的侧表面的上部上不存在氮化物层SN而在环绕有源区AC2的沟槽TR的内表面的其它区域中存在氮化物层SN。
当在有源区(AC1和AC2)中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处不存在氮化物层SN时，在p沟道MISFET的有源区AC1和n沟道MISFET的有源区AC2二者中，可防止p沟道MISFETQp和n沟道MISFETQn各具有劣化的NBTI特性。另外，在p沟道MISFETQp的有源区AC1和n沟道MISFET的有源区AC2二者中，可抑制或防止NBTI特性的劣化程度对栅宽度的依赖性。
如以上在第一实施例的第一修改例中描述的，p沟道MISFET需要抑制NBTI特性劣化并且相比于p沟道MISFET，n沟道MISFET不需要那么热切地抑制NBTI特性劣化。
在第三修改例中，在n沟道MISFET的有源区AC2中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处优选地存在氮化物层SN。换句话讲，还优选地在与n沟道MISFET的有源区AC2中的半导体衬底SB相邻的一侧的沟槽TR的侧表面的上部上存在氮化物层SN，优选地在与有源区AC2中的半导体衬底SB相邻的一侧的沟槽TR的整个侧表面上存在氮化物层SN。这样使得可以更准确地抑制或防止环绕n沟道MISFET的有源区AC2的元件隔离区ST被重新氧化从而扩张，因此，更准确地抑制或防止原本会因元件隔离区扩张而造成n沟道MISFET的有源区AC2中的半导体衬底SB中产生晶体缺陷。
在图35和图36中示出的氧化处理期间，可预先用光致抗蚀剂图案PR2覆盖n沟道MISFET的有源区AC2和环绕有源区的元件隔离区ST。当被覆盖时，存在于有源区AC1中的半导体衬底SB和元件隔离区ST之间的氮化物层SN的上部通过图35和图36中示出的氧化处理被氧化成氧化部OX，但存在于有源区AC2中的半导体衬底SB和元件隔离区ST之间的氮化物层SN的上部保持不被氧化。由此制造的半导体器件可因此具有以下结构：在p沟道MISFET的有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处没有氮化物层SN，但在n沟道MISFET的有源区AC2中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处具有氮化物层SN。
形成p沟道MISFETQp和n沟道MISFETQn中的每个的步骤类似于第一实施例(包括第一修改例)的步骤，使得这里省略对其的描述。
<第四修改例>
图41和图42是示出第二实施例的第四修改例的半导体器件的部分剖视图，其中，类似于图39，图41示出对应于图31的剖视图(沿着栅长度方向的剖视图)，类似于图40，图42示出对应于图32的剖视图(沿着栅宽度方向的剖视图)。
类似于以上图28和图29中示出的第一实施例的第二修改例的半导体器件，图41和图42中示出的第二实施例的第四修改例的半导体器件还在半导体衬底SB上具有低击穿电压MISFET(Qp)和高击穿电压MISFET(Qp3)。
图41和图42中示出的第二实施例的第四修改例的半导体器件与图28和图29中示出的第一实施例的第二修改例的半导体器件在下面几点上不同。
图41和图42中示出的第二实施例的第四修改例的半导体器件没有将氟(F)引入元件隔离区ST和有源区AC1和AC3中的半导体衬底SB之间的边界附近的区域中。这意味着，第四修改例的半导体器件没有与氟注入区FR对应的区域。第四修改例的半导体器件的制造步骤因此不包括与上述离子注入IM1对应的步骤。
第二实施例的第四修改例的半导体器件具有通过将半导体衬底SB中的沟槽TR的内表面氮化而得到的氮化物层SN，但在有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处没有氮化物层SN。这意味着，第二实施例的第四修改例的半导体器件在与有源区AC1中的半导体衬底SB相邻的一侧的沟槽TR的侧表面的上部上没有氮化物层SN，但在环绕有源区AC1的沟槽TR的内表面(侧表面和底表面)的其它区域中具有氮化物层SN。更具体地讲，形成在与有源区AC1中的半导体衬底SB相邻的一侧的沟槽TR的侧表面上的氮化物层SN的上部被氧化成氧化部OX。这意味着，同样，在第四修改例中，存在于环绕有源区AC1的元件隔离区ST和有源区AC1中的半导体衬底SB之间的氮化物层SN的构造类似于存在于环绕有源区AC1的元件隔离区ST和有源区AC1中的半导体衬底SB之间的氮化物层SN的构造，如图30至图32中示出的。
第二实施例的第四修改例的半导体器件的其它构造基本上类似于第一实施例的第二修改例的半导体器件的其它构造，使得这里省略重叠描述。
图41和图42中示出的第四修改例的半导体器具有通过将半导体衬底SB中的沟槽TR的内表面氮化而得到的氮化物层SN，但在低击穿电压p沟道MISFET的有源区AC1中的半导体衬底SB的上部和环绕有源区AC1的元件隔离区ST的上部之间的边界处没有氮化物层。这意味着，在环绕低击穿电压p沟道MISFET的有源区AC1的沟槽TR的内表面上，与有源区AC1中的半导体衬底SB相邻的一侧的沟槽TR的侧表面的上部上不存在氮化物层SN。
在低击穿电压MISFET的有源区AC1中，可抑制或防止由于元件隔离区ST扩张而导致在有源区AC1中的半导体衬底SB中产生晶体缺陷。另外，可抑制或防止形成在有源区AC1中的低击穿电压MISFET(Qp)具有劣化的NBTI特性。原因与以上针对图30至图32的半导体器件描述的原因类似。
另一方面，在高击穿电压MISFET的有源区AC3中的半导体衬底SB的上部和环绕有源区AC3的元件隔离区ST的上部之间的边界处，有时存在氮化物层SN，有时不存在氮化物层。当在高击穿电压MISFET的有源区AC3中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处存在氮化物层SN时，在与有源区AC3中的半导体衬底SB相邻的一侧的沟槽TR的侧表面的上部上也存在氮化物层SN并且在环绕有源区AC3的沟槽TR的整个内表面上存在氮化物层SN。当在高击穿电压MISFET的有源区AC3中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处不存在氮化物层SN时，在与有源区AC3中的半导体衬底SB相邻的一侧的沟槽TR的侧表面的上部上不存在氮化物层SN而在环绕有源区AC3的沟槽TR的内表面的其它区域中存在氮化物层SN。
当在有源区(AC1和AC3)中的——更具体地讲，在用于低击穿电压MISFET的有源区(AC1)和高击穿电压MISFET的有源区(AC3)中的——半导体衬底SB的上部和元件隔离区ST的上部之间的边界处不存在氮化物层SN时，可抑制或防止低击穿电压MISFET(Qp)和高击穿电压MISFET(QP3)二者具有劣化的NBTI特性。另外，在低击穿电压MISFET(Qp)和高击穿电压MISFET(QP3)二者中，可抑制或防止NBTI特性的劣化程度对栅宽度的依赖性。
如以上在第一实施例的第二修改例中描述的，只有低击穿电压MISFET需要抑制NBTI特性劣化。与之相比，高击穿电压MISFET不需要那么热切地抑制NBTI特性劣化。
在第四修改例中，因此，在高击穿电压MISFET(Qp3)的有源区AC3中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处优选地存在氮化物层SN。这意味着，还优选地在与高击穿电压MISFET(Qp3)的有源区AC3中的半导体衬底SB相邻的一侧的沟槽TR的侧表面的上部上形成氮化物层SN，因此，优选地在与有源区AC3中的半导体衬底SB相邻的一侧的沟槽TR的整个侧表面上存在氮化物层SN。这样使得可以更准确地抑制或防止环绕高击穿电压MISFET(Qp3)的有源区AC3的元件隔离区ST被重新氧化从而扩张；并且因此，使得可以更准确地抑制或防止由于元件隔离区ST扩张而造成高击穿电压MISFET(Qp3)的有源区AC3中的半导体衬底SB中产生晶体缺陷。
建议当执行图35和图36中示出的氧化处理时，用光致抗蚀剂图案PR2覆盖高击穿电压MISFET(Qp3)的有源区AC3和环绕有源区AC3的元件隔离区ST。通过图35和图36中示出的氧化处理，存在于有源区AC1中的半导体衬底SB和元件隔离区ST之间的氮化物层SN的上部被氧化成氧化部OX，但存在于有源区AC3中的半导体衬底SB和元件隔离区ST之间的氮化物层SN的上部因为覆盖而保持不被氧化。结果，由此得到的半导体器件具有以下结构：在低击穿电压MISFET(Qp)的有源区AC1中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处没有氮化物层SN，但在高击穿电压MISFET(Qp3)的有源区AC3中的半导体衬底SB的上部和元件隔离区ST的上部之间的边界处具有氮化物层SN。
形成低击穿电压p沟道MISFETQp和高击穿电压p沟道MISFETQp3中的每个的步骤类似于第一实施例(包括第二修改例)的步骤，使得这里省略对其的描述。
已经基于本发明的发明人创造的本发明的一些实施例具体描述了本发明。无须说，本发明不限于这些实施例，或受这些实施例限制，但在不脱离本发明主旨的情况下可进行变化。
接下来，将描述以上实施例中描述的一些细节。
[附录1]
一种制造半导体器件的方法，所述方法包括以下步骤：
(a)提供半导体衬底；
(b)在所述半导体衬底中形成沟槽；
(c)将所述半导体衬底中的所述沟槽的内表面氮化，以形成氮化物层；
(d)在所示步骤(c)之后，在所述沟槽中形成主要包括氧化硅的元件隔离区；
(e)将所述元件隔离区和所述元件隔离区环绕的第一有源区中的所述半导体衬底之间的边界处的所述氮化物层的上部氧化；
(f)在所示步骤(e)之后，在所述第一有源区中的所述半导体衬底上，经由第一栅绝缘膜形成第一MISFET的第一栅电极；以及
(g)在所述第一有源区中的所述半导体衬底中，形成所述第一MISFET的第一源/漏区，其中，所述第一栅电极的一部分在所述元件隔离区上方延伸。
[附录2]
根据附录1所述的制造半导体器件的方法，其中，所述第一MISFET是p沟道型。

Claims (8)

1.一种半导体器件，包括：
半导体衬底，具有第一元件隔离区以及与所述第一元件隔离区相邻的有源区；以及
MISFET，所述MISFET具有：
栅绝缘膜，形成在所述有源区中的所述半导体衬底上，
栅电极，形成在所述栅绝缘膜上，
源区，形成在所述有源区中的所述半导体衬底中，并且形成在所述栅电极的一侧上，
漏区，形成在所述有源区中的所述半导体衬底的第二部分中，并且形成在所述栅电极的另一侧上，以及
沟道区，形成在所述有源区中的所述半导体衬底中，并且形成在所述源区与所述漏区之间，
其中所述第一元件隔离区中的所述半导体衬底具有第一沟槽，
其中第一绝缘膜被掩埋在所述第一沟槽中，
其中所述第一绝缘膜与所述栅电极的一部分重叠，
其中所述第一绝缘膜具有：
氟被注入其中、并且位于所述栅电极的所述一部分的下方的第一部分，以及
在剖视图中位于所述第一绝缘膜的比所述第一部分更低侧的第二部分，以及
其中所述第一部分中的氟浓度高于所述第二部分中的氟浓度。
2.根据权利要求1所述的半导体器件，其中氟没有被注入所述第一绝缘膜的所述第二部分中。
3.根据权利要求1所述的半导体器件，
其中所述第一部分的厚度为10nm以上、并且500nm以下，以及
其中所述第一部分中的所述氟浓度为1×1018/cm3以上、并且1×1021/cm3以下。
4.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜由氧化硅构成，以及
其中由氮化物构成的第二绝缘膜形成在所述有源区中的所述半导体衬底与所述第一绝缘膜之间。
5.根据权利要求1所述的半导体器件，
其中所述半导体衬底包括第二元件隔离区，所述第二元件隔离区形成在所述第一元件隔离区的相对侧，其中所述有源区被夹在所述第一元件隔离区与所述第二元件隔离区之间，
其中所述第二元件隔离区中的所述半导体衬底具有：
第二沟槽；以及
第三绝缘膜，被掩埋在所述第二沟槽中，以及
其中所述第三绝缘膜与所述栅电极的其他部分重叠。
6.根据权利要求5所述的半导体器件，
其中所述沟道区形成在所述第一元件隔离区与所述第二元件隔离区之间，以及
其中氟在所述沟道区的沟道宽度方向上被注入到所述沟道区的两端中。
7.根据权利要求5所述的半导体器件，其中氟没有被注入到所述沟道区的所述两端之间的区中。
8.根据权利要求1所述的半导体器件，其中所述MISFET是p沟道MISFET。
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