以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
<半導体装置の構造について>
本実施の形態の半導体装置を図面を参照して説明する。図1および図2は、本実施の形態の半導体装置の要部平面図であり、図3および図4は、本実施の形態の半導体装置の要部断面図である。図1のA1−A1線の断面図が、図3にほぼ対応し、図1のB1−B1線の断面図が、図4にほぼ対応している。また、図1と図2とは、同じ平面領域が示されているが、図2では、フッ素が注入されている領域(フッ素注入領域FR)をドットのハッチングを付して示し、また、ゲート電極GE1の位置を二点鎖線で示してある。なお、図1および図2に示されるX方向は、ゲート電極GE1のゲート長方向に対応し、従って、ゲート電極GE1の下に形成されるチャネル領域のチャネル長方向に対応し、図1および図2に示されるY方向は、ゲート電極GE1のゲート幅方向に対応し、従って、ゲート電極GE1の下に形成されるチャネル領域のチャネル幅方向に対応している。図3は、X方向に沿った断面図であり、図4は、Y方向に沿った断面図である。なお、図1において、ゲート電極GE1のゲート幅W1を、符号W1を付して示してある。
本実施の形態の半導体装置は、STI(Shallow Trench Isolation)型の素子分離領域とMISFET(Metal Insulator Semiconductor Field Effect Transistor)とを有する半導体装置である。
以下、本実施の形態の半導体装置の構造について、図1〜図4を参照して具体的に説明する。
図1〜図4に示されるように、MISFETが半導体基板SBの主面に形成されている。
例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板SBは、絶縁体からなる素子分離領域STによって規定された活性領域AC1を有している。平面視において、活性領域AC1のそれぞれは、周囲を素子分離領域STによって囲まれている。すなわち、活性領域AC1は、半導体基板SBにおいて、素子分離領域STが形成されておらず、かつ周囲を素子分離領域STで囲まれた平面領域に対応している。
活性領域AC1の半導体基板SBにはMISFET、ここではpチャネル型のMISFETQp、が形成されている。すなわち、活性領域AC1の半導体基板SBにn型ウエルNWが形成されており、n型ウエルNWの表面上に、pチャネル型のMISFETQpのゲート絶縁膜として機能する絶縁膜GFを介して、pチャネル型のMISFETQpのゲート電極GE1が形成されている。
ゲート電極GE1は、導電膜により形成されている。例えば、ポリシリコン膜によりゲート電極GE1を形成し、ゲート電極GE1をシリコンゲート電極とすることができるが、その場合、そのポリシリコン膜は、不純物が導入されて低抵抗とされていることが好ましい。また、絶縁膜GFは、例えば薄い酸化シリコン膜などからなる。
ゲート電極GE1の側壁上には、絶縁膜からなるサイドウォールスペーサSWが形成されている。サイドウォールスペーサSWは、側壁絶縁膜とみなすことができる。
n型ウエルNWには、pチャネル型のMISFETQpのLDD(Lightly doped Drain)構造のソース・ドレイン領域(ソースまたはドレイン用の半導体領域)SD1が形成されている。すなわち、n型ウエルNWにおいて、ゲート電極GE1の両側(ゲート長方向の両側)にソース・ドレイン領域SD1が形成されている。ソース・ドレイン領域SD1は、p−型半導体領域(エクステンション領域)E1とそれよりも高不純物濃度のp+型半導体領域H1とにより構成されている。p+型半導体領域H1は、p−型半導体領域E1よりも接合深さが深くかつ不純物濃度が高い。低濃度のp−型半導体領域E1は、pチャネル型のMISFETQpのチャネル領域(ゲート電極GE1の直下の基板領域)に隣接するように、サイドウォールスペーサSWの下方に形成され、高濃度のp+型半導体領域H1は、低濃度のp−型半導体領域E1に隣接し、pチャネル型のMISFETQpのチャネル領域からp−型半導体領域E1の分だけ離間するように形成されている。
MISFETQpのチャネル領域(チャネル形成領域)は、活性領域AC1の半導体基板SB(n型ウエルNW)において、ゲート電極GE1の下の絶縁膜GFの下に形成される。すなわち、絶縁膜GFを介してゲート電極GE1と対向する部分の半導体基板SB(n型ウエルNW)に、MISFETQpのチャネル領域が形成される。
MISFETQp(すなわちMISFETQpを構成するゲート絶縁膜(絶縁膜GF)、ゲート電極GE1およびソース・ドレイン領域SD1)は、素子分離領域STで規定された(囲まれた)活性領域AC1に形成されている。但し、ゲート電極GE1は、一部が素子分離領域ST(活性領域AC1を囲む素子分離領域ST)上にも延在している。
図4では、ゲート電極GE1の一部が素子分離領域ST上に延在し、素子分離領域STとゲート電極GE1との間に絶縁膜GFが介在している場合が示されている。しかしながら、絶縁膜GFを熱酸化法により形成した場合には、素子分離領域STとゲート電極GE1との間に絶縁膜GFは介在せず、素子分離領域ST上に直接的にゲート電極GE1が形成された構造になる。
p+型半導体領域H1の上部やゲート電極GE1の上部には、サリサイド(Salicide:Self Aligned Silicide)技術などにより、金属シリサイド層SLが形成されている。金属シリサイド層SLは、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。金属シリサイド層SLにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
半導体基板SB上には、ゲート電極GE1およびサイドウォールスペーサSWを覆うように、絶縁膜として層間絶縁膜IL1が形成されている。層間絶縁膜IL1は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。層間絶縁膜IL1の上面は平坦化されている。
層間絶縁膜IL1にはコンタクトホール(開口部、貫通孔)CTが形成されており、コンタクトホールCT内に、接続用の導電体部として導電性のプラグ(コンタクトプラグ)PGが形成されている。
プラグPGは、コンタクトホールCTの底部および側壁(側面)上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールCTを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図3および図4では、プラグPGを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグPGを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグPGを構成する主導体膜は、タングステン膜とすることができる。
コンタクトホールCTおよびそれに埋め込まれたプラグPGは、p+型半導体領域H1およびゲート電極GE1の上などに形成される。p+型半導体領域H1上に配置されたプラグPGは、そのp+型半導体領域H1と電気的に接続され、ゲート電極GE1上に配置されたプラグPGは、そのゲート電極GE1と電気的に接続されている。
プラグPGが埋め込まれた層間絶縁膜IL1上には配線M1が形成されている。配線M1は、例えばダマシン配線(埋込配線)であり、層間絶縁膜IL1上に形成された絶縁膜IL2に設けられた配線溝に埋め込まれている。配線M1は、プラグPGを介して、p+型半導体領域H1あるいはゲート電極GE1などと電気的に接続されている。
配線M1よりも更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線(埋込配線)に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などを採用することもできる。
また、素子分離領域(STI絶縁膜、STI分離膜)STは、STI(Shallow Trench Isolation)法により形成されている。STI法とは、半導体基板の主面に溝(素子分離用の溝)を形成してから、その溝に絶縁膜を埋め込む手法である。このため、素子分離領域STは、半導体基板SBに形成された溝(素子分離用の溝)TRに埋め込まれた絶縁膜からなる。溝TRに埋め込まれた絶縁膜は、具体的には酸化シリコン膜であるため、素子分離領域STは、半導体基板SBに形成された溝TRに埋め込まれた酸化シリコン膜からなる。
半導体基板SBの溝TRの内面(側面および底面)は、窒化されている。すなわち、溝TRの内面を構成する半導体基板SBの表面は、窒化されており、窒化層(窒化膜)SNが形成されている。このため、窒化層SNは、素子分離領域ST(すなわち溝TRに埋め込まれた酸化シリコン膜)の側面および底面に隣接している。窒化層SNは、溝TRに酸化シリコン膜を埋め込む前に、溝TRの内面で露出する半導体基板SBの表面(露出面)を窒化することにより形成したものである。このため、半導体基板SBがシリコン基板の場合、窒化層SNは窒化シリコンからなる。窒化層SNは、溝TRの内面(側面および底面)全体に形成されていることが好ましい。
また、素子分離領域STを含む半導体基板SBの表層部にフッ素(F)が注入されており、フッ素(F)が注入されている領域(以下、フッ素注入領域FRと称する)を、図2〜図4では、ドットのハッチングを付して示してある。フッ素(F)は、半導体基板SBの表層部に注入されているが、平面視において、活性領域AC1全体に注入されているのではなく、活性領域AC1と素子分離領域STとの境界付近(すなわち活性領域AC1の外周部)に注入されている。また、フッ素(F)は、素子分離領域STの表層部にも注入されているが、素子分離領域STにおいては、平面視において、活性領域AC1と素子分離領域STとの境界付近だけに注入されていても、あるいは、素子分離領域ST全体に注入されていてもよい。また、素子分離領域STと活性領域AC1の半導体基板SBとの間には、窒化層SNが介在しているため、素子分離領域STと活性領域AC1の半導体基板SBとの間に介在する窒化層SNの上部にも、フッ素(F)が注入されている。
詳細は後述するが、フッ素(F)を注入しているのは、窒化層SNに起因したNBTI特性の劣化を抑制または防止するためであり、そのためには、ゲート電極GE1と平面視で重なる領域において、素子分離領域STとチャネル領域(MISFETQpのチャネル領域)との境界付近にフッ素(F)が導入(注入)されていることが重要である。このため、フッ素注入領域FRは、図2にドットのハッチングを付して示される領域に形成されている場合に限定されず、例えば、後述の図25に示される領域に形成されていてもよい。
<半導体装置の製造工程について>
次に、本実施の形態の半導体装置の製造工程について説明する。
図5〜図21は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。このうち、図15が要部平面図であり、図5〜図14および図16〜図21が要部断面図である。但し、図11、図13、図16、図18および図20には、上記図3に相当する断面、すなわち上記図1のA1−A1線に相当する位置での断面が示され、図5〜図10、図12、図14、図17、図19および図21には、上記図4に相当する断面、すなわち上記図1のB1−B1線に相当する位置での断面が示されている。また、図15は、平面図であるが、理解を簡単にするために、フォトレジストパターンに斜線のハッチングを付してある。
図5に示されるように、まず、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)SBを用意(準備)する。
次に、半導体基板SB主面(主面全面)上に、絶縁膜ZMを形成する。絶縁膜ZMは、例えば窒化シリコン膜からなり、CVD(Chemical Vapor Deposition:化学気相成長)法(例えば熱CVD法)などを用いて形成することができる。半導体基板SBの表面を酸化して酸化膜を形成してから、その酸化膜上に、絶縁膜ZMとして窒化シリコン膜をCVD法などにより形成することもできる。
次に、半導体基板SBの主面(主面全面)上に、すなわち絶縁膜ZM上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図5に示されるように、マスク層としてフォトレジストパターン(レジストパターン、レジスト層、マスク層)PR1を形成する。フォトレジストパターンPR1は、溝TR形成予定領域に開口部OP1を有している。
次に、フォトレジストパターンPR1をエッチングマスクとして用いて、絶縁膜ZMおよび半導体基板SBを順次ドライエッチングすることにより、図6に示されるように、素子分離領域ST形成予定領域の半導体基板SBに、溝TRを形成する。溝TRは、素子分離用の溝であり、すなわち素子分離領域ST形成用の溝である。
溝TRは、絶縁膜ZMおよび半導体基板SBにかけて形成されている。すなわち、溝TRは、絶縁膜ZMを貫通し、溝TRの底部が半導体基板SBの厚みの途中に位置するように形成されている。半導体基板SBにおける溝TRの深さ(半導体基板SBの表面から溝TRの底面までの深さ)は、例えば300〜700nm程度である。溝TRの形成後、フォトレジストパターンPR1は除去する。
次に、図7に示されるように、溝TRの内面(側面および底面)で露出する半導体基板SBの表面(露出面)を窒化する。この窒化処理は、例えば、窒素雰囲気中で半導体基板SBを熱処理する窒素アニールなどにより、行うことができる。
この窒化処理により、半導体基板SBの溝TRの内面(側面および底面)が窒化される。すなわち、溝TRの内面を構成する半導体基板SBの表面(露出面)が窒化されて、図7に示されるように、窒化層(窒化膜)SNが形成される。半導体基板SBがシリコン基板の場合、窒化層SNは窒化シリコンからなる。窒化層SNは、溝TRの内面(側面および底面)全体に形成される。窒化層SNの厚みは、例えば0.1〜1.0nm程度とすることができる。溝TRの外部の半導体基板SBの上面は、絶縁膜ZMで覆われているため、この窒化処理で窒化されるのを防止することができる。
また、溝TRの内面を窒化して窒化層SNを形成する代わりに、CVD法などを用いて窒化シリコン膜を溝TRの内面上に堆積する手法も考えられるが、後で形成する素子分離領域STの再酸化による膨張を防ぐには、CVD法などを用いて窒化シリコン膜を堆積するのではなく、溝TRの内面を窒化して窒化層SNを形成することが好ましい。また、半導体装置の微細化が進むと、溝TRの幅も小さくなるため、溝TRの内面を窒化して窒化層SNを形成する代わりに、CVD法などを用いて窒化シリコン膜を溝TRの内面上に堆積する手法では、窒化シリコン膜を溝TRの内面に上手く形成できなくなる。このため、本実施の形態では、溝TRの内面を窒化して窒化層SNを形成している。
次に、図8に示されるように、半導体基板SBの主面(主面全面)上に、すなわち絶縁膜ZM上に、溝TR内を埋めるように、絶縁膜UZを形成(堆積)する。絶縁膜UZは、好ましくは酸化シリコン膜からなり、例えばCVD法により形成することができる。絶縁膜UZの成膜法として、プラズマCVDは好適であり、HDP(High Density Plasma:高密度プラズマ)−CVD法は特に好適である。絶縁膜UZは、溝TR内を埋めることができるような厚みに形成する。
次に、絶縁膜UZをCMP(Chemical Mechanical Polishing:化学的機械的研磨)法により研磨する。これにより、図9に示されるように、溝TRの外部の絶縁膜UZが除去され、溝TR内に絶縁膜UZが残される。
このCMP処理を終了した段階では、絶縁膜ZMの上面が露出され、溝TR内に残存する絶縁膜UZの上面は、絶縁膜ZMの上面と概ね同じ高さ位置にある。このCMP処理を、絶縁膜UZ(酸化シリコン膜)の研磨速度に比べて、絶縁膜ZM(窒化シリコン膜)の研磨速度が小さくなるような条件で行えば、絶縁膜ZMをCMP処理のストッパ膜(または保護膜)として機能させることができる。
次に、図10に示されるように、溝TR内の絶縁膜UZの上部(上面)をドライエッチングによってエッチバックすることにより、溝TR内の絶縁膜UZの上面を後退させる。
このエッチングは、絶縁膜UZ(酸化シリコン膜)のエッチング速度に比べて絶縁膜ZM(窒化シリコン膜)のエッチング速度が小さくなるようなエッチング条件で行うことが好ましい。これにより、このエッチングの前(図9の段階)には、溝TR内の絶縁膜UZの上面の高さ位置は、絶縁膜ZMの上面の高さ位置とほぼ同じであったものが、このエッチングの後(図10の段階)には、溝TR内の絶縁膜UZの上面の高さ位置は、絶縁膜ZMの上面の高さ位置よりも低くなる。但し、溝TR内の絶縁膜UZの上面の高さ位置が、半導体基板SBの上面(ここでは半導体基板SBと絶縁膜ZMとの界面)の高さ位置よりも低くなる前に、ドライエッチングを終了することが好ましい。このため、ドライエッチングを終了した段階(図10の段階)では、溝TR内の絶縁膜UZの上面の高さ位置は、半導体基板SBの上面の高さ位置とほぼ同じか、それよりも若干高くなっている。
次に、図11および図12に示されるように、ウェットエッチングにより絶縁膜ZMを除去する。この際のウェットエッチングは、絶縁膜ZM(窒化シリコン膜)のエッチング速度に比べて絶縁膜UZ(酸化シリコン膜)のエッチング速度が小さくなるようなエッチング条件で行われることが好ましい。これにより、このウェットエッチングでは、絶縁膜ZMを選択的に除去することができる。上記図5で絶縁膜ZM(窒化シリコン膜)を形成する前に、半導体基板SBの上面に酸化シリコン膜を形成していた場合は、このウェットエッチングで絶縁膜ZMを除去した後に、その酸化シリコン膜(絶縁膜ZMの下の酸化シリコン膜)を除去することもできる。これにより、半導体基板SBの上面(表面、Si面)が露出される。
また、ここでは、上記図8のように絶縁膜UZを形成した後、絶縁膜UZをCMP法により研磨することで図9の構造を得てから、絶縁膜UZをエッチバックし、その後に絶縁膜ZMを除去して、図11および図12の構造を得る場合について説明している。他の形態として、上記図8のように絶縁膜UZを形成した後、絶縁膜UZをCMP法により研磨する際に、絶縁膜ZMも研磨して除去することもでき、その場合、CMP工程を終了した段階で、図9の構造ではなく、図11および図12の構造を得ることができる。
このようにして、図11および図12に示されるように、半導体基板SBの溝TR内に埋め込まれた絶縁膜UZからなる素子分離領域STが形成される。このように、素子分離領域STは、STI(Shallow Trench Isolation)法により形成される。上記図7の工程で半導体基板SBの溝TRの内面を窒化して窒化層SNを形成しているため、素子分離領域STの側面および底面は、窒化層SNに隣接した状態になっている。すなわち、素子分離領域STの側面および底面は、窒化層SNで覆われている。素子分離領域STを形成したことで、半導体基板SBにおいては、素子分離領域STによって活性領域(AC1)が規定(画定)され、その活性領域(AC1)に、以降の工程で種々の半導体素子(ここではMISFETQp)が形成される。
なお、素子分離領域ST形成工程で重要なのは、半導体基板SBに素子分離用の溝(TR)を形成してから、素子分離用の溝(TR)の内面を窒化し、その後、素子分離用の溝(TR)に絶縁膜(好ましくは酸化シリコン膜)を埋め込むことにより、素子分離領域STを形成することである。
次に、半導体基板SBの主面(主面全面)上にフォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図13〜図15に示されるように、マスク層としてフォトレジストパターン(レジストパターン、レジスト層、マスク層)PR2を形成する。図15は、フォトレジストパターンPR2を形成した段階の平面図である。フォトレジストパターンPR2の開口部OP2は、上記フォトレジストパターンPR1の開口部OP1よりも若干大きな平面形状および寸法を有している。このため、平面視において、フォトレジストパターンPR2の開口部OP2は、素子分離領域STを内包し、素子分離領域STよりも若干大きな平面形状および寸法を有している。別の見方をすると、フォトレジストパターンPR2は、活性領域AC1を覆っているが、平面視において、フォトレジストパターンPR2は、活性領域AC1に内包され、活性領域AC1よりも若干小さな平面形状および寸法を有している。このため、素子分離領域STと、窒化層SNと、活性領域AC1の外周部とが、フォトレジストパターンPR2の開口部OP2から露出されることになる。
次に、フォトレジストパターンPR2をイオン注入阻止マスク(マスク層)として用いて、半導体基板SB(素子分離領域STを含む)に対してフッ素(F)をイオン注入する。このイオン注入を、以下ではイオン注入IM1と称し、図13および図14では、イオン注入IM1を矢印で模式的に示してある。
このイオン注入IM1により、フォトレジストパターンPR2の開口部OP2から露出する半導体基板SBに対して、フッ素(F)がイオン注入される。このため、イオン注入IM1では、フォトレジストパターンPR2の開口部OP2から露出する素子分離領域STの表層部と、フォトレジストパターンPR2の開口部OP2から露出する窒化層SNの上部とに、フッ素(F)がイオン注入される。また、イオン注入IM1では、窒化層SNに隣接する基板領域(活性領域AC1の外周部の半導体基板SB)の上部にも、フッ素(F)がイオン注入される。図13および図14では、フッ素(F)が注入された領域であるフッ素注入領域FRを、ドットのハッチングを付して示してある。イオン注入IM1の後、フォトレジストパターンPR2は除去する。
深さ方向(半導体基板SBの主面に略垂直な方向)に見ると、フッ素(F)は、半導体基板SBの主面を基準として、深さ(注入深さ)L1までの領域に注入される。フッ素(F)の注入深さL1は、例えば10〜500nm程度とすることができる。すなわち、フッ素注入領域FRの底面(下面)の深さ位置は、半導体基板SBの主面を基準として、10〜500nm程度の深さ位置とすることができる。また、半導体基板SBの主面において、窒化層SNと基板領域との界面から、フッ素注入領域FRの活性領域AC1側の端部までの距離(間隔)L2は、例えば10〜500nm程度とすることができる。すなわち、活性領域AC1の半導体基板SBにおいて、窒化層SNから距離(間隔)L2以内の領域にフッ素(F)が注入され、窒化層SNから距離(間隔)L2以上離れた領域には、フッ素(F)は注入されない。なお、距離L2は、半導体基板SBの主面に平行な方向の距離(間隔)である。また、注入されたフッ素(F)の濃度は、例えば1×1018〜1×1021/cm3程度とすることができる。
ここで、基板領域とは、半導体基板SBの一部に対応しており、具体的には、半導体基板SBを構成する単結晶シリコンからなる領域を、基板領域と称している。
次に、素子分離領域STによって規定された活性領域AC1において、図16および図17に示されるように、半導体基板SBの主面から所定の深さに渡ってn型ウエルNWを形成する。n型ウエルNWは、半導体基板SBに対してリン(P)またはヒ素(As)などのn型の不純物をイオン注入することによって形成することができる。
次に、半導体基板SBの表面上に、すなわちn型ウエルNWの表面上に、絶縁膜GFを介してゲート電極GE1を形成する。この工程は、具体的には次のようにして行うことができる。
すなわち、まず、半導体基板SBの表面上に、すなわちn型ウエルNWの表面上に、ゲート絶縁膜用の絶縁膜GFを形成する。絶縁膜GFは、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。絶縁膜GFを酸化処理(例えば熱酸化)により形成した場合、活性領域AC1の半導体基板SB上、すなわちn型ウエルNW上には絶縁膜GFが形成されるが、素子分離領域ST上には絶縁膜GFは形成されない。それから、半導体基板SBの主面(主面全面)上に、ゲート電極用の導電膜として、例えばポリシリコン膜を形成する。このポリシリコン膜は、成膜時または成膜後に不純物が導入されて低抵抗率とされている。それから、このポリシリコン膜上にフォトリソグラフィ技術を用いてフォトレジストパターン(図示せず)を形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングによりポリシリコン膜をエッチングしてパターニングする。これにより、図16および図17に示されるように、パターニングされた導電膜(ここではポリシリコン膜)からなるゲート電極GE1を形成することができる。ゲート電極GE1は、半導体基板SB(n型ウエルNW)上に絶縁膜GFを介して形成される。その後、フォトレジストパターンは除去される。ゲート電極GE1の下に絶縁膜GFが残存して、ゲート絶縁膜となる。
次に、図18および図19に示されるように、素子分離領域STによって規定された活性領域AC1において、n型ウエルNWにおけるゲート電極GE1の両側の領域にホウ素(B)などのp型の不純物をイオン注入することにより、p−型半導体領域(エクステンション領域)E1を形成する。
このイオン注入の際に、ゲート電極GE1はイオン注入阻止マスクとして機能することができるため、n型ウエルNWにおけるゲート電極GE1の直下の領域には、不純物はイオン注入されず、p−型半導体領域E1は、ゲート電極GE1の側壁に自己整合して形成される。p−型半導体領域E1は、ゲート電極GE1の直下には形成されないため、図18には図示されるが、図19には図示されない。
次に、ゲート電極GE1の側壁上に、側壁絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサSWを形成する。サイドウォールスペーサSWは、例えば、半導体基板SBの主面(主面全面)上に絶縁膜(酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜)を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。
次に、素子分離領域STによって規定された活性領域AC1において、n型ウエルNWにおけるゲート電極GE1およびサイドウォールスペーサSWの両側の領域にリン(P)またはヒ素(As)などのn型の不純物をイオン注入することにより、p+型半導体領域H1を形成する。
このイオン注入の際に、ゲート電極GE1およびその側壁上のサイドウォールスペーサSWはイオン注入阻止マスクとして機能することができるため、n型ウエルNWにおけるゲート電極GE1の直下の領域とそのゲート電極GE1の側壁上のサイドウォールスペーサSWの直下の領域とには、不純物はイオン注入されない。このため、p+型半導体領域H1は、ゲート電極GE1の側壁上のサイドウォールスペーサSWの側面(ゲート電極GE1に接している側とは反対側の面)に自己整合して形成される。p+型半導体領域H1は、ゲート電極GE1の直下には形成されないため、図18には図示されるが、図19には図示されない。p+型半導体領域H1は、p−型半導体領域E1よりも接合深さが深くかつ不純物濃度が高く、低不純物濃度のp−型半導体領域E1と高不純物濃度のp+型半導体領域H1とにより、LDD構造のソース・ドレイン領域SD1が形成されることになる。
次に、これまでに導入した不純物の活性化のためのアニール処理(熱処理)を行う。
このようにして、図18および図19に示されるように、素子分離領域STによって規定された活性領域AC1において、電界効果トランジスタとしてpチャネル型のMISFETQpが形成される。
次に、図20および図21に示されるように、サリサイド技術により、ゲート電極GE1およびp+型半導体領域H1の表面(表層部分)に、金属シリサイド層SLを形成する。この金属シリサイド層SLは、ゲート電極GE1およびp+型半導体領域H1を覆うように例えばコバルト(Co)膜またはニッケル(Ni)膜あるいは白金−ニッケル合金膜などの金属膜を堆積して熱処理することにより、形成することができ、その後、未反応の金属膜は除去される。
次に、上記図3および図4に示されるように、半導体基板SBの主面(主面全面)上に、ゲート電極GE1およびサイドウォールスペーサSWを覆うように、層間絶縁膜IL1を形成する。その後、層間絶縁膜IL1の上面をCMP法により研磨するなどして、層間絶縁膜IL1の上面を平坦化することもできる。
次に、層間絶縁膜IL1上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして用いて、層間絶縁膜IL1をドライエッチングすることにより、層間絶縁膜IL1にコンタクトホールCTを形成する。それから、コンタクトホールCT内に、例えばタングステン(W)を主体とする導電性のプラグPGを形成する。
プラグPGを形成するには、例えば、コンタクトホールCTの内部(底部および側壁上)を含む層間絶縁膜IL1上に、バリア導体膜(例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜)を形成する。それから、タングステン膜などからなる主導体膜をバリア導体膜上にコンタクトホールCTを埋めるように形成してから、コンタクトホールCTの外部の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。
次に、プラグPGが埋め込まれた層間絶縁膜IL1上に、絶縁膜IL2を形成する。絶縁膜IL2は、単層の絶縁膜または複数の絶縁膜の積層膜として形成することもできる。
次に、シングルダマシン法により第1層目の配線である配線M1を形成する。具体的には、次のようにして配線M1を形成することができる。まず、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜IL2に配線溝を形成する。それから、配線溝の底面および内壁上を含む絶縁膜IL2上にバリア導体膜を形成してから、バリア導体膜上にシード膜として薄い銅膜をスパッタリング法などで堆積した後、電解めっき法によりシード膜上に主導体膜として銅めっき膜を堆積し、この銅めっき膜により配線溝の内部を埋め込む。その後、配線溝の外部の不要な銅めっき膜、シード膜およびバリア導体膜をCMP法などにより除去することにより、配線溝内に、第1層目の配線M1を形成することができる。このようにして、上記図3および図4に示される構造が得られる。
その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
<検討例について>
次に、本発明者が検討した検討例について説明する。
図22は、本発明者が検討した第1検討例の半導体装置の要部断面図であり、図23は、本発明者が検討した第2検討例の半導体装置の要部断面図であり、いずれも本実施の形態の上記図4に相当する断面が示されている。
図22に示される第1検討例の半導体装置では、溝TRの内面(側面および底面)は、窒化されていない。すなわち、図22の第1検討例の半導体装置の製造工程においては、半導体基板SBに溝TRを形成した後で、その溝TRを埋める酸化シリコン膜(絶縁膜UZ)を形成する前に、半導体基板SBの溝TRの内面(側面および底面)を窒化する工程(上記図7の工程)は行われていない。このため、図22の第1検討例の半導体装置においては、素子分離領域STと半導体基板SBとの間には、上記窒化層SNに相当するものは形成されておらず、素子分離領域STと基板領域とは互いに隣接した状態になっている。そして、図22の第1検討例の半導体装置の製造工程においては、上記イオン注入IM1に相当する工程(図13〜図15の工程)は行われていないため、図22の第1検討例の半導体装置では、上記フッ素注入領域FRに相当するものは形成されていない。
図22に示される第1検討例の半導体装置の場合、素子分離領域STを形成した後の種々の工程において、溝TRに埋め込まれた素子分離領域STが再酸化されて膨張してしまう虞がある。例えば、ゲート絶縁膜用の絶縁膜を形成する際の熱酸化工程で、溝TRに埋め込まれた素子分離領域STが膨張してしまう。素子分離領域STが膨張すると、それに起因して活性領域の半導体基板SBに結晶欠陥が発生してしまい、製造された半導体装置の信頼性を低下させる虞がある。
そこで、図23に示される第2検討例の半導体装置について検討した。
図22の第1検討例の半導体装置とは異なり、図23の第2検討例の半導体装置では、半導体基板SBの溝TRの内面(側面および底面)は、窒化されている。すなわち、第2検討例の半導体装置の製造工程においては、半導体基板SBに溝TRを形成した後で、その溝TRを埋める酸化シリコン膜(絶縁膜UZ)を形成する前に、半導体基板SBの溝TRの内面(側面および底面)を窒化している。このため、図23の第2検討例の半導体装置においては、素子分離領域STと半導体基板SBとの間には、窒化層SNが形成されている。窒化層SNは、溝TRの内面全体に形成されている。そして、図23の第2検討例の半導体装置の製造工程においては、上記イオン注入IM1に相当する工程(図13〜図15の工程)は行われていないため、図23の第2検討例の半導体装置では、上記フッ素注入領域FRに相当するものは形成されていない。
図23の第2検討例の半導体装置の場合、半導体基板SBの溝TRの内面全体が窒化されているため、素子分離領域STを形成した後の種々の工程において、溝TRに埋め込まれた素子分離領域STが再酸化されて膨張してしまうのを抑制または防止することができる。例えば、ゲート絶縁膜用の絶縁膜を形成する際の熱酸化工程で、溝TRに埋め込まれた素子分離領域STが膨張してしまうのを抑制または防止することができる。このため、素子分離領域STの膨張に起因して活性領域の半導体基板SBに結晶欠陥が発生するのを抑制または防止することができるため、製造された半導体装置の信頼性を向上させることができる。
しかしながら、図23の第2検討例の半導体装置の場合、MISFETのNBTI(Negative Bias Temperature Instability:負バイアス温度不安定性)特性が劣化しやすいことが、本発明者の検討により分かった。ここで、NBTI特性とは、高温でバイアス電圧(負のバイアス電圧)を印加すると、MISFETの特性(しきい値電圧)が変動する現象に対応している。NBTI特性が劣化(悪化)することは、高温でバイアス電圧(負のバイアス電圧)を印加したときの、MISFETのしきい値電圧の変化量が大きくなることに対応している。
すなわち、図23の第2検討例の半導体装置の場合、NBTI特性の劣化が大きく、しかも、NBTI特性の劣化の程度がゲート幅に依存し、ゲート幅が小さくなるほど、pチャネル型MISFETのNBTI特性の劣化が激しくなることが、本発明者の検討により分かった。
図24は、第1検討例の半導体装置と第2検討例の半導体装置についての、NBTI特性のゲート幅依存性を示すグラフである。図24のグラフの横軸は、pチャネル型MISFETのゲート電極のゲート幅に対応している。また、図24のグラフの縦軸は、高温負バイアス電圧(NBTストレス)を印加する前後でのpチャネル型MISFETのしきい値電圧の変化量に対応している。但し、図24のグラフの縦軸の値は、第1検討例の半導体装置と第2検討例の半導体装置とのそれぞれにおいて、ゲート幅が10μmの場合のNBTストレスの前後でのしきい値電圧の変化量を基準として規格化してある。
図24のグラフから、図22の第1検討例の半導体装置の場合に比べて、図23の第2検討例の半導体装置の場合は、NBTI特性の劣化が大きく、ゲート幅が小さくなるほど、pチャネル型MISFETのNBTI特性の劣化が激しくなることが分かる。
<主要な特徴と効果について>
本実施の形態の半導体装置は、半導体基板SBと、半導体基板SBに形成された溝TR内に埋め込まれた素子分離領域STと、素子分離領域STで囲まれた活性領域AC1(第1活性領域)の半導体基板SB上に絶縁膜GF(第1ゲート絶縁膜)を介して形成されたゲート電極GE1と、活性領域AC1の半導体基板SBに形成されたソース・ドレイン領域SD1と、を有している。
ゲート電極GE1(第1ゲート電極)は、MISFETQp(第1MISFET)用のゲート電極であり、ゲート電極GE1の下の絶縁膜GF(第1ゲート絶縁膜)は、MISFETQp(第1MISFET)のゲート絶縁膜として機能し、ソース・ドレイン領域SD1(第1ソース・ドレイン領域)は、MISFETQp(第1MISFET)用のソース・ドレイン領域である。素子分離領域STは、酸化シリコンを主体としており、具体的には、溝TRに埋め込まれた酸化シリコン膜からなる。
本実施の形態の主要な特徴のうちの一つは、半導体基板SBの溝TRの内面(側面および底面)が窒化されていることである。
本実施の形態とは異なり、上記図22に示される第1検討例の半導体装置のように、素子分離領域STを埋め込む溝TRの内面が窒化されていない場合には、上述したように、素子分離領域STを形成した後の種々の工程において、溝TRに埋め込まれた素子分離領域STが再酸化されて膨張してしまう虞がある。これは、活性領域の半導体基板SBに結晶欠陥を発生させてしまい、製造された半導体装置の信頼性を低下させる虞がある。
それに対して、本実施の形態では、素子分離領域STを埋め込むための半導体基板SBの溝TRの内面(側面および底面)が窒化されているため、素子分離領域STを形成した後の種々の工程において、溝TRに埋め込まれた素子分離領域STが再酸化されて膨張してしまうのを抑制または防止することができる。例えば、ゲート絶縁膜用の絶縁膜(ここでは絶縁膜GFに対応)を形成する際の熱酸化工程で、溝TRに埋め込まれた素子分離領域STが膨張してしまうのを抑制または防止することができる。このため、素子分離領域STの膨張に起因して活性領域の半導体基板SBに結晶欠陥が発生するのを抑制または防止することができるため、製造された半導体装置の信頼性を向上させることができる。
本実施の形態の主要な特徴のうちの他の一つは、ゲート電極GE1は、一部が素子分離領域ST上に延在しており、ゲート電極GE1の下において、素子分離領域STとMISFETQpのチャネル領域との境界付近に、フッ素(F)が導入されていることである。換言すれば、平面視において、ゲート電極GE1は、一部が素子分離領域STと重なっており、ゲート電極GE1と平面視で重なる領域において、素子分離領域STとMISFETQpのチャネル領域との境界付近に、フッ素(F)が導入されている。これにより、NBTI特性の劣化を抑制または防止することができ、半導体装置の信頼性を向上させることができる。以下、具体的に説明する。
ゲート電極が活性領域の半導体基板上だけでなく、その活性領域を囲む素子分離領域上にも延在していた場合には、素子分離領域を埋め込むための半導体基板SBの溝の内面が窒化されていると、NBTI特性が劣化する虞がある。すなわち、上記図22の第1検討例の場合に比べて、上記図23の第2検討例の半導体装置の場合には、NBTI特性の劣化が大きく、しかも、NBTI特性の劣化の程度がゲート幅に依存し、ゲート幅が小さくなるほど、pチャネル型MISFETのNBTI特性の劣化が激しくなる。
つまり、素子分離領域を埋め込むための半導体基板の溝の内面を窒化することは、素子分離領域の再酸化による膨張を防ぐためには有効であるが、NBTI特性の劣化を増大させてしまうのである。
本実施の形態とは異なり、ゲート電極が活性領域の半導体基板上に延在するが、その活性領域を囲む素子分離領域上には延在せず、ゲート電極のゲート幅方向の両端部がその活性領域の半導体基板上に位置する場合も考えられる。この場合、たとえ素子分離領域を埋め込むための半導体基板の溝の内面が窒化されて窒化層が形成されていたとしても、その窒化層はMISFETのゲート絶縁膜やチャネル領域からはかなり離れているため、その窒化層はMISFETのNBTI特性にはほとんど影響を与えず、その窒化層の有無によりNBTI特性はほとんど変化しない。
しかしながら、ゲート電極は、一部が素子分離領域上にも延在していることが一般的である。これは、ゲート電極上にコンタクトホールを形成してそのコンタクトホールに埋め込んだプラグをゲート電極に電気的に接続する場合、素子分離領域上に位置する部分のゲート電極上にコンタクトホールおよびそれを埋めるプラグを配置するためである。そうすることにより、コンタクトホール形成時に、コンタクトホールの形成位置がたとえ設計位置から多少ずれたとしても、コンタクトホールからは素子分離領域が露出され、基板領域は露出されずに済むため、ゲート電極に接続すべきプラグが半導体基板に電気的に接続されてしまうのを的確に防止することができる。また、半導体基板上に延在する一本のゲート電極が複数のMISFETのゲート電極を兼ねる場合には、MISFET間の素子分離領域上をゲート電極が延在する必要がある。
このため、上記図22の第1検討例の半導体装置、上記図23の第2検討例の半導体装置、本実施の形態の半導体装置(変形例を含む)および後述の実施の形態2の半導体装置(変形例を含む)のいずれにおいても、ゲート電極は、一部が素子分離領域(活性領域を囲む素子分離領域)上にも延在している。
ゲート電極が活性領域の半導体基板上だけでなく、その活性領域を囲む素子分離領域上にも延在していた場合には、素子分離領域を埋め込むための半導体基板の溝の内面全体が窒化されて窒化層が形成されていると、その窒化層はMISFETのゲート絶縁膜やチャネル領域に近接しているため、その窒化層がMISFETのNBTI特性に影響を与えやすくなる。上記図23の第2検討例の半導体装置では、窒化層SNがMISFETのゲート絶縁膜やチャネル領域に近接しているため、窒化層SNがMISFETのNBTI特性に影響を与えてしまい、NBTI特性の劣化が大きくなり、NBTI特性の劣化の程度がゲート幅に依存し、ゲート幅が小さくなるほど、pチャネル型MISFETのNBTI特性の劣化が激しくなると考えられる。
それに対して、本実施の形態では、ゲート電極GE1の下において、素子分離領域STとMISFETQpのチャネル領域との境界付近に、フッ素(F)が導入されている。窒素(N)は、NBTI特性の劣化を促進させてしまう元素であるのに対して、フッ素(F)は、NBTI特性の劣化を抑制するのに有効な元素である。本実施の形態では、ゲート電極GE1の下において、素子分離領域STとMISFETQpのチャネル領域との境界付近に、フッ素(F)が導入されていることにより、NBTI特性の劣化を抑制または防止することができ、また、NBTI特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
つまり、本実施の形態では、半導体基板SBの溝TRの内面(側面および底面)を窒化して窒化層SNを形成することで、その溝TRに埋め込んだ素子分離領域STの再酸化による膨張を防ぐとともに、その窒化層SNによるNBTI特性の劣化を、フッ素(F)の導入により防いでいるのである。
このように、NBTI特性の劣化を抑制または防止するには、フッ素(F)を導入することが有効であるが、フッ素の導入領域としては、ゲート電極GE1の下において、素子分離領域STとMISFET(Qp)のチャネル領域との境界付近が、特に有効である。これは、半導体基板SBの溝TRの内面に形成された窒化層SNのうち、NBTI特性の劣化に寄与しやすいのは、MISFETのゲート絶縁膜やチャネル領域に近接している部分であり、すなわち、ゲート電極GE1の下において、素子分離領域STとチャネル領域との境界付近に存在する窒化層SNだからである。このため、NBTI特性の劣化に寄与しやすい部分の窒化層SNおよびその近傍にフッ素(F)を導入することが、窒化層SNに起因するNBTI特性の劣化を抑制または防止するのに有効である。従って、ゲート電極GE1の下において、素子分離領域STとMISFET(Qp)のチャネル領域との境界付近にフッ素(F)を導入することが、MISFET(Qp)のNBTI特性の劣化を抑制または防止するためには、特に有効である。つまり、図25において、ドットのハッチングが付された領域にフッ素(F)を導入することが、NBTI特性の劣化を抑制または防止するためには、特に有効である。
図25は、他の形態の半導体装置の要部平面図であり、上記図2に対応するものである。上記図2と同様に、図25においても、フッ素(F)が注入されている領域(フッ素注入領域FR)をドットのハッチングを付して示してある。図25のB1−B1線の断面図は、上記図4と同じであるが、図25のA1−A1線の断面図は、上記図3において、フッ素注入領域FRを除いた図に対応する。図25においては、ゲート電極GE1の下における、素子分離領域STとチャネル領域との境界付近の領域にフッ素(F)が導入(注入)され、それ以外の領域にはフッ素(F)は導入(注入)されていない。
つまり、本実施の形態では、活性領域AC1とその活性領域AC1を囲む素子分離領域STとの境界付近にフッ素(F)が導入されているが、少なくともゲート電極GE1の直下の領域において、チャネル領域と素子分離領域STとの境界付近にフッ素(F)が導入されていればよい。そして、ゲート電極GE1の直下において、素子分離領域STとチャネル領域との間の窒化層SNの上部にフッ素(F)が導入されていることが、NBTI特性の劣化を抑制するために、特に有効である。
但し、活性領域の半導体基板SBにフッ素(F)が導入されていると、その活性領域に形成するMISFETの特性が、導入したフッ素(F)により、意図せずして変動してしまうリスクがある。このため、活性領域AC1の半導体基板SBにおいては、活性領域AC1の外周部にフッ素(F)が注入されることは許容されるが、外周部以外(外周部よりも内側)にはフッ素(F)を注入しないことが好ましい。これにより、導入したフッ素(F)により意図せずしてMISFETの特性が変動するリスクを低減することができる。一方、素子分離領域STにおいては、活性領域AC1に隣接する領域にもフッ素(F)が注入されていても、あるいは、素子分離領域ST全体にフッ素が注入されていてもよい。これは、活性領域AC1の半導体基板SBにフッ素(F)が導入されることに比べて、素子分離領域STにフッ素(F)が導入されることは、導入したフッ素(F)により意図せずしてMISFETの特性が変動するリスクを増大させにくいからである。
このため、フッ素注入領域FRは、図2にドットのハッチングを付して示される領域に形成されている場合に限定されず、例えば、図25にドットのハッチングを付して示される領域に形成されていてもよい。
このように、本実施の形態では、半導体基板SBの溝TRの内面が窒化されていることで、素子分離領域STの膨張に起因して活性領域の半導体基板SBに結晶欠陥が発生するのを抑制または防止することができ、また、上述のようにフッ素(F)が導入されていることで、NBTI特性の劣化を抑制または防止することができる。従って、半導体装置の信頼性を的確に向上させることができる。
<第1変形例について>
次に、本実施の形態の変形例(適用例)について説明する。
図26および図27は、本実施の形態の第1変形例の半導体装置を示す要部断面図であり、図26には、上記図3に対応する断面(すなわちゲート長方向に沿った断面)が示され、図27には、上記図4に対応する断面(すなわちゲート幅方向に沿った断面)が示されている。
図26および図27に示される第1変形例の半導体装置では、半導体基板SBに、pチャネル型のMISTETとnチャネル型のMISFETとの両方が形成されている。
すなわち、図26および図27に示される第1変形例の半導体装置では、半導体基板SBに、素子分離領域STと、素子分離領域STで囲まれた活性領域AC1,AC2が形成れており、活性領域AC1にpチャネル型のMISFETQpが形成され、活性領域AC2にnチャネル型のMISFETQnが形成されている。
活性領域AC1、活性領域AC1を囲む素子分離領域ST、および活性領域AC1に形成されたpチャネル型のMISFETQpについては、上記図1〜図4および図25を参照して説明したのと同様である。すなわち、活性領域AC1の半導体基板SBにn型ウエルNWが形成され、活性領域AC1の半導体基板SB(n型ウエルNW)上に絶縁膜GFを介してゲート電極GE1が形成され、活性領域AC1の半導体基板SB(n型ウエルNW)にソース・ドレイン領域SD1が形成されている。ゲート電極GE1は、pチャネル型のMISFETQp用のゲート電極であり、ゲート電極GE1の下の絶縁膜GFは、pチャネル型のMISFETQpのゲート絶縁膜として機能し、ソース・ドレイン領域SD1は、pチャネル型のMISFETQp用のソース・ドレイン領域である。
活性領域AC2、活性領域AC2を囲む素子分離領域ST、および活性領域AC2に形成されたnチャネル型のMISFETQnについては、以下の点が、活性領域AC1、活性領域AC1を囲む素子分離領域ST、および活性領域AC1に形成されたpチャネル型のMISFETQpと相違している。
すなわち、活性領域AC2の半導体基板SBにp型ウエルPWが形成され、活性領域AC2の半導体基板SB(p型ウエルPW)上に絶縁膜GFを介してゲート電極GE2が形成され、活性領域AC2の半導体基板SB(p型ウエルPW)にソース・ドレイン領域SD2が形成されている。ゲート電極GE2は、nチャネル型のMISFETQn用のゲート電極であり、ゲート電極GE2の下の絶縁膜GFは、nチャネル型のMISFETQnのゲート絶縁膜として機能し、ソース・ドレイン領域SD2は、nチャネル型のMISFETQn用のソース・ドレイン領域である。
p型ウエルPW、ゲート電極GE2およびソース・ドレイン領域SD2の構成は、導電型が異なる以外は、n型ウエルNW、ゲート電極GE1およびソース・ドレイン領域SD1の構成とほぼ同様である。すなわち、ソース・ドレイン領域SD1はp型の半導体領域であるが、ソース・ドレイン領域SD2は、n型の半導体領域であり、ゲート電極GE1はp型のドープトポリシリコンからなるが、ゲート電極GE2はn型のドープトポリシリコンからなる。このため、ソース・ドレイン領域SD2は、上記p−型半導体領域E1に相当するn−型半導体領域E2と、上記p+型半導体領域H1に相当するn+型半導体領域H2とからなり、n+型半導体領域H2は、n−型半導体領域E2よりも不純物濃度が高く、かつ接合深さが深い。ゲート電極GE1の一部が、活性領域AC1を囲む素子分離領域ST上に延在していたのと同様に、ゲート電極GE2の一部は、活性領域AC2を囲む素子分離領域ST上に延在している。
ゲート電極GE1の側壁上だけでなく、ゲート電極GE2の側壁上にもサイドウォールスペーサSWが形成され、p+型半導体領域H1、n+型半導体領域H2、ゲート電極GE1およびゲート電極GE2の各上部に、金属シリサイド層SLが形成されている。層間絶縁膜IL1は、ゲート電極GE1,GE2およびサイドウォールスペーサSWを覆うように形成されており、コンタクトホールCTおよびそれに埋め込まれたプラグPGは、p+型半導体領域H1、n+型半導体領域H2、ゲート電極GE1およびゲート電極GE2の上などに形成されている。
上記図1〜図4および図5を参照して説明した素子分離領域STと同様に、図26および図27に示される第1変形例においても、素子分離領域STは、半導体基板SBに形成された溝TR内に埋め込まれており、酸化シリコンを主体とし、具体的には、溝TRに埋め込まれた酸化シリコン膜からなり、半導体基板SBの溝TRの内面(側面および底面)は窒化されている。この点は、活性領域AC1を囲む素子分離領域STと、活性領域AC2を囲む素子分離領域STとで共通である。このため、素子分離領域STが埋め込まれた溝TRの内面が窒化されて窒化層SNが形成されている点は、活性領域AC1を囲む素子分離領域STと、活性領域AC2を囲む素子分離領域STとで共通である。これにより、活性領域AC1を囲む素子分離領域STと、活性領域AC2を囲む素子分離領域STとについて、素子分離領域STを形成した後の種々の工程において素子分離領域STが再酸化されて膨張するのを抑制または防止することができる。これにより、素子分離領域STの膨張に起因して活性領域AC1,AC2の半導体基板SBに結晶欠陥が発生するのを抑制または防止することができるため、製造された半導体装置の信頼性を向上させることができる。
上記図1〜図4および図25を参照して説明した半導体装置と同様に、図26および図27に示される第1変形例の半導体装置においても、pチャネル型のMISFETQpのゲート電極GE1は、一部が素子分離領域ST上に延在しており、ゲート電極GE1の下において、素子分離領域STとpチャネル型のMISFETQpのチャネル領域との境界付近に、フッ素(F)が導入されている。これにより、pチャネル型のMISFETQpのNBTI特性の劣化を抑制または防止することができ、また、NBTI特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
一方、nチャネル型のMISFETQnのゲート電極GE2は、一部が素子分離領域ST上に延在しているが、ゲート電極GE2の下において、素子分離領域STとnチャネル型のMISFETQnのチャネル領域との境界付近に、フッ素(F)が導入されている場合と、フッ素(F)が導入されていない場合とがあり得る。
pチャネル型のMISFETQpとnチャネル型のMISFETQnとの両方で、ゲート電極(GE1,GE2)の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されている場合には、pチャネル型のMISFETQpとnチャネル型のMISFETQnとの両方において、NBTI特性の劣化を抑制または防止することができる。また、pチャネル型のMISFETQpとnチャネル型のMISFETQnとの両方において、NBTI特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
しかしながら、nチャネル型MISFET用の活性領域AC2とそれを囲む素子分離領域STについては、ゲート電極GE2の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されていないようにすることができる。但し、この場合でも、pチャネル型MISFET用の活性領域AC1とそれを囲む素子分離領域STについては、ゲート電極GE1の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されている。これは、NBTI特性の劣化が問題になるのは、主としてpチャネル型MISFETだからである。pチャネル型MISFETに比べてnチャネル型MISFETは、NBTI特性の劣化が発生しにくく、しかも、nチャネル型MISFETはゲート電極に負電圧が印加されることが少ないため、NBTI特性の劣化の抑制が要求されるのは、pチャネル型MISFETであり、pチャネル型MISFETに比べてnチャネル型MISFETは、NBTI特性の劣化の抑制はそれほど要求されない。
そこで、第1変形例では、pチャネル型MISFET用の活性領域AC1とそれを囲む素子分離領域STについては、ゲート電極GE1の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されている。そして、nチャネル型MISFET用の活性領域AC2とそれを囲む素子分離領域STについては、ゲート電極GE2の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されていないことが、好ましい。すなわち、第1変形例では、pチャネル型MISFETについては、上記図1〜4および図25を参照して説明した構成を適用し、nチャネル型MISFETについては、上記図23の第2検討例を参照して説明した構成を適用することが好ましい。
pチャネル型MISFET用の活性領域AC1とそれを囲む素子分離領域STについては、ゲート電極GE1の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されていることにより、NBTI特性の劣化の抑制が要求されるpチャネル型のMISFETQpについて、NBTI特性の劣化を抑制または防止することができる。一方、NBTI特性の劣化の抑制があまり要求されないnチャネル型のMISFETQnについては、ゲート電極GE2の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されていないことで、フッ素(F)の導入により意図せずしてnチャネル型のMISFETQnの特性が変動してしまうリスクを回避することができる。従って、半導体装置の信頼性を、より的確に向上させることができる。
なお、上記イオン注入IM1で上記フォトレジストパターンPR2をイオン注入阻止マスク(マスク層)として用いて、フッ素(F)をイオン注入するが、その際に、nチャネル型MISFET用の活性領域AC2とそれを囲む素子分離領域STとを上記フォトレジストパターンPR2で覆っておけばよい。これにより、上記イオン注入IM1において、活性領域AC2の半導体基板SBや、活性領域AC2の半導体基板SBと素子分離領域STとの境界付近には、フッ素(F)がイオン注入されずに済む。そうすることで、製造された半導体装置で、ゲート電極GE2の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されていない状態を実現することができる。
また、nチャネル型のMISFETQnの形成工程は、導電型が逆になること以外は、pチャネル型のMISFETQp形成工程と基本的には同じである。
すなわち、上記図16および図17の工程で上記n型ウエルNWを形成する際には、n型ウエルNWだけでなく、p型ウエルPWも形成する。但し、n型ウエルNWとp型ウエルPWとは導電型が異なるため、n型ウエルNWを形成するイオン注入工程と、p型ウエルPWを形成するイオン注入工程とは、別々のイオン注入工程とする。また、上記図16および図17の工程で絶縁膜GFを形成する際には、n型ウエルNWの表面上とp型ウエルPWの表面上に、絶縁膜GFを形成する。また、上記図16および図17の工程で、ゲート電極用の導電膜としてポリシリコン膜を形成し、そのポリシリコン膜をパターニングすることにより、ゲート電極GE1およびゲート電極GE2を形成する。ゲート電極GE1は、半導体基板SB(n型ウエルNW)上に絶縁膜GFを介して形成され、ゲート電極GE2は、半導体基板SB(p型ウエルPW)上に絶縁膜GFを介して形成される。また、上記図18および図19の工程でp−型半導体領域E1を形成する際には、p−型半導体領域E1だけでなく、n−型半導体領域E2も形成する。但し、p−型半導体領域E1とn−型半導体領域E2とは導電型が異なるため、p−型半導体領域E1を形成するイオン注入工程と、n−型半導体領域E2を形成するイオン注入工程とは、別々のイオン注入工程とする。また、上記図18および図19の工程でサイドウォールスペーサSWを形成する際には、ゲート電極GE1の側壁上とゲート電極GE2の側壁上とに、サイドウォールスペーサSWを形成する。また、また、上記図18および図19の工程でp+型半導体領域H1を形成する際には、p+型半導体領域H1だけでなく、n+型半導体領域H2も形成する。但し、p+型半導体領域H1とn+型半導体領域H2とは導電型が異なるため、p+型半導体領域H1を形成するイオン注入工程と、n+型半導体領域H2を形成するイオン注入工程とは、別々のイオン注入工程とする。また、上記図20および図21の工程で金属シリサイド層SLを形成する際には、ゲート電極GE1、ゲート電極GE2、p+型半導体領域H1およびn+型半導体領域H2の表面に、金属シリサイド層SLを形成する。これ以外、上記図3〜図21を参照して説明した製造工程と基本的には同様であるので、ここでは、その繰り返しの説明は省略する。
<第2変形例について>
図28および図29は、本実施の形態の第2変形例の半導体装置を示す要部断面図であり、図28には、上記図26と同様に、上記図3に対応する断面(すなわちゲート長方向に沿った断面)が示され、図29には、上記図27と同様に、上記図4に対応する断面(すなわちゲート幅方向に沿った断面)が示されている。
図28および図29に示される第2変形例の半導体装置では、半導体基板SBに、低耐圧用のMISFETと、高耐圧用のMISFETとが形成されている。
すなわち、図28および図29に示される第2変形例の半導体装置では、半導体基板SBに、素子分離領域STと、素子分離領域STで囲まれた活性領域AC1,AC3が形成れており、活性領域AC1に低耐圧のpチャネル型MISFETQpが形成され、活性領域AC3に高耐圧のpチャネル型MISFETQp3が形成されている。
活性領域AC1、活性領域AC1を囲む素子分離領域ST、および活性領域AC1に形成された低耐圧のpチャネル型MISFETQpについては、上記図1〜図4および図25を参照して説明したのと同様である。すなわち、活性領域AC1の半導体基板SBにn型ウエルNWが形成され、活性領域AC1の半導体基板SB(n型ウエルNW)上に絶縁膜GFを介してゲート電極GE1が形成され、活性領域AC1の半導体基板SB(n型ウエルNW)にソース・ドレイン領域SD1が形成されている。ゲート電極GE1は、低耐圧のpチャネル型MISFETQp用のゲート電極であり、ゲート電極GE1の下の絶縁膜GFは、低耐圧のpチャネル型MISFETQpのゲート絶縁膜として機能し、ソース・ドレイン領域SD1は、低耐圧のpチャネル型MISFETQp用のソース・ドレイン領域である。
活性領域AC3、活性領域AC3を囲む素子分離領域ST、および活性領域AC3に形成された高耐圧のpチャネル型MISFETQp3については、以下の点が、活性領域AC1、活性領域AC1を囲む素子分離領域ST、および活性領域AC1に形成された低耐圧のpチャネル型MISFETQpと相違している。
すなわち、活性領域AC3の半導体基板SBにn型ウエルNW3が形成され、活性領域AC3の半導体基板SB(n型ウエルNW3)上に絶縁膜GF3を介してゲート電極GE3が形成され、活性領域AC3の半導体基板SB(n型ウエルNW3)にソース・ドレイン領域SD3が形成されている。ゲート電極GE3は、高耐圧のpチャネル型MISFETQp3用のゲート電極であり、ゲート電極GE3の下の絶縁膜GF3は、高耐圧用のpチャネル型MISFETQp3のゲート絶縁膜として機能し、ソース・ドレイン領域SD3は、高耐圧のpチャネル型MISFETQp3用のソース・ドレイン領域である。
高耐圧のpチャネル型MISFETQp3のゲート絶縁膜(ここでは絶縁膜GF3)の厚みは、低耐圧のpチャネル型MISFETQpのゲート絶縁膜(ここでは絶縁膜GF)の厚みよりも大きい。このため、pチャネル型MISFETQp3の耐圧は、pチャネル型MISFETQpの耐圧よりも大きくなっている。また、高耐圧のpチャネル型MISFETQp3の動作電圧は、低耐圧のpチャネル型MISFETQpの動作電圧よりも大きい。高耐圧のpチャネル型MISFETQp3は、例えばI/O回路(入出力回路)などに用いられるMISFETであり、低耐圧のpチャネル型MISFETQpは、例えばコア回路(制御回路など)やSRAMなどに用いられるMISFETである。
n型ウエルNW3、ゲート電極GE3およびソース・ドレイン領域SD3の構成は、n型ウエルNW、ゲート電極GE1およびソース・ドレイン領域SD1の構成とほぼ同様である。このため、ソース・ドレイン領域SD3は、上記p−型半導体領域E1に相当するp−型半導体領域E3と、上記p+型半導体領域H1に相当するp+型半導体領域H3とからなり、p+型半導体領域H3は、p−型半導体領域E3よりも不純物濃度が高く、かつ接合深さが深い。ゲート電極GE1の一部が、活性領域AC1を囲む素子分離領域ST上に延在していたのと同様に、ゲート電極GE3の一部は、活性領域AC3を囲む素子分離領域ST上に延在している。
ゲート電極GE1の側壁上だけでなく、ゲート電極GE3の側壁上にもサイドウォールスペーサSWが形成され、p+型半導体領域H1、p+型半導体領域H3、ゲート電極GE1およびゲート電極GE3の各上部に、金属シリサイド層SLが形成されている。層間絶縁膜IL1は、ゲート電極GE1,GE3およびサイドウォールスペーサSWを覆うように形成されており、コンタクトホールCTおよびそれに埋め込まれたプラグPGは、p+型半導体領域H1、p+型半導体領域H3、ゲート電極GE1およびゲート電極GE3の上などに形成されている。
上記図1〜図4および図25を参照して説明した素子分離領域STと同様に、図28および図29に示される第2変形例においても、素子分離領域STは、半導体基板SBに形成された溝TR内に埋め込まれており、酸化シリコンを主体とし、具体的には、溝TRに埋め込まれた酸化シリコン膜からなり、半導体基板SBの溝TRの内面(側面および底面)は窒化されている。この点は、活性領域AC1を囲む素子分離領域STと、活性領域AC3を囲む素子分離領域STとで共通である。このため、素子分離領域STが埋め込まれた溝TRの内面が窒化されて窒化層SNが形成されている点は、活性領域AC1を囲む素子分離領域STと、活性領域AC3を囲む素子分離領域STとで共通である。これにより、活性領域AC1を囲む素子分離領域STと、活性領域AC3を囲む素子分離領域STとについて、素子分離領域STを形成した後の種々の工程において素子分離領域STが再酸化されて膨張するのを抑制または防止することができる。これにより、素子分離領域STの膨張に起因して活性領域AC1,AC3の半導体基板SBに結晶欠陥が発生するのを抑制または防止することができるため、製造された半導体装置の信頼性を向上させることができる。
上記図1〜図4および図25を参照して説明した半導体装置と同様に、図28および図29に示される第2変形例の半導体装置においても、低耐圧のpチャネル型MISFETQpのゲート電極GE1は、一部が素子分離領域ST上に延在しており、ゲート電極GE1の下において、素子分離領域STとpチャネル型MISFETQpのチャネル領域との境界付近に、フッ素(F)が導入されている。これにより、低耐圧のpチャネル型MISFETQpのNBTI特性の劣化を抑制または防止することができ、また、NBTI特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
一方、高耐圧のpチャネル型MISFETQp3のゲート電極GE3は、一部が素子分離領域ST上に延在しているが、ゲート電極GE3の下において、素子分離領域STとpチャネル型MISFETQp3のチャネル領域との境界付近に、フッ素(F)が導入されている場合と、フッ素(F)が導入されていない場合とがあり得る。
pチャネル型MISFETQpとpチャネル型MISFETQp3との両方で、ゲート電極(GE1,GE3)の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されている場合には、低耐圧のpチャネル型MISFETQpと高耐圧のpチャネル型MISFETQp3との両方において、NBTI特性の劣化を抑制または防止することができる。また、低耐圧のpチャネル型MISFETQpと高耐圧のpチャネル型MISFETQp3との両方において、NBTI特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
しかしながら、高耐圧のpチャネル型MISFET用の活性領域AC3とそれを囲む素子分離領域STについては、ゲート電極GE3の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されていないようにすることができる。但し、この場合でも、低耐圧のpチャネル型MISFET用の活性領域AC1とそれを囲む素子分離領域STについては、ゲート電極GE1の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されている。これは、高耐圧用のMISFETよりも低耐圧用のMISFETで、NBTI特性の劣化が問題になりやすいからである。高耐圧用のMISFETのゲート幅(チャネル幅)は、低耐圧用のMISFETのゲート幅(チャネル幅)よりも大きいことが一般的である。そして、上記図24のグラフの第2検討例のデータからも分かるように、ゲート幅が小さければ、窒化層SNに起因したNBTI特性の劣化は大きくなりやすいが、ゲート幅が大きければ、窒化層SNに起因したNBTI特性の劣化は相対的に小さくなる。このため、ゲート幅が小さい低耐圧用のMISFETについては、NBTI特性の劣化を抑制することが要求されるが、それに比べて、ゲート幅が大きい高耐圧用のMISFETは、NBTI特性の劣化の抑制はそれほど要求されないですむ。そして、高耐圧のpチャネル型MISFETQp3のゲート幅(チャネル幅)は、低耐圧のpチャネル型MISFETQpのゲート幅(チャネル幅)よりも大きい。
そこで、第2変形例では、低耐圧のpチャネル型MISFET用の活性領域AC1とそれを囲む素子分離領域STについては、ゲート電極GE1の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されている。そして、高耐圧のpチャネル型MISFET用の活性領域AC3とそれを囲む素子分離領域STについては、ゲート電極GE3の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されていないことが、好ましい。すなわち、第2変形例では、低耐圧用のMISFETについては、上記図1〜4および図25を参照して説明した構成を適用し、高耐圧用のMISFETについては、上記図23の第2検討例を参照して説明した構成を適用することが好ましい。
活性領域AC1とそれを囲む素子分離領域STについては、ゲート電極GE1の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されていることにより、NBTI特性の劣化の抑制が要求される低耐圧のpチャネル型MISFETQpについては、NBTI特性の劣化を抑制または防止することができる。一方、NBTI特性の劣化の抑制があまり要求されない高耐圧のpチャネル型MISFETQp3については、ゲート電極GE3の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されていないことで、フッ素(F)の導入により意図せずして高耐圧のpチャネル型MISFETQp3の特性が変動してしまうリスクを回避することができる。従って、半導体装置の信頼性を、より的確に向上させることができる。
なお、上記イオン注入IM1で上記フォトレジストパターンPR2をイオン注入阻止マスク(マスク層)として用いて、フッ素(F)をイオン注入するが、その際に、高耐圧のpチャネル型MISFET用の活性領域AC3とそれを囲む素子分離領域STとを上記フォトレジストパターンPR2で覆っておけばよい。これにより、イオン注入IM1において、活性領域AC3の半導体基板SBや、活性領域AC3の半導体基板SBと素子分離領域STとの境界付近には、フッ素(F)がイオン注入されずに済む。そうすることで、製造された半導体装置で、ゲート電極GE3の下において、素子分離領域STとチャネル領域との境界付近に、フッ素(F)が導入されていない状態を実現することができる。
また、低耐圧のpチャネル型MISFETQpと高耐圧用のpチャネル型MISFETQp3とを有する半導体装置の製造工程のうち、ゲート絶縁膜形成工程は、次のようにして行うことができる。すなわち、上記図16および図17の工程では、n型ウエルNW,NW3をイオン注入により形成した後、n型ウエルNWの表面上とn型ウエルNW3の表面上とに絶縁膜GF3を熱酸化法などを用いて形成してから、n型ウエルNWの表面上の絶縁膜GF3を除去し、n型ウエルNW3の表面上の絶縁膜GF3を残す。それから、n型ウエルNWの表面上に絶縁膜GFを熱酸化法などを用いて形成する。この絶縁膜GFを形成する熱酸化処理の際に、n型ウエルNW3の表面上の絶縁膜GF3の厚みが増加する。このようにして、活性領域AC1の半導体基板SB(n型ウエルNW)上に絶縁膜GFが形成され、活性領域AC3の半導体基板SB(n型ウエルNW3)上に、絶縁膜GFよりも厚い絶縁膜GF3が形成された構造が得られる。
ゲート絶縁膜形成工程以外は、高耐圧用のpチャネル型MISFETQp3の形成工程も、低耐圧のpチャネル型MISFETQp形成工程と基本的には同じである。
すなわち、上記図16および図17の工程で上記n型ウエルNWを形成する際には、n型ウエルNWだけでなく、n型ウエルNW3も形成する。また、上記図16および図17の工程で、ゲート電極用の導電膜としてポリシリコン膜を形成し、そのポリシリコン膜をパターニングすることにより、ゲート電極GE1およびゲート電極GE3を形成する。ゲート電極GE1は、半導体基板SB(n型ウエルNW)上に絶縁膜GFを介して形成され、ゲート電極GE3は、半導体基板SB(n型ウエルNW3)上に絶縁膜GF3を介して形成される。また、上記図18および図19の工程でp−型半導体領域E1を形成する際には、p−型半導体領域E1だけでなく、p−型半導体領域E3も形成する。また、上記図18および図19の工程でサイドウォールスペーサSWを形成する際には、ゲート電極GE1の側壁上とゲート電極GE3の側壁上とに、サイドウォールスペーサSWを形成する。また、上記図18および図19の工程でp+型半導体領域H1を形成する際には、p+型半導体領域H1だけでなく、p+型半導体領域H3も形成する。また、上記図20および図21の工程で金属シリサイド層SLを形成する際には、ゲート電極GE1、ゲート電極GE3、p+型半導体領域H1およびp+型半導体領域H3の表面に、金属シリサイド層SLを形成する。これ以外、上記図3〜図21を参照して説明した製造工程と基本的には同様であるので、ここでは、その繰り返しの説明は省略する。
(実施の形態2)
<半導体装置の構造について>
本実施の形態2の半導体装置を図面を参照して説明する。図30は、本実施の形態の半導体装置の要部平面図であり、図31および図32は、本実施の形態の半導体装置の要部断面図である。図30〜図32は、上記実施の形態1の上記図1、図3および図4にそれぞれ対応するものである。このため、図30のA2−A2線の断面図が、図31にほぼ対応し、図30のB2−B2線の断面図が、図32にほぼ対応している。
図30〜図31に示される本実施の形態2の半導体装置が、上記実施の形態1の半導体装置と相違しているのは、以下の点である。
すなわち、本実施の形態2の半導体装置においては、素子分離領域STと活性領域AC1の半導体基板SBとの境界付近にフッ素(F)は導入されていない。すなわち、本実施の形態2の半導体装置では、上記フッ素注入領域FRに相当するものは形成されていない。従って、本実施の形態2の半導体装置の製造工程では、上記イオン注入IM1に相当する工程は、行われていない。
そして、本実施の形態2の半導体装置においては、半導体基板SBの溝TRの内面が窒化されて窒化層SNが形成されているが、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されていない。すなわち本実施の形態2の半導体装置では、窒化層SNは、溝TRの内面(側面および底面)のうち、溝TRの側面の上部には形成されておらず、それ以外の領域に形成されている。具体的には、溝TRの内面(側面および底面)に形成された窒化層SNのうち、上部(溝TRの側面の上部に隣接する部分)は酸化されて酸化部OXとなっている。
本実施の形態2の半導体装置の他の構成は、上記実施の形態1の半導体装置と基本的には同様であるので、ここではその繰り返しの説明は省略する。
<半導体装置の製造工程について>
次に、本実施の形態2の半導体装置の製造工程について説明する。
図33〜図38は、本実施の形態2の半導体装置の製造工程中の要部断面図である。このうち、図33、図35および図37には、上記図31に相当する断面、すなわち上記図30のA2−A2線に相当する位置での断面が示され、図34、図36および図38には、上記図32に相当する断面、すなわち上記図30のB2−B2線に相当する位置での断面が示されている。
本実施の形態2の半導体装置の製造工程は、上記図11および図12の構造を得るまでは、上記実施の形態1と同様であるので、ここではその繰り返しの説明は省略する。
上記実施の形態1と同様にして上記図11および図12の構造を得た後、本実施の形態2では、半導体基板SBの主面(主面全面)上にフォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図33および図34に示されるように、半導体基板SB上にマスク層としてフォトレジストパターン(レジストパターン、レジスト層、マスク層)PR3を形成する。
フォトレジストパターンPR3の開口部OP3は、上記フォトレジストパターンPR1の開口部OP1よりも若干大きな平面形状および寸法を有している。このため、平面視において、フォトレジストパターンPR3の開口部OP3は、素子分離領域STを内包し、素子分離領域STよりも若干大きな平面形状および寸法を有している。フォトレジストパターンPR3の開口部OP3から、半導体基板SBの溝TRに埋め込まれた素子分離領域STと、半導体基板SBの溝TRの内面に形成された窒化層SNとが、ちょうど露出されるように、開口部OP3の平面形状および寸法を設定しておくことが好ましい。すなわち、フォトレジストパターンPR3の開口部OP3からは、素子分離領域STと窒化層SNとが露出され、活性領域(AC1)の半導体基板SBはなるべく露出されないようにすることが好ましい。
次に、半導体基板SBに対して酸化処理を施すことにより、図35および図36に示されるように、活性領域(AC1)の半導体基板SBと素子分離領域STとの間に介在する窒化層SNの上部を酸化して酸化部OXを形成する。この際の酸化処理を、以下では、図35および図36の酸化処理と称することとする。図35および図36の酸化処理は、熱酸化が好ましく、ウェット酸化が特に好適である。酸化部OXは、主として酸化シリコンからなる。
図35および図36の酸化処理を行う前は、半導体基板SBの溝TRの内面(側面および底面)全体に窒化層SNが形成されていたが、図35および図36の酸化処理を行うと、溝TRの内面(側面および底面)に形成された窒化層SNのうち、上部(溝TRの側面の上部に隣接する部分)が酸化されて酸化部OXとなり、それ以外の窒化層SNは、そのまま残存している。すなわち、溝TRの内面(側面および底面)に形成された窒化層SNのうち、溝TRの側面の上部に形成されている部分の窒化層SNが、図35および図36の酸化処理で酸化されて酸化部OXとなり、それ以外の窒化層SNは、酸化されずに残存している。つまり、活性領域(AC1)の半導体基板SBの上部と素子分離領域STの上部とに挟まれた部分の窒化層SNが、図35および図36の酸化処理で酸化されて酸化部OXとなる。
深さ方向に見ると、溝TRの側面に形成されていた窒化層SNのうち、図35および図36の酸化処理で酸化されて酸化部OXとなった領域の寸法L3は、すなわち、形成された酸化部OXの寸法L3は、例えば1〜10nm程度とすることができる。なお、寸法L3は、深さ方向、すなわち半導体基板SBの主面に略垂直な方向、の寸法(厚み、深さ)である。このため、図35および図36の酸化処理では、溝TRの内面に形成されていた窒化層SNにおいて、半導体基板SBの主面から寸法L3の深さまで、窒化層SNが酸化されて酸化部OXとなり、寸法L3よりも深い領域の窒化層SNは、酸化されずにそのまま窒化層SNとして残存する。
図35および図36の酸化処理は、素子分離領域STと素子分離領域STで囲まれた活性領域(AC1)の半導体基板SBとの境界において、窒化層SNの上部を酸化する処理である。すなわち、図35および図36の酸化処理は、溝TRの内面(側面および底面)に形成された窒化層SNのうち、溝TRの側面の上部に形成されている部分の窒化層SNを酸化して酸化部OXに変える処理である。しかしながら、図35および図36の酸化処理を行う前は、溝TRの内面全体に窒化層SNが形成されているが、図35および図36の酸化処理を行うと、溝TRの側面の上部には窒化層SNが形成されていない状態になるため、図35および図36の酸化処理は、溝TRの側面の上部の窒化層SNを除去する処理とみなすこともできる。
図35および図36の酸化処理の後、図37および図38に示されるように、フォトレジストパターンPR3は除去される。フォトレジストパターンPR3の除去後、洗浄処理を行うことができる。この洗浄処理により、素子分離領域STの表層部や酸化部OXの一部がエッチングされる場合もある。フォトレジストパターンPR3の代わりに、ハードマスク(絶縁膜パターンによるマスク層)を用いてもよく、その場合でも、ハードマスクにおける開口部OP3の形成位置は、上述した通りである。
次に、上記イオン注入IM1(フッ素のイオン注入)は行わずに、本実施の形態2でも、n型ウエルNW形成工程およびそれ以降の工程を、上記実施の形態1と同様にして行うが、ここではその図示および繰り返しの説明は省略する。
<主要な特徴と効果について>
本実施の形態2の半導体装置は、半導体基板SBと、半導体基板SBに形成された溝TR内に埋め込まれた素子分離領域STと、素子分離領域STで囲まれた活性領域AC1(第1活性領域)の半導体基板SB上に絶縁膜GF(第1ゲート絶縁膜)を介して形成されたゲート電極GE1と、活性領域AC1の半導体基板SBに形成されたソース・ドレイン領域SD1と、を有している。
ゲート電極GE1(第1ゲート電極)は、MISFETQp(第1MISFET)用のゲート電極であり、ゲート電極GE1の下の絶縁膜GF(第1ゲート絶縁膜)は、MISFETQp(第1MISFET)のゲート絶縁膜として機能し、ソース・ドレイン領域SD1(第1ソース・ドレイン領域)は、MISFETQp(第1MISFET)用のソース・ドレイン領域である。素子分離領域STは、酸化シリコンを主体としており、具体的には、溝TRに埋め込まれた酸化シリコン膜からなる。
本実施の形態2の主要な特徴のうちの一つは、半導体基板の溝TRの内面(側面および底面)が窒化されて窒化層SNが形成されていることである。
これにより、素子分離領域STを形成した後の種々の工程において、溝TRに埋め込まれた素子分離領域STが再酸化されて膨張してしまうのを抑制または防止することができる。例えば、ゲート絶縁膜用の絶縁膜(ここでは絶縁膜GFに対応)を形成する際の熱酸化工程で、溝TRに埋め込まれた素子分離領域STが膨張してしまうのを抑制または防止することができる。このため、素子分離領域STの膨張に起因して活性領域の半導体基板SBに結晶欠陥が発生するのを抑制または防止することができるため、製造された半導体装置の信頼性を向上させることができる。
本実施の形態2の主要な特徴のうちの他の一つは、ゲート電極GE1は、一部が素子分離領域ST上に延在しており、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されていないことである。これにより、NBTI特性の劣化を抑制または防止することができ、半導体装置の信頼性を向上させることができる。以下、具体的に説明する。
上記実施の形態1でも説明したように、ゲート電極が活性領域の半導体基板上だけでなく、その活性領域を囲む素子分離領域上にも延在していた場合には、素子分離用の溝の内面全体が窒化されて窒化層が形成されていると、その窒化層は、MISFETのゲート絶縁膜やチャネル領域に近接しているため、NBTI特性に影響を与えやすくなる。上記図23の第2検討例の半導体装置では、窒化層SNがMISFETのゲート絶縁膜やチャネル領域に近接しているため、窒化層SNがMISFETのNBTI特性に影響を与えてしまい、NBTI特性の劣化が大きくなり、NBTI特性の劣化の程度がゲート幅に依存し、ゲート幅が小さくなるほど、pチャネル型MISFETのNBTI特性の劣化が激しくなると考えられる。
上記図23の第2検討例の半導体装置において、半導体基板SBの溝TRの内面に形成された窒化層SNのうち、NBTI特性の劣化に大きく影響を与えるのは、MISFETのゲート絶縁膜やチャネル領域に近接している領域であり、従って、溝TRの側面の上部に形成されている部分の窒化層SNである。溝TRの側面の上部に形成されている部分の窒化層SNに比べて、溝TRの側面の下部や溝TRの底面に形成されている部分の窒化層SNは、MISFETのゲート絶縁膜やチャネル領域から離れているため、NBTI特性の劣化に対する影響は相対的に小さい。
それに対して、本実施の形態2の半導体装置では、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されていない。すなわち、半導体基板SBの溝TRの内面(側面および底面)のうち、溝TRの側面の上部には、窒化層SNが形成されていない。具体的には、溝TRの内面(側面および底面)に形成された窒化層SNのうち、上部(溝TRの側面の上部に隣接する部分)は酸化されて酸化部OXとなっている。
つまり、上記図23の第2検討例の半導体装置における窒化層SNのうち、NBTI特性の劣化に対する影響が大きくなりやすい部分は、すなわち溝TRの側面の上部に形成されている部分の窒化層SNは、本実施の形態2では、図35および図36の酸化処理により酸化部OXに変えられている。そして、それ以外の窒化層SNは、すなわち溝TRの内面のうち、側面の上部以外に形成されている部分の窒化層SNは、本実施の形態2では残存させている。
本実施の形態2では、半導体基板SBの溝TRの内面全体に窒化層SNが形成されていると、NBTI特性の劣化を招いてしまうため、半導体基板SBの溝TRの内面のうち、NBTI特性の劣化に対する影響が大きくなりやすい溝TRの側面の上部では、窒化層SNが形成されていないようにしている。このため、半導体基板SBの溝TRの内面全体に窒化層SNが形成されている上記図23の第2検討例の半導体装置に比べて、本実施の形態2の半導体装置では、NBTI特性の劣化を抑制または防止することができ、また、NBTI特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。
このように、本実施の形態2では、NBTI特性の劣化を抑制または防止するために、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界に窒化層SNが形成されていないようにしている。ここで、上述のように、上記第2検討例において、半導体基板SBの溝TRの内面に形成された窒化層SNのうち、NBTI特性の劣化に寄与しやすいのは、MISFETのゲート絶縁膜やチャネル領域に近接している部分であり、すなわち、ゲート電極GE1の下において、素子分離領域STとチャネル領域との境界付近に存在する窒化層SNである。このため、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界に窒化層SNが形成されていないようにすることが重要なのは、ゲート電極GE1の下の領域(すなわちゲート電極GE1と平面視で重なる領域)である。すなわち、ゲート電極GE1の下の領域(すなわちゲート電極GE1と平面視で重なる領域)において、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界に窒化層SNが形成されていないようにすることが、窒化層SNに起因するNBTI特性の劣化を抑制または防止するために、特に有効である。
このため、本実施の形態2では、活性領域AC1の外周全体において、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界に窒化層SNが形成されていないようにすることもできる。この場合、活性領域AC1の外周全体において、活性領域AC1を囲む溝TRの側面の下部と底面には窒化層SNが形成されているが、溝TRの側面の上部には窒化層SNが形成されていない状態になっている。また、本実施の形態2では、活性領域AC1の外周のうち、ゲート電極GE1の下の領域(すなわちゲート電極GE1と平面視で重なる領域)においてだけ、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界に窒化層SNが形成されていないようにすることもできる。この場合、ゲート電極GE1の下の領域においては、溝TRの側面の下部と底面には窒化層SNが形成されているが、溝TRの側面の上部には窒化層SNが形成されていない状態になっており、ゲート電極GE1に平面視で重ならない領域においては、溝TRの側面全体と底面とに窒化層SNが形成された状態になっている。
このため、本実施の形態2では、溝TRの内面が窒化されて窒化層SNが形成されているが、少なくもともゲート電極GE1の下の領域(すなわちゲート電極GE1と平面視で重なる領域)においては、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界に窒化層SNが形成されていないようにする。すなわち、溝TRの内面が窒化されて窒化層SNが形成されているが、少なくもともゲート電極GE1の下の領域(すなわちゲート電極GE1と平面視で重なる領域)においては、溝TRの側面の上部には窒化層SNが形成されていない状態にする。これにより、MISFET(Qp)のNBTI特性の劣化を抑制または防止することができるようになる。
従って、上記実施の形態1では、上記図25でドットのハッチングが付された領域にのみフッ素を導入することが可能であったが、本実施の形態2では、上記図25でドットのハッチングが付された領域でのみ、窒化層SNの上部を酸化して酸化部OXとすることも可能である。
このように、本実施の形態2と上記実施の形態1のどちらにおいても、素子分離領域STの膨張に起因して活性領域の半導体基板SBに結晶欠陥が発生するのを抑制または防止することができ、また、NBTI特性の劣化を抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。
但し、本実施の形態2と上記実施の形態1とを比べた場合、素子分離領域STの膨張に起因して活性領域の半導体基板SBに結晶欠陥が発生するのをできるだけ防ぐという観点では、本実施の形態2よりも上記実施の形態1の方が有利である。なぜなら、本実施の形態2の半導体装置では、半導体基板SBの溝TRの側面の上部には窒化層SNが形成されていないが、上記実施の形態1の半導体装置では、半導体基板SBの溝TRの側面の上部にも窒化層SNが形成されており、従って、半導体基板SBの溝TRの内面全体に窒化層SNが形成されているからである。上記実施の形態1では、半導体基板SBの溝TRの内面全体に窒化層SNが形成されていることにより、素子分離領域STが再酸化されて膨張してしまうのをより的確に抑制または防止することができる。
一方、本実施の形態2では、NBTI特性の劣化を防ぐためのフッ素(F)を半導体基板SBに導入(注入)せずに済むため、フッ素(F)の導入により意図せずしてMISFETの特性が変動してしまうリスクを回避することができる。
<第3変形例について>
次に、本実施の形態2の変形例(適用例)について説明する。
図39および図40は、本実施の形態2の第3変形例の半導体装置を示す要部断面図であり、図39には、上記図31に対応する断面(すなわちゲート長方向に沿った断面)が示され、図40には、上記図32に対応する断面(すなわちゲート幅方向に沿った断面)が示されている。
上記図26および図27に示される上記実施の形態1の第1変形例の半導体装置と同様に、図39および図40に示される本実施の形態2の第3変形例の半導体装置においても、半導体基板SBに、pチャネル型のMISTETとnチャネル型のMISFETとの両方が形成されている。
図39および図40に示される本実施の形態2の第3変形例の半導体装置は、上記図26および図27に示される上記実施の形態1の第1変形例の半導体装置と以下の点が相違している。
すなわち、図39および図40に示される本実施の形態2の第3変形例の半導体装置においては、素子分離領域STと活性領域AC1,AC2の半導体基板SBとの境界付近にフッ素(F)は導入されていない。すなわち、第3変形例の半導体装置では、上記フッ素注入領域FRに相当するものは形成されていない。従って、第3変形例の半導体装置の製造工程では、上記イオン注入IM1に相当する工程は、行われていない。
そして、本実施の形態2の第3変形例の半導体装置においては、半導体基板SBの溝TRの内面が窒化されて窒化層SNが形成されているが、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されていない。すなわち、本実施の形態2の第3変形例の半導体装置では、窒化層SNは、活性領域AC1を囲む溝TRの内面(側面および底面)のうち、活性領域AC1の半導体基板SBに隣接する側の溝TRの側面の上部には形成されておらず、それ以外の領域に形成されている。具体的には、活性領域AC1の半導体基板SBに隣接する側の溝TRの側面に形成された窒化層SNのうち、上部は酸化されて酸化部OXとなっている。つまり、第3変形例においても、活性領域AC1を囲む素子分離領域STと活性領域AC1の半導体基板SBとの間に介在する窒化層SNについては、上記図30〜図32に示される、活性領域AC1を囲む素子分離領域STと活性領域AC1の半導体基板SBとの間に介在する窒化層SNと同様の構成となっている。
本実施の形態2の第3変形例の半導体装置の他の構成は、上記実施の形態1の第1変形例の半導体装置と基本的には同様であるので、ここではその繰り返しの説明は省略する。
図39および図40に示される第3変形例の半導体装置においては、半導体基板SBの溝TRの内面が窒化されて窒化層SNが形成されているが、pチャネル型MISFET用の活性領域AC1の半導体基板SBの上部と、その活性領域AC1を囲む素子分離領域STの上部との境界においては、窒化層SNが形成されていない。すなわち、pチャネル型MISFET用の活性領域AC1を囲む溝TRの内面のうち、活性領域AC1の半導体基板SBに隣接する側の溝TRの側面の上部には、窒化層SNが形成されていない。
これにより、pチャネル型MISFET用の活性領域AC1においては、素子分離領域STの膨張に起因して活性領域AC1の半導体基板SBに結晶欠陥が発生するのを抑制または防止することができ、また、活性領域AC1に形成したpチャネル型MISFETQpのNBTI特性の劣化を抑制または防止することができる。その理由は、上記図30〜図32の半導体装置に関連して説明したのと同様である。
一方、nチャネル型MISFET用の活性領域AC2の半導体基板SBの上部と、その活性領域AC2を囲む素子分離領域STの上部との境界においては、窒化層SNが形成されている場合と窒化層SNが形成されていない場合とがあり得る。nチャネル型MISFET用の活性領域AC2の半導体基板SBの上部と素子分離領域STの上部との境界において窒化層SNが形成されている場合は、活性領域AC2の半導体基板SBに隣接する側の溝TRの側面の上部にも窒化層SNが形成されており、活性領域AC2を囲む溝TRの内面全体に窒化層SNが形成されている。nチャネル型MISFET用の活性領域AC2の半導体基板SBの上部と素子分離領域STの上部との境界において窒化層SNが形成されていない場合は、活性領域AC2を囲む溝TRの内面のうち、活性領域AC2の半導体基板SBに隣接する側の溝TRの側面の上部には窒化層SNが形成されておらず、それ以外の領域に窒化層SNが形成されている。
pチャネル型MISFET用の活性領域AC1とnチャネル型MISFET用の活性領域AC2との両方で、活性領域(AC1,AC2)の半導体基板SBの上部と素子分離領域STの上部との境界において窒化層SNが形成されていない場合には、pチャネル型MISFETQpとnチャネル型のMISFETQnとの両方において、NBTI特性の劣化を抑制または防止することができる。また、pチャネル型MISFETQpとnチャネル型のMISFETQnとの両方において、NBTI特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
しかしながら、上記実施の形態1の第1変形例に関連して説明したように、NBTI特性の劣化の抑制が要求されるのは、pチャネル型MISFETであり、pチャネル型MISFETに比べるとnチャネル型MISFETは、NBTI特性の劣化の抑制はそれほど要求されない。
このため、第3変形例では、nチャネル型MISFET用の活性領域AC2の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されていることが好ましい。すなわち、nチャネル型MISFET用の活性領域AC2の半導体基板SBに隣接する側の溝TRの側面の上部にも窒化層SNが形成されていることが好ましく、従って、活性領域AC2の半導体基板SBに隣接する側の溝TRの側面全体に窒化層SNが形成されていることが好ましい。これにより、nチャネル型MISFET用の活性領域AC2を囲む素子分離領域STが再酸化されて膨張してしまうのを、より的確に抑制または防止することができるようになる。このため、素子分離領域STの膨張に起因してnチャネル型MISFET用の活性領域AC2の半導体基板SBに結晶欠陥が発生するのを、より的確に抑制または防止することができる。
なお、上記図35および図36の酸化処理を行う際に、nチャネル型MISFET用の活性領域AC2とそれを囲む素子分離領域STとを上記フォトレジストパターンPR2で覆っておけばよい。これにより、上記図35および図36の酸化処理において、活性領域AC1の半導体基板SBと素子分離領域STとの間に存在する窒化層SNの上部は酸化されて酸化部OXとなるが、活性領域AC2の半導体基板SBと素子分離領域STとの間に存在する窒化層SNの上部は、酸化されずにすむ。そうすることで、製造された半導体装置において、pチャネル型MISFET用の活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されていないが、nチャネル型MISFET用の活性領域AC2の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されている構造を実現することができる。
また、pチャネル型MISFETQpおよびnチャネル型のMISFETQnの形成工程は、上記実施の形態1(第1変形例を含む)と同様であるので、ここではその説明は省略する。
<第4変形例について>
図41および図42は、本実施の形態2の第4変形例の半導体装置を示す要部断面図であり、図41には、上記図39と同様に、上記図31に対応する断面(すなわちゲート長方向に沿った断面)が示され、図42には、上記図40と同様に、上記図32に対応する断面(すなわちゲート幅方向に沿った断面)が示されている。
上記図28および図29に示される上記実施の形態1の第2変形例の半導体装置と同様に、図41および図42に示される本実施の形態2の第4変形例の半導体装置においても、半導体基板SBに、低耐圧用のMISFET(Qp)と、高耐圧用のMISFET(Qp3)とが形成されている。
図41および図42に示される本実施の形態2の第4変形例の半導体装置は、上記図28および図29に示される上記実施の形態1の第2変形例の半導体装置と以下の点が相違している。
すなわち、図41および図42に示される本実施の形態2の第4変形例の半導体装置においては、素子分離領域STと活性領域AC1,AC3の半導体基板SBとの境界付近にフッ素(F)は導入されていない。すなわち、第4変形例の半導体装置では、上記フッ素注入領域FRに相当するものは形成されていない。従って、第4変形例の半導体装置の製造工程では、上記イオン注入IM1に相当する工程は、行われていない。
そして、本実施の形態2の第4変形例の半導体装置においては、半導体基板SBの溝TRの内面が窒化されて窒化層SNが形成されているが、活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されていない。すなわち、本実施の形態2の第4変形例の半導体装置では、窒化層SNは、活性領域AC1を囲む溝TRの内面(側面および底面)のうち、活性領域AC1の半導体基板SBに隣接する側の溝TRの側面の上部には形成されておらず、それ以外の領域に形成されている。具体的には、活性領域AC1の半導体基板SBに隣接する側の溝TRの側面に形成された窒化層SNのうち、上部は酸化されて酸化部OXとなっている。つまり、第4変形例においても、活性領域AC1を囲む素子分離領域STと活性領域AC1の半導体基板SBとの間に介在する窒化層SNについては、上記図30〜図32に示される、活性領域AC1を囲む素子分離領域STと活性領域AC1の半導体基板SBとの間に介在する窒化層SNと同様の構成となっている。
本実施の形態2の第4変形例の半導体装置の他の構成は、上記実施の形態1の第2変形例の半導体装置と基本的には同様であるので、ここではその繰り返しの説明は省略する。
図41および図42に示される第4変形例の半導体装置においては、半導体基板SBの溝TRの内面が窒化されて窒化層SNが形成されているが、低耐圧のpチャネル型MISFET用の活性領域AC1の半導体基板SBの上部と、その活性領域AC1を囲む素子分離領域STの上部との境界においては、窒化層SNが形成されていない。すなわち、低耐圧のpチャネル型MISFET用の活性領域AC1を囲む溝TRの内面のうち、活性領域AC1の半導体基板SBに隣接する側の溝TRの側面の上部には、窒化層SNが形成されていない。
これにより、低耐圧MISFET用の活性領域AC1においては、素子分離領域STの膨張に起因して活性領域AC1の半導体基板SBに結晶欠陥が発生するのを抑制または防止することができ、また、活性領域AC1に形成した低耐圧MISFET(Qp)のNBTI特性の劣化を抑制または防止することができる。その理由は、上記図30〜図32の半導体装置に関連して説明したのと同様である。
一方、高耐圧MISFET用の活性領域AC3の半導体基板SBの上部と、その活性領域AC3を囲む素子分離領域STの上部との境界においては、窒化層SNが形成されている場合と窒化層SNが形成されていない場合とがあり得る。高耐圧MISFET用の活性領域AC3の半導体基板SBの上部と素子分離領域STの上部との境界において窒化層SNが形成されている場合は、活性領域AC3の半導体基板SBに隣接する側の溝TRの側面の上部にも窒化層SNが形成されており、活性領域AC3を囲む溝TRの内面全体に窒化層SNが形成されている。高耐圧MISFET用の活性領域AC3の半導体基板SBの上部と素子分離領域STの上部との境界において窒化層SNが形成されていない場合は、活性領域AC3を囲む溝TRの内面のうち、活性領域AC3の半導体基板SBに隣接する側の溝TRの側面の上部には窒化層SNが形成されておらず、それ以外の領域に窒化層SNが形成されている。
低耐圧MISFET用の活性領域(AC1)と高耐圧MISFET用の活性領域(AC3)との両方で、活性領域(AC1,AC3)の半導体基板SBの上部と素子分離領域STの上部との境界において窒化層SNが形成されていない場合には、低耐圧MISFET(Qp)と高耐圧MISFET(Qp3)との両方において、NBTI特性の劣化を抑制または防止することができる。また、低耐圧MISFET(Qp)と高耐圧MISFET(Qp3)との両方において、NBTI特性の劣化の程度がゲート幅に依存するのを抑制または防止することができる。
しかしながら、上記実施の形態1の第2変形例に関連して説明したように、NBTI特性の劣化の抑制が要求されるのは、低耐圧用のMISFETであり、それに比べて、高耐圧用のMISFETは、NBTI特性の劣化の抑制はそれほど要求されないですむ。
このため、第4変形例では、高耐圧MISFET(Qp3)用の活性領域AC3の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されていることが好ましい。すなわち、高耐圧MISFET(Qp3)用の活性領域AC3の半導体基板SBに隣接する側の溝TRの側面の上部にも窒化層SNが形成されていることが好ましく、従って、活性領域AC3の半導体基板SBに隣接する側の溝TRの側面全体に窒化層SNが形成されていることが好ましい。これにより、高耐圧MISFET(Qp3)用の活性領域AC3を囲む素子分離領域STが再酸化されて膨張してしまうのを、より的確に抑制または防止することができるようになる。このため、素子分離領域STの膨張に起因して高耐圧MISFET(Qp3)用の活性領域AC3の半導体基板SBに結晶欠陥が発生するのを、より的確に抑制または防止することができる。
なお、上記図35および図36の酸化処理を行う際に、高耐圧MISFET(Qp3)用の活性領域AC3とそれを囲む素子分離領域STとを上記フォトレジストパターンPR2で覆っておけばよい。これにより、上記図35および図36の酸化処理において、活性領域AC1の半導体基板SBと素子分離領域STとの間に存在する窒化層SNの上部は酸化されて酸化部OXとなるが、活性領域AC3の半導体基板SBと素子分離領域STとの間に存在する窒化層SNの上部は、酸化されずにすむ。そうすることで、製造された半導体装置において、低耐圧MISFET(Qp)用の活性領域AC1の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されていないが、高耐圧MISFET(Qp3)用の活性領域AC3の半導体基板SBの上部と素子分離領域STの上部との境界においては、窒化層SNが形成されている構造を実現することができる。
また、低耐圧用のpチャネル型MISFETQpおよび高耐圧用のpチャネル型MISFETQp3の形成工程は、上記実施の形態1(第2変形例を含む)と同様であるので、ここではその説明は省略する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
[付記1]
(a)半導体基板を用意する工程、
(b)前記半導体基板に溝を形成する工程、
(c)前記半導体基板の前記溝の内面を窒化して窒化層を形成する工程、
(d)前記(c)工程後、前記溝内に、酸化シリコンを主体とする素子分離領域を形成する工程、
(e)前記素子分離領域と前記素子分離領域で囲まれた第1活性領域の前記半導体基板との境界において、前記窒化層の上部を酸化する工程、
(f)前記(e)工程後、前記第1活性領域の前記半導体基板上に、第1ゲート絶縁膜を介して、第1MISFET用の第1ゲート電極を形成する工程、
(g)前記第1活性領域の前記半導体基板に、前記第1MISFET用の第1ソース・ドレイン領域を形成する工程、
を有し、
前記第1ゲート電極は、一部が前記素子分離領域上に延在する、半導体装置の製造方法。
[付記2]
付記1記載の半導体装置の製造方法において、
前記第1MISFETは、pチャネル型である、半導体装置の製造方法。