KR101920108B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 기판 상에 게이트 절연막(GI)을 개재해서 형성된 게이트 전극(GE)과, 기판 상에 형성된 소스ㆍ드레인용의 반도체층(EP1)을 갖고 있다. 반도체층(EP1)의 상면은, 게이트 전극(GE)의 바로 아래에서의 기판의 상면보다도 높은 위치에 있다. 그리고, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 반도체층(EP1) 상에 위치하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들어 MISFET를 구비한 반도체 장치 및 그 제조 방법에 적절하게 이용할 수 있는 것이다.
기판 상에 게이트 절연막을 개재해서 게이트 전극을 형성하고, 기판에 소스ㆍ드레인 영역을 형성함으로써, MISFET가 형성된다.
또한, 기판 상에 소스ㆍ드레인용의 에피택셜층을 성장시켜 MISFET를 형성하는 기술이 있다.
일본 특허 공개 제2000-277745호 공보(특허문헌 1)에는, SOI 기판을 사용한 더블 게이트 MOSFET에 관한 기술이 개시되어 있다.
일본 특허 공개 제2007-165665호 공보(특허문헌 2)에는, Si 기판에 p채널형 MISFET가 형성되어 있다. 그리고, p채널형 MISFET의 소스 및 드레인이 되는 영역에 홈을 형성하고, 그 홈 내에 SiGe층을 에피택셜 성장법에 의해 매립하는 기술이 개시되어 있다.
일본 특허 공개 제2000-277745호 공보 일본 특허 공개 제2007-165665호 공보
기판 상에 소스ㆍ드레인용의 반도체층을 형성할 때에, 예를 들어 에피택셜 성장법 등을 사용해서 MISFET를 형성한 반도체 장치에 대해서도, 가능한 한 성능을 향상시키는 것이 요망된다. 또는, 반도체 장치의 신뢰성을 향상시키는 것이 요망된다. 혹은 그 양쪽을 실현하는 것이 요망된다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 의하면, 반도체 장치는 기판 상에 소스ㆍ드레인용의 반도체층이 형성되고, 게이트 전극에 있어서의 게이트 길이 방향의 단부가 상기 반도체층 상에 놓여져 있는 것이다.
또한, 일 실시 형태에 의하면, 반도체 장치의 제조 방법은, 기판 상에 더미 게이트를 형성하고 나서, 상기 기판 상에 소스ㆍ드레인 형성용의 반도체층을, 예를 들어 에피택셜법에 의해 형성하고, 그 후, 상기 더미 게이트의 측벽 상에, 측벽막을 형성한다. 그리고, 상기 더미 게이트를 덮도록 상기 기판 상에 절연막을 형성하고 나서, 상기 더미 게이트의 상면을 노출시킨다. 그리고, 상기 더미 게이트 및 상기 측벽막을 제거하여 형성한 홈 내에 게이트 절연막을 개재해서 게이트 전극을 형성하는 것이다.
일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다. 또는, 반도체 장치의 신뢰성을 향상시킬 수 있다. 혹은 그 양쪽을 실현할 수 있다.
도 1은 실시 형태 1의 반도체 장치의 주요부 단면도이다.
도 2는 실시 형태 1의 반도체 장치의 주요부 단면도이다.
도 3은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 공정 흐름도이다.
도 4는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 공정 흐름도이다.
도 5는 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 6은 도 5에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 7은 도 6에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 8은 도 7에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 9는 도 8에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 10은 도 9에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 11은 도 10에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 12는 도 11에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 13은 도 12에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 14는 도 13에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 15는 도 14에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 16은 도 15에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 17은 도 16에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 18은 도 17에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 19는 도 18에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 20은 도 19에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 21은 도 19에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 22는 도 21에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 23은 도 22에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 24는 도 20 및 도 23에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 25는 도 24에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 26은 도 25에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 27은 도 26에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 28은 도 27에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 29는 도 28에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 30은 제1 검토예의 반도체 장치의 주요부 단면도이다.
도 31은 제1 검토예의 반도체 장치의 주요부 단면도이다.
도 32는 제2 검토예의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 33은 도 32에 후속되는 제2 검토예의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 34는 제2 검토예의 반도체 장치의 주요부 단면도이다.
도 35는 제2 검토예의 반도체 장치의 주요부 단면도이다.
도 36은 실시 형태 1의 변형예 반도체 장치의 주요부 단면도이다.
도 37은 실시 형태 1의 변형예 반도체 장치의 주요부 단면도이다.
도 38은 실시 형태 1의 변형예 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 39는 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 40은 도 39에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 41은 도 40에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 42는 도 41에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 43은 도 42에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 44는 도 43에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 45는 도 44에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 46은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 공정 흐름도이다.
도 47은 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 공정 흐름도이다.
도 48은 실시 형태 3의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 49는 도 48에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 50은 도 49에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 51은 도 50에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 52는 도 51에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 53은 도 52에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 54는 도 53에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 55는 도 54에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 56은 도 55에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 57은 도 56에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 58은 도 56에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 59는 도 58에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 60은 도 59에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 61은 도 57 및 도 60에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 62는 도 61에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 63은 도 62에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 64는 실시 형태 3의 반도체 장치의 주요부 단면도이다.
도 65는 실시 형태 3의 반도체 장치의 주요부 단면도이다.
도 66은 실시 형태 4의 반도체 장치의 제조 공정을 도시하는 공정 흐름도이다.
도 67은 실시 형태 4의 반도체 장치의 제조 공정을 도시하는 공정 흐름도이다.
도 68은 실시 형태 4의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 69는 도 68에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 70은 도 69에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 71은 도 70에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 72는 도 71에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 73은 도 72에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 74는 도 73에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 75는 도 74에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 76은 도 75에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 77은 도 76에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 78은 도 76에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 79는 도 78에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 80은 도 79에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 81은 도 77 및 도 80에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 82는 도 81에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 83은 도 82에 후속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 84는 실시 형태 4의 반도체 장치의 주요부 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것이 아니라, 특정한 수 이상이라도 이하라도 좋다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수가 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복된 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도라도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도라도 도면을 보기 쉽게 하기 위해 해칭을 부여하는 경우도 있다.
(실시 형태 1)
<반도체 장치의 구조에 대해>
도 1 및 도 2는, 본 실시 형태 1의 반도체 장치의 주요부 단면도이다. 또한, 도 1과 도 2라고 함은, 동일한 영역의 단면도이다. 단, 도 1에서는, 반도체층(SM1)과 반도체층(EP1)이 각각 어떤 영역인지를 알기 쉽도록, 반도체층(EP1) 전체를 도트의 해칭으로 나타내고, 반도체층(SM1) 전체를 세선의 사선 해칭으로 나타내고 있고, n-형 반도체 영역(EX) 및 n+형 반도체 영역(SD)의 형성 영역에 대한 도시는 하고 있지 않다. 또한, 도 2에서는, n-형 반도체 영역(EX)과 n+형 반도체 영역(SD)이 각각 어떤 영역인지를 알기 쉽도록, n-형 반도체 영역(EX) 전체에 동일한 해칭을 부여하고, n+형 반도체 영역(SD) 전체에 다른 동일한 해칭을 부여하고 있다. 따라서, 도 1과 도 2를 아울러 보면, 반도체층(SM1) 및 반도체층(EP1)의 구성과, 반도체층(SM1) 및 반도체층(EP1)에 있어서의 n-형 반도체 영역(EX) 및 n+형 반도체 영역(SD)의 형성 영역을, 이해하기 쉽다. 또한, 도 1 및 도 2에 있어서, 후술하는 절연막(IL3) 및 배선(M1)과 그보다도 상층의 구조에 대해서는, 도시를 생략하고 있다.
본 실시 형태 1 및 이하의 실시 형태 2 내지 4의 반도체 장치는, MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 구비한 반도체 장치이다.
도 1 및 도 2에 도시되는 본 실시 형태 1의 반도체 장치는, SOI(SOI:Silicon On Insulator) 기판(SUB)을 사용한 반도체 장치이다.
SOI 기판(SUB)은 단결정 실리콘 등으로 이루어지는 기판(반도체 기판, 지지 기판)(SUB1)과, 기판(SUB1)의 주면 상에 형성된 산화 실리콘 등으로 이루어지는 절연층[매립 절연막, 매립 산화막, BOX(Buried Oxide)층](BOX1)과, 절연층(BOX1)의 상면 상에 형성된 단결정 실리콘으로 이루어지는 반도체층(SOI층)(SM1)을 갖고 있다. 기판(SUB1)은 절연층(BOX1)과 그보다도 상층의 구조를 지지하는 지지 기판이다. 이들 기판(SUB1), 절연층(BOX1) 및 반도체층(SM1)에 의해, SOI 기판(SUB)이 형성되어 있다. SOI 기판(SUB)의 주면에는 MISFET가 형성되어 있다. 여기서는, MISFET가 n채널형 MISFET인 경우에 대해 설명한다.
반도체층(SM1) 상에 게이트 절연막(GI)을 개재해서, 게이트 전극(GE)이 형성되어 있다.
게이트 전극(GE)은 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 탄화 티타늄(TiC), 탄화 탄탈(TaC), 탄화 텅스텐(WC) 또는 질화 탄화 탄탈(TaCN) 등의 금속 재료를 사용한 메탈 게이트 전극(금속 게이트 전극)으로 되어 있다. 또한, 여기서 말하는 금속이란, 금속 전도를 나타내는 도전체를 말하고, 단체의 금속(순금속)이나 합금뿐만 아니라, 금속 전도를 나타내는 금속 화합물(질화 금속이나 탄화 금속 등)도 포함하는 것으로 한다. 게이트 전극(GE)을 메탈 게이트 전극으로 함으로써, 게이트 전극(GE)의 공지화 현상을 억제하고, 기생 용량을 없앨 수 있다는 이점을 얻을 수 있다. 또한, MISFET 소자의 소형화(게이트 절연막의 박막화)도 가능하게 된다고 하는 이점도 얻어진다.
게이트 전극(GE)으로서는, 메탈 게이트 전극이 바람직하지만, 다른 형태로서, 하층에 상기 금속 재료(금속막)를 형성하고, 상층에 폴리 실리콘막(도프트 폴리 실리콘막)을 사용한 적층형의 게이트 전극으로 할 수도 있다.
또한, 메탈 게이트 전극[게이트 전극(GE)]의 다른 형태로서, 다른 금속막을 복수 적층시킨 구조로 해도 좋다.
또한, 게이트 절연막(GI)으로서는, 산화 하프늄막, 산화 지르코늄막, 산화 알루미늄막, 산화 탄탈막 또는 산화 란탄막 등의 금속 산화물막을 사용할 수 있고, 또한, 이들 금속 산화물막은, 질소(N) 또는 규소(Si)의 한쪽 또는 양쪽을 함유할 수도 있다. 이 경우, 게이트 절연막(GI)은 질화 실리콘막보다도 높은 유전율(비유전율)을 갖는 고유전율막(소위 High-k막)이다. 게이트 절연막(GI)에 고유전율막을 사용한 경우는, 산화 실리콘막을 사용한 경우에 비해, 게이트 절연막(GI)의 물리적 막 두께를 증가시킬 수 있으므로, 누설 전류를 저감할 수 있다는 이점을 얻을 수 있다.
또한, 도시는 하지 않지만, 상기의 금속 산화물막과 반도체층(SM1) 사이에, 계면층으로서, 1㎚ 이하의 산화 실리콘막을 형성할 수도 있다. 이 계면층의 물리적 막 두께는, 상기 금속 산화물막의 물리적 막 두께보다도 얇게 형성된다.
게이트 전극(GE)의 하부의 반도체층(SM1)이, MISFET의 채널이 형성되는 영역(채널 형성 영역)이 된다.
반도체층(SM1) 상에는, 에피택셜층(에피택셜 반도체층)인 반도체층(EP1)이 형성되어 있다. 반도체층(EP1)은 반도체층(SM1) 상에 에피택셜 성장에 의해 형성되어 있고, 실리콘(단결정 실리콘)으로 이루어진다.
반도체층(EP1)은 게이트 전극(GE)의 양측(게이트 길이 방향의 양측)에 형성되어 있다. 또한, 도 1 및 도 2에 도시되는 단면은, 게이트 전극(GE)의 게이트 길이 방향으로 평행한 평면(게이트 길이 방향을 따른 평면)이다.
본 실시 형태에서는, 게이트 전극(GE)의 일부가 반도체층(EP1) 상[보다 특정적으로는 반도체층(EP1)의 경사진 측면(SF1) 상]에 존재하고 있다. 구체적으로는, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 반도체층(EP1) 상에 위치하고 있다. 바꾸어 말하면, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 게이트 전극(GE)의 단부가 반도체층(EP1) 상에 위치하고 있다. 즉, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 중앙부측은, 반도체층(EP1)이 형성되어 있지 않은 부분의 반도체층(SM1) 상에 있지만, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 양단부측은 반도체층(SM1) 상에 형성된 반도체층(EP1) 상에 놓여져 있다. 즉, 게이트 전극(GE)의 중앙부측(게이트 길이 방향의 중앙부측)은 반도체층(EP1)에 겹쳐 있지 않지만[SOI 기판(SUB)의 두께 방향으로 겹쳐 있지 않지만], 게이트 전극(GE)의 단부(게이트 길이 방향의 단부)는 반도체층(EP1)에 겹쳐 있다[SOI 기판(SUB)의 두께 방향으로 겹쳐 있음]. 이로 인해, 게이트 전극(GE)의 양단부 근방(게이트 길이 방향의 양단부 근방)의 바로 아래에는 반도체층(EP1)이 존재하고, 게이트 전극(GE)의 중앙부측(게이트 길이 방향의 중앙부측)의 바로 아래에는 반도체층(EP1)은 존재하고 있지 않은[반도체층(SM1)이 존재하고 있는] 상태로 되어 있다.
단, 게이트 전극(GE)은 반도체층(SM1, EP1)에 접하고 있지 않고, 게이트 전극(GE)과 반도체층(SM1) 사이 및 게이트 전극(GE)과 반도체층(EP1) 사이에는, 게이트 절연막(GI)이 개재되어 있다. 게이트 절연막(GI)은 게이트 전극(GE)의 저면으로부터 양측면(측벽)에 걸쳐서 연속적으로 형성되어 있다.
또한, 본 실시 형태에서는, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 반도체층(EP1) 상에 위치하고 있지만, 반도체층(EP1)의 측면[게이트 전극(GE)측의 측면](SF1)이 경사져 있고, 이 반도체층(EP1)의 경사진 측면(SF1) 상에, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 위치하고 있다. 바꾸어 말하면, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 반도체층(EP1)의 측면[게이트 전극(GE)측의 측면](SF1)은 경사져 있고, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 게이트 전극(GE)의 단부가 반도체층(EP1)의 경사진 측면(SF1) 상에 위치하고 있다. 즉, 게이트 전극(GE)의 단부(게이트 길이 방향의 단부)가, 반도체층(EP1)의 경사진 측면(SF1) 상에 놓여져 있다.
또한, 반도체층(EP1)은 반도체층(SM1)의 거의 평탄한 상면 상에 형성되어 있으므로, 반도체층(EP1)의 상면은 게이트 전극(GE)의 바로 아래에서의 반도체층(SM1)의 상면보다도 높은 위치에 있다. 여기서, 게이트 전극(GE)의 바로 아래에서의 반도체층(SM1)의 상면은 게이트 전극(GE) 아래의 게이트 절연막(GI)에 접하는 부분의 반도체층(SM1)의 표면(상면)에 대응하고 있고, 도 1에 있어서 부호 UF1을 부여하여 상면(UF1)으로서 나타내고 있다.
게이트 전극(GE)의 양측(게이트 길이 방향의 양측)의 반도체층(SM1, EP1)에는 MISFET의 소스 또는 드레인용의 반도체 영역이 형성되어 있고, 이 소스 또는 드레인용의 반도체 영역은 n-형 반도체 영역(EX)과, n-형 반도체 영역(EX)보다도 고불순물 농도의 n+형 반도체 영역(SD)에 의해 형성되어 있다. 즉, 반도체층(SM1)과 반도체층(EP1)의 적층에 있어서, 채널 형성 영역을 사이에 두고 서로 이격하는 영역에, (한 쌍의) n-형 반도체 영역(익스텐션 영역, LDD 영역)(EX)이 형성되고, n-형 반도체 영역(EX)의 외측(채널 형성 영역으로부터 이격되는 측)에, n-형 반도체 영역(EX)보다도 불순물 농도가 높은, 소스ㆍ드레인용의 (한 쌍의) n+형 반도체 영역(SD)이 형성되어 있다. 소스 또는 드레인 영역용의 반도체 영역은, n-형 반도체 영역(EX)과 n-형 반도체 영역(EX)보다도 불순물 농도가 높은 n+형 반도체 영역(SD)을 갖고 있으므로, LDD(Lightly Doped Drain) 구조를 구비하고 있다.
n-형 반도체 영역(EX)은 채널 형성 영역에 인접하고 있고, n+형 반도체 영역(SD)은 채널 형성 영역으로부터 n-형 반도체 영역(EX)의 분만큼 이격하고 또한 n-형 반도체 영역(EX)에 접하는 위치에 형성되어 있다.
SOI 기판(SUB)의 두께 방향으로 보면, n-형 반도체 영역(EX)은 반도체층(EP1)으로부터 반도체층(SM1)에 걸쳐서 형성되어 있고, n+형 반도체 영역(SD)도, 반도체층(EP1)으로부터 반도체층(SM1)에 걸쳐서 형성되어 있다. 또한, n-형 반도체 영역(EX)의 적어도 일부는, 게이트 전극(GE)의 바로 아래에 위치하고 있다.
반도체층(EP1)에는 소스 또는 드레인용의 반도체 영역[n-형 반도체 영역(EX) 및 n+형 반도체 영역(SD)에 대응]이 형성되어 있으므로, 반도체층(EP1)을, 소스ㆍ드레인용(소스ㆍ드레인 형성용)의 에피택셜층으로 간주할 수 있다.
n+형 반도체 영역(SD)의 상부에는, 금속 실리사이드층(SIL)이 형성되어 있다. 금속 실리사이드층(SIL)은, 예를 들어 코발트 실리사이드층, 니켈 실리사이드층 또는 니켈 백금 실리사이드층 등이다.
SOI 기판(SUB)의 주면 상에는, 반도체층(EP1)[및 금속 실리사이드층(SIL)]을 덮도록, 절연막(IL1)이 형성되어 있다. 절연막(IL1)은, 바람직하게는, 라이너막인 질화 실리콘막(라이너막)(SN3)과, 질화 실리콘막(SN3) 상의 절연막(SO3)과의 적층막으로 이루어진다. 질화 실리콘막(SN3)의 두께는 절연막(SO3)보다도 얇다.
절연막(SO3)으로서는 산화 실리콘계의 절연막을 사용할 수 있다. 여기서, 산화 실리콘계의 절연막이란, 산화 실리콘을 주체로 하는 절연막이지만, 탄소(C), 불소(F), 질소(N), 붕소(B) 및 인(P) 중의 1종 이상을 더 함유할 수도 있다.
절연막(IL1)의 상면은, 거의 평탄화되고, 절연막(IL1)에는 홈(TR)이 형성되어 있다. 이 홈(TR) 내에, 게이트 절연막(GI)을 개재해서 게이트 전극(GE)이 매립되어 있다(형성되어 있다). 즉, 게이트 전극(GE)은 절연막(IL1)의 홈(TR) 내에 형성되어 있고, 게이트 절연막(GI)은 게이트 전극(GE)의 측벽(측면) 및 저면(하면)에 연속적으로 형성되어 있다.
즉, 본 실시 형태에 있어서는, SOI 기판(SUB) 상에, 반도체층(EP1)을 덮도록 절연막(IL1)이 형성되어 있고, 게이트 전극(GE)은 절연막(IL1)에 형성된 홈(TR) 내에 매립되어 있다. 구체적으로는, 게이트 절연막(GI)이 홈(TR)의 측면 상 및 저면 상에 형성되어 있고, 게이트 전극(GE)은 게이트 절연막(GI)을 개재해서 홈(TR) 내에 매립되어 있다.
또한, 바람직하게는, 게이트 전극(GE)의 측벽 상에, 게이트 절연막(GI)을 개재해서 측벽 절연막(SW3)이 형성되어 있다. 즉, 게이트 전극(GE)의 측벽과 절연막(IL1) 사이에, 게이트 절연막(GI)뿐만 아니라, 측벽 절연막(SW3)도 개재되어 있다. 게이트 절연막(GI)은 게이트 전극(GE)에 접하고 있지만, 측벽 절연막(SW3)은 게이트 전극(GE)과는 접하고 있지 않고, 측벽 절연막(SW3)과 게이트 전극(GE) 사이에는, 게이트 절연막(GI)이 개재되어 있다.
게이트 전극(GE)이 매립된 상태의 절연막(IL1) 상에는, 게이트 전극(GE)을 덮도록, 절연막(IL2)이 형성되어 있다.
절연막(IL1, IL2)에는 후술하는 콘택트 홀(CNT)(여기서는 도시하지 않음)이 형성되고, 콘택트 홀(CNT) 내에는 후술하는 플러그(PG)(여기서는 도시하지 않음)가 형성되어 있지만, 여기서는 그 도시는 생략한다. 또한, 절연막(IL2) 상에는, 후술하는 절연막(IL3)(여기서는 도시하지 않음) 및 후술하는 배선(M1)(여기서는 도시하지 않음)이 형성되어 있지만, 여기서는 그 도시는 생략한다.
<반도체 장치의 제조 공정에 대해>
다음에, 본 실시 형태의 반도체 장치의 제조 공정을, 도면을 참조하여 설명한다. 도 3 및 도 4는, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 공정 흐름도이다. 도 5 내지 도 29는, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
우선, 도 5에 도시되는 바와 같이, SOI 기판(SUB)을 준비한다(도 3의 스텝 S1).
SOI 기판(SUB)은, 단결정 실리콘 등으로 이루어지는 기판(SUB1)과, 기판(SUB1)의 주면 상에 형성된 산화 실리콘 등으로 이루어지는 절연층(BOX1)과, 절연층(BOX1)의 상면 상에 형성된 단결정 실리콘으로 이루어지는 반도체층(SM1)을 갖고 있다.
기판(SUB1)의 두께에 비해 반도체층(SM1)의 두께는 얇다. 반도체층(SM1)의 두께는, 예를 들어 3 내지 20㎚ 정도로 할 수 있다.
SOI 기판(SUB)은, 다양한 방법을 사용해서 제조할 수 있다. 예를 들어, 표면에 산화막을 형성한 반도체 기판(실리콘 기판)과, 또 1매의 반도체 기판(실리콘 기판)을, 고열 및 압력을 가함으로써 접착해서 접합한 후, 한쪽의 실리콘층(실리콘 기판)을 박막화함으로써, SOI 기판(SUB)을 형성할 수 있다. 혹은, Si(실리콘)로 이루어지는 반도체 기판의 주면에 대해 높은 에너지로 O2(산소)를 이온 주입하고, 그 후의 열처리로 Si(실리콘)와 산소를 결합시켜, 반도체 기판의 표면보다도 조금 깊은 위치에 매립 산화막(BOX막)을 형성하는 SIMOX(Silicon Implanted Oxide)법에 의해, SOI 기판(SUB)을 형성할 수 있다. 또한 다른 방법, 예를 들어 스마트 커트(Smart Cut) 프로세스 등을 사용해서, SOI 기판(SUB)을 제조할 수도 있다.
다음에, SOI 기판(SUB)에 소자 분리 영역(도시하지 않음)을 형성한다. 소자 분리 영역은, 예를 들어 SOI 기판(SUB)[반도체층(SM1)]의 주면에, 반도체층(SM1) 및 절연층(BOX1)을 관통해서 저부가 기판(SUB1) 중에 위치하는 소자 분리 홈을, 포토리소그래피 기술 및 드라이 에칭 기술 등을 사용해서 형성하고, 이 소자 분리 홈에, 성막 기술 및 CMP 기술 등을 사용해서 절연막을 매립함으로써, 형성할 수 있다. 소자 분리 영역에 의해 평면적으로 둘러싸인 반도체층(SM1)에, 이하에 설명하는 바와 같이 MISFET가 형성된다.
다음에, 반도체층(SM1) 중, n채널형 MISFET를 형성하는 예정의 영역에서의 반도체층(SM1)에 대해, p형 웰(p형 반도체 영역)로 하기 위한 p형 불순물(예를 들어 붕소)을 이온 주입 등에 의해 도입한다.
다음에, 도 6에 도시되는 바와 같이, SOI 기판(SUB) 상에, 즉 반도체층(SM1) 상에, 더미 게이트(더미 게이트 전극, 더미 게이트 구조체)(GED)를 형성한다(도 3의 스텝 S2).
더미 게이트(GED)[특히 더미 게이트(GED)의 폴리 실리콘막(PL1)]는, MISFET의 게이트(게이트 전극)로서는 기능하지 않는 더미(의사적)의 게이트(게이트 전극)이다. 더미 게이트(GED)는 절연막(GID)과 그 위의 폴리 실리콘막(다결정 실리콘 막)(PL1)과 그 위의 질화 실리콘막(SN1)의 적층막으로 이루어진다. 질화 실리콘막(SN1) 대신에, 다른 절연막, 예를 들어 산화 실리콘막을 사용할 수도 있다. 절연막(GID)으로서는 산화 실리콘막을 사용할 수 있다.
폴리 실리콘막(PL1)은 반도체층(SM1) 상에 직접적으로 형성할 수도 있지만, 반도체층(SM1) 상에 절연막(GID)을 개재해서 폴리 실리콘막(PL1)을 형성하는 것이 바람직하다. 절연막(GID)은, 이후에 제거하므로, 게이트 절연막으로서는 기능하지 않는 더미의 게이트 절연막이다. 절연막(GID)으로서는 산화 실리콘막을 적절하게 사용할 수 있어, 절연막(GID)의 두께는 폴리 실리콘막(PL1)보다도 얇다.
절연막(GID)은, 이후에 폴리 실리콘막(PL1)을 제거할 때(후술하는 스텝 S13의 제2 단계의 에칭에 대응)에 에칭 스토퍼막[반도체층(SM1)의 에칭 방지막]으로서 사용할 수 있어, 그 때에 반도체층(SM1)이 에칭되어 버리는 것을 방지할 수 있다. 이로 인해, 폴리 실리콘막(PL1)과 반도체층(SM1) 사이에 절연막(GID)을 개재시켜 두는 것이 바람직하다.
더미 게이트(GED)를 형성하기 위해서는, 예를 들어 SOI 기판(SUB)의 주면 상[즉 반도체층(SM1)의 주면 상]에 산화 실리콘막[이 산화 실리콘막이 절연막(GID)이 됨]을 형성하고 나서, 그 위에 폴리 실리콘막(PL1) 및 질화 실리콘막(SN1)을 순서대로 형성(퇴적)한다. 그리고 나서, 이 폴리 실리콘막(PL1)과 질화 실리콘막(SN1)의 적층막을 포토리소그래피 기술 및 에칭 기술을 사용해서 패터닝함으로써, 더미 게이트(GED)를 형성할 수 있다. 더미 게이트(GED)와 반도체층(SM1) 사이에는, 절연막(GID)(이 경우는 산화 실리콘막)이 개재되게 된다.
또한, 더미 게이트(GED)는, 이후에 제거하므로, 도전성을 갖고 있지 않아도 좋고, 폴리 실리콘막(PL1)을, 다른 재료막으로 치환할 수도 있다. 단, 이후에 제거하기 쉬운 것, 산화 실리콘막이나 질화 실리콘막 등에 대한 높은 에칭 선택비를 확보하기 쉬운 것, 더미 게이트에 가공하기 쉬운 것, 공정상의 문제를 발생하기 어려운 것 등의 관점으로부터, 폴리 실리콘막(PL1)이 적합하다. 또한, 폴리 실리콘막(PL1)과 동일층의 폴리 실리콘막을 사용해서, 다른 소자(예를 들어 폴리 실리콘 저항 등)를 형성할 수도 있다.
다음에, 더미 게이트(GED)의 측벽 상에, 측벽막으로서 측벽 절연막(오프셋 스페이서)(SW1)을 형성한다(도 3의 스텝 S3).
스텝 S3의 측벽 절연막(SW1) 형성 공정은, 다음과 같이 하여 행할 수 있다. 즉, 우선, 도 7에 도시되는 바와 같이, SOI 기판(SUB)의 주면의 전체면에, 더미 게이트(GED)를 덮도록, 산화 실리콘막(SO1)을 CVD(Chemical Vapor Deposition:화학 기상 성장)법 등에 의해 형성(퇴적)한다. 그리고 나서, 이 산화 실리콘막(SO1)을 에치백(이방성 에칭)함으로써, 도 8에 도시되는 바와 같이, 더미 게이트(GED)의 측벽 상에 산화 실리콘막(SO1)을 남겨서 측벽 절연막(SW1)으로 하고, 다른 영역의 산화 실리콘막(SO1)을 제거한다. 이에 의해, 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1)이 형성된다. 측벽 절연막(SW1)의 두께[더미 게이트(GED)의 측벽에 대략 수직인 방향의 두께]는, 예를 들어 3 내지 10㎚ 정도로 할 수 있다.
또한, 측벽 절연막(SW1) 및 후술하는 측벽 절연막(SW2)은, 이후에 제거하므로, 반드시 절연성을 갖고 있지 않아도 좋지만, 측벽막으로서의 형성의 용이함이나, 제거 시에 에칭 나머지가 생긴 경우의 문제를 방지할 수 있다고 하는 관점 등에서, 절연막이 바람직하고, 산화 실리콘이나 질화 실리콘은 특히 적합하다. 이로 인해, 측벽 절연막(SW1) 및 후술하는 측벽 절연막(SW2)의 재료로서, 본 실시 형태에서는 산화 실리콘을 사용하고, 후술하는 실시 형태 2에서는 질화 실리콘을 사용하고 있다.
다음에, 도 9에 도시되는 바와 같이, 반도체층(SM1) 상에, 반도체층(EP1)을 에피택셜 성장시킨다(도 3의 스텝 S4).
반도체층(EP1)은 더미 게이트(GED)[보다 특정적으로는 더미 게이트(GED)와 측벽 절연막(SW1)으로 이루어지는 구조체]의 양측의 영역의 반도체층(SM1) 상에 형성된다. 즉, 반도체층(SM1) 상에서, 더미 게이트(GED)[보다 특정적으로는 더미 게이트(GED)와 측벽 절연막(SW1)으로 이루어지는 구조체]의 양측에, 더미 게이트(GED)[보다 특정적으로는 더미 게이트(GED)와 측벽 절연막(SW1)으로 이루어지는 구조체]와 인접하도록, 반도체층(EP1)이 형성된다.
반도체층(EP1)은 에피택셜 성장에 의해 형성된 에피택셜층(에피택셜 반도체층)이며, 실리콘(단결정 실리콘)으로 이루어진다. 반도체층(EP1)은 반도체층(SM1) 상에 선택적으로 에피택셜 성장하고, 측벽 절연막(SW1) 상이나 질화 실리콘막(SN1) 상에는 형성되지 않는다.
반도체층(EP1)을 에피택셜 성장시킬 때에는, 더미 게이트(GED)의 폴리 실리콘막(PL1)은 상면이 질화 실리콘막(SN1)으로 덮여지고, 측면(측벽)이 측벽 절연막(SW1)으로 덮여져 있고, 더미 게이트(GED)의 폴리 실리콘막(PL1)이 노출되어 있지 않은 상태에서 반도체층(EP1)을 에피택셜 성장시킨다. 이로 인해, 더미 게이트(GED)의 폴리 실리콘막(PL1) 상에 에피택셜층이 형성되는 것을 방지할 수 있다.
즉, 가령 측벽 절연막(SW1)의 형성을 생략하고, 더미 게이트(GED)의 폴리 실리콘막(PL1)의 측벽이 노출된 상태에서 반도체층(EP1)을 에피택셜 성장시킨 경우에는, 폴리 실리콘막(PL1)의 노출부 상에서도 에피택셜 성장해 버려, 반도체층(EP1)이 폴리 실리콘막(PL1)과 달라붙어 버릴 우려가 있다. 이를 측벽 절연막(SW1)에 의해 방지할 수 있다.
또한, 반도체층(EP1)의 측면(SF1)이 테이퍼를 갖도록, 반도체층(EP1)을 에피택셜 성장시키는 것이 바람직하다. 즉, SOI 기판(SUB)의 주면[즉 반도체층(SM1)의 주면]에 대해, 반도체층(EP1)의 측면(SF1)이 경사져 있는 것이 바람직하다. 즉, SOI 기판(SUB)의 주면[즉 반도체층(SM1)의 주면]과, 반도체층(EP1)의 측면(SF1)과의 이루는 각도(α)는, 90°보다도 작은(즉 α<90°) 것이 바람직하다. 바꾸어 말하면, 더미 게이트(GED)로부터 멀어짐에 따라서, 반도체층(EP1)의 두께가 두꺼워지도록, 반도체층(EP1)의 측면(SF1)이 경사져 있는 것이 바람직하다. 반도체층(EP1)의 측면(SF1)의 테이퍼는 반도체층(EP1)의 성막용 가스의 조성이나 성막 온도 등을 조정함으로써, 제어할 수 있다.
또한, 반도체층(EP1)의 측면(SF1)과 반도체층(SM1)의 주면[따라서 SOI 기판(SUB)의 주면]이 이루는 각도가 예각인 경우를, 반도체층(EP1)의 측면(SF1)이 경사져 있다고 칭하고, 이 측면(SF1)은 반도체층(EP1)의 경사진 측면이다. 이로 인해, 반도체층(EP1)의 측면(SF1)이 반도체층(SM1)의 주면[따라서 SOI 기판(SUB)의 주면]에 대해 수직인 경우는, 반도체층(EP1)의 측면(SF1)이 경사져 있다고는 하지 않는다.
반도체층(EP1)은 반도체층(SM1)의 거의 평탄한 상면 상에 형성되므로, 반도체층(EP1)의 상면은 반도체층(SM1)의 상면보다도 높은 위치가 된다. 이로 인해, 스텝 S4에서 형성된 반도체층(EP1)의 상면은, 더미 게이트(GED)의 바로 아래에서의 반도체층(SM1)의 상면보다도 높은 위치가 된다. 또한, 높이를 말할 때는, 기판(SUB)의 주면에 대략 수직인 방향의 높이에 대응하고 있다.
반도체층(SM1)과 반도체층(SM1) 상에 형성된 반도체층(EP1)을 합한 것을, 이하에서는, 반도체층(SM2)이라고 칭하는 것으로 한다.
다음에, 도 10에 도시되는 바와 같이, 반도체층(SM2)[즉 반도체층(SM1, EP1)]에 있어서의 더미 게이트(GED) 및 측벽 절연막(SW1)의 양측 영역에, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입함으로써, n-형 반도체 영역(익스텐션 영역, LDD 영역)(EX)을 형성한다(도 3의 스텝 S5). n-형 반도체 영역(EX)을 형성하기 위한 이온 주입 공정에서는, 더미 게이트(GED) 및 측벽 절연막(SW1)이 마스크(이온 주입 저지 마스크)로서 기능할 수 있다. 이로 인해, n-형 반도체 영역(EX)은 반도체층(SM1) 및 반도체층(EP1)(의 적층체)에 있어서, 더미 게이트(GED)의 측벽 상의 측벽 절연막(SW1)에 대해 자기 정합해서 형성된다.
다음에, 더미 게이트(GED)의 측벽 상에, 측벽막으로서 측벽 절연막(사이드 월 스페이서)(SW2)을 형성한다(도 3의 스텝 S6).
스텝 S6의 측벽 절연막(SW2) 형성 공정은, 다음과 같이 하여 행할 수 있다. 즉, 우선, 도 11에 도시되는 바와 같이, SOI 기판(SUB)의 주면의 전체면에, 더미 게이트(GED) 및 측벽 절연막(SW1)을 덮도록, 산화 실리콘막(SO2)을 CVD법 등에 의해 형성(퇴적)한다. 그리고 나서, 이 산화 실리콘막(SO2)을 에치백(이방성 에칭)함으로써, 도 12에 도시되는 바와 같이, 더미 게이트(GED)의 측벽 상에 산화 실리콘막(SO2)을 남겨서 측벽 절연막(SW2)으로 하고, 다른 영역의 산화 실리콘막(SO2)을 제거한다. 이에 의해, 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1)을 개재해서, 측벽 절연막(SW2)이 형성된다. 측벽 절연막(SW2)의 두께(더미 게이트(GED)의 측벽에 대략 수직인 방향의 두께)는, 예를 들어 3 내지 10㎚ 정도로 할 수 있다.
측벽 절연막(SW2)은 더미 게이트(GED)의 측벽에 측벽 절연막(SW1)을 개재해서 인접하고, 또한, 반도체층(EP1) 상[구체적으로는 반도체층(EP1)의 경사진 측면(SF1) 상]에 형성된다. 즉, 측벽 절연막(SW2)의 저면이 반도체층(EP2)[구체적으로는 반도체층(EP1)의 경사진 측면(SF1)]에 접하고, 측벽 절연막(SW2)의 내벽[더미 게이트(GED)에 대향하는 측의 측면]이 더미 게이트(GED)의 측벽 상의 측벽 절연막(SW1)에 접하고 있다.
다음에, 도 13에 도시되는 바와 같이, 반도체층(SM2)[즉 반도체층(SM1, EP1)]에 있어서의 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)의 양측 영역에, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입함으로써, n+형 반도체 영역(SD)을 형성한다(도 3의 스텝 S7). n+형 반도체 영역(SD)을 형성하기 위한 이온 주입 공정에서는, 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)이 마스크(이온 주입 저지 마스크)로서 기능할 수 있다. 이로 인해, n+형 반도체 영역(SD)은 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1)을 개재해서 형성된 측벽 절연막(SW2)에 대해 자기 정합해서 형성된다. n+형 반도체 영역(SD)은 n-형 반도체 영역(EX)보다도, 불순물 농도가 높다.
n-형 반도체 영역(EX)을 형성하기 위한 이온 주입에서는, 반도체층[SM2(SM1, EP1)]의 비교적 얕은 영역에 n형 불순물을 주입할 수 있지만, 그에 비해, n+형 반도체 영역(SD)을 형성하기 위한 이온 주입에서는, 반도체층[SM2(SM1, EP1)]의 깊은 영역에까지[즉 반도체층(SM2)의 두께 전체에 대해] n형 불순물을 주입한다.
스텝 S6에서 측벽 절연막(SW2)을 형성하기 전에, n-형 반도체 영역(EX)을 형성하기 위한 이온 주입(스텝 S5)을 행하고, 스텝 S6에서 측벽 절연막(SW2)을 형성한 후에, n+형 반도체 영역(SD)을 형성하기 위한 이온 주입(스텝 S7)을 행하고 있다. 이로 인해, 스텝 S7까지를 행하면, n-형 반도체 영역(EX)은 측벽 절연막(SW2)의 바로 아래 부분의 반도체층[SM2(SM1, EP1)]에 형성되어 있는 상태가 된다. 후술하는 스텝 S13에서 더미 게이트(GED)와 함께 측벽 절연막(SW2)도 제거하고 나서 후술하는 스텝 S14 내지 S16에서 게이트 전극(GE)을 형성하므로, 측벽 절연막(SW2)이 존재하고 있었던 영역에도 게이트 전극(GE)이 형성되게 된다. 이로 인해, 이후에 게이트 전극(GE)을 형성하면, n-형 반도체 영역(EX)은 게이트 전극(GE)의 일부(게이트 길이 방향의 양단부측)의 바로 아래에 거의 형성되어 있는 상태가 된다.
다음에, n+형 반도체 영역(SD) 및 n-형 반도체 영역(EX) 등에 도입된 불순물을 활성화하기 위한 열처리인 활성화 어닐을 행한다(도 3의 스텝 S8). 또한, 이온 주입 영역이 아몰퍼스화된 경우에는, 이 스텝 S8의 활성화 어닐 시에, 결정화시킬 수 있다.
다음에, 더미 게이트(GED)의 측벽 상에, 측벽막으로서 측벽 절연막(사이드 월 스페이서)(SW3)을 형성한다(도 3의 스텝 S9).
스텝 S9의 측벽 절연막(SW3) 형성 공정은, 다음과 같이 하여 행할 수 있다. 즉, 우선, 도 14에 도시되는 바와 같이, SOI 기판(SUB)의 주면의 전체면에, 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)을 덮도록, 질화 실리콘막(SN2)을 CVD법 등에 의해 형성(퇴적)한다. 그리고 나서, 이 질화 실리콘막(SN2)을 에치백(이방성 에칭)함으로써, 도 15에 도시되는 바와 같이, 더미 게이트(GED)의 측벽 상에 질화 실리콘막(SN2)을 남겨서 측벽 절연막(SW3)으로 하고, 다른 영역의 질화 실리콘막(SN2)을 제거한다. 이에 의해, 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1, SW2)을 개재해서, 측벽 절연막(사이드 월 스페이서)(SW3)이 형성된다. 측벽 절연막(SW3)의 두께[더미 게이트(GED)의 측벽에 대략 수직인 방향의 두께]는, 예를 들어 10 내지 30㎚ 정도로 할 수 있다.
이 단계에서, 더미 게이트(GED)의 측벽 상에는 더미 게이트(GED)에 가까운 순서대로, 측벽 절연막(SW1)과 측벽 절연막(SW2)과 측벽 절연막(SW3)이 형성(적층)된 상태로 되어 있다.
측벽 절연막(SW3)의 형성을 생략할 수도 있지만, 측벽 절연막(SW3)을 형성하는 것이, 더 바람직하다. 측벽 절연막(SW3)을 형성한 경우에는, 금속 실리사이드층(SIL)의 형성 위치를 더미 게이트(GED)의 위치로부터, 측벽 절연막(SW1, SW2)의 두께 외에 측벽 절연막(SW3)의 두께분도, 이격시킬 수 있다. 이로 인해, 반도체층(EP1)의 두께가 비교적 두꺼운 영역[따라서 반도체층(SM2)의 두께가 비교적 두꺼운 영역]에 금속 실리사이드층(SIL)을 형성할 수 있다. 따라서, 반도체층(SM2)에 있어서, 금속 실리사이드층(SIL)을 형성하는 것에 수반하여 두께 방향으로 실리콘 영역이 없어지는 영역이 발생해 버리는 것을 방지할 수 있다. 또한, 후속 공정에서 측벽 절연막(SW3)을 남긴 상태에서 게이트 전극(GE) 및 게이트 절연막(GI)을 형성하면, 금속 실리사이드층(SIL)과 게이트 전극(GE) 사이에, 게이트 절연막(GI)뿐만 아니라 측벽 절연막(SW3)도 개재하게 되므로, 게이트 전극(GE)과 금속 실리사이드층(SIL) 사이의 내압을 향상시킬 수 있다.
다음에, 살리사이드(Salicide:Self Aligned Silicide) 기술에 의해, n+형 반도체 영역(SD)의 표면(상층부)에 저저항의 금속 실리사이드층(SIL)을 형성한다(도 4의 스텝 S10).
스텝 S10의 금속 실리사이드층(SIL) 형성 공정은, 다음과 같이 하여 행할 수 있다. 즉, 우선, n+형 반도체 영역(SD)의 표면[구체적으로는 더미 게이트(GED) 및 측벽 절연막(SW1, SW2, SW3)으로 덮여져 있지 않은 부분의 반도체층(EP1)의 표면]을 노출시키고 나서, 도 16에 도시되는 바와 같이, 더미 게이트(GED), 측벽 절연막(SW1, SW2, SW3) 및 n+형 반도체 영역(SD)을 덮도록, SOI 기판(SUB)의 주면(전체면) 상에 금속막(ME)을 형성(퇴적)한다. 금속막(ME)은, 예를 들어 코발트(Co)막, 니켈(Ni)막 또는 니켈 백금 합금막 등으로 이루어지고, 스퍼터링법 등을 사용해서 형성할 수 있다. 그리고 나서, 열처리에 의해, 금속막(ME)과 n+형 반도체 영역(SD)(을 구성하는 실리콘)을 반응시킨다. 이에 의해, 도 17에 도시되는 바와 같이, n+형 반도체 영역(SD)의 표면에, 금속 실리사이드층(SIL)이 형성된다. 그 후, 미반응의 금속막(ME)은 제거하고, 도 17은 이 단계가 도시되어 있다.
금속막(ME)이 코발트막인 경우는, 금속 실리사이드층(SIL)은 코발트 실리사이드층이며, 금속막(ME)이 니켈막인 경우는, 금속 실리사이드층(SIL)은 니켈 실리사이드층이며, 금속막(ME)이 니켈 백금 합금막인 경우는, 금속 실리사이드층(SIL)은 니켈 백금 실리사이드층이 된다. 금속 실리사이드층(SIL)을 형성함으로써, n+형 반도체 영역(SD)의 확산 저항이나 콘택트 저항 등을 저저항화할 수 있다.
n+형 반도체 영역(SD)의 표면(상층부)에 금속 실리사이드층(SIL)이 형성되지만, 금속 실리사이드층(SIL)은, 주로 반도체층(EP1)에 형성된다.
또한, 더미 게이트(GED)의 측벽 상에는 측벽 절연막(SW1, SW2)이 형성되고, 더미 게이트(GED)의 폴리 실리콘막(PL1) 상에는 질화 실리콘막(SN1)이 형성되어 있으므로, 더미 게이트(GED)의 폴리 실리콘막(PL1)은 금속막(ME)과 접촉하지 않고, 폴리 실리콘막(PL1)은 금속막(ME)과 반응하지 않는다. 이로 인해, 더미 게이트(GED)의 폴리 실리콘막(PL1)의 표면에는 금속 실리사이드층은 형성되지 않는다.
다음에, 도 18에 도시되는 바와 같이, SOI 기판(SUB)의 주면(주면 전체면) 상에 절연막(층간 절연막)(IL1)을 형성한다(도 4의 스텝 S11). 즉, 더미 게이트(GED) 및 측벽 절연막(SW1, SW2, SW3)을 덮도록, SOI 기판(SUB)의 주면 상에 절연막(IL1)을 형성한다. 절연막(IL1)은, 바람직하게는 질화 실리콘막(라이너막)(SN3)과 질화 실리콘막(SN3) 상의 절연막(층간 절연막)(SO3)의 적층막으로 이루어진다. 절연막(SO3)의 막 두께는 질화 실리콘막(SN3)의 막 두께보다도 두껍다. 절연막(SO3)으로서는 산화 실리콘계의 절연막을 사용할 수 있다. 여기서, 산화 실리콘계의 절연막이란, 산화 실리콘을 주체로 하는 절연막이지만, 탄소(C), 불소(F), 질소(N), 붕소(B) 및 인(P) 중의 1종 이상을 더 함유할 수도 있다.
또한, 본 실시 형태에서는, 라이너막(SN3)으로서 절연막인 질화 실리콘막(SN3)을 예시하고 있지만, 이에 대신하여 산질화 실리콘막을 사용해도 좋다. 즉, 후술하는 홈(TR)이나 콘택트 홀(CNT)을 형성할 때에, 에칭 스토퍼로서 기능하는 절연막이면 된다.
다음에, 도 19에 도시되는 바와 같이, 절연막(IL1)의 표면(상면)을 CMP(Chemical Mechanical Polishing:화학 기계 연마)법 등에 의해 연마함으로써, 더미 게이트(GED)의 상면[즉 질화 실리콘막(SN1)의 상면]을 노출시킨다(도 4의 스텝 S12). 즉, 더미 게이트(GED)의 질화 실리콘막(SN1)의 상면이 노출될 때까지, 절연막(IL1)을 CMP법에 의해 연마한다. 스텝 S12는 절연막(IL1)의 일부[적어도, 더미 게이트(GED)를 덮는 부분의 절연막(IL1)]를 제거하여 더미 게이트(GED)의 상면을 노출시키는 공정이다.
다음에, 도 20에 도시되는 바와 같이, 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)을, 에칭에 의해 제거한다(도 4의 스텝 S13).
이 스텝 S13에서 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)을 제거함으로써, 도 20에 도시되는 바와 같이, 홈(오목부, 개구부, 함몰부)(TR)이 형성된다. 홈(TR)은 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)의 제거 전까지 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)이 존재하고 있었던 영역(공간)으로 이루어진다. 홈(TR)으로부터는 반도체층(SM1)의 상면과, 반도체층(EP1)의 경사진 측면(SF1)과, 측벽 절연막(SW3)의 내벽이 노출된다.
홈(TR)의 저면은 반도체층(SM1)의 상면과 반도체층(EP1)의 경사진 측면(SF1)에 의해 형성되어 있다. 홈(TR)의 측면(측벽)은 측벽 절연막(SW3)의 내벽에 의해 형성되어 있다. 즉, 홈(TR)으로부터 노출되는 반도체층(SM1)의 상면으로부터 반도체층(EP1)의 경사진 측면(SF1)까지를, 홈(TR)의 저면으로 간주할 수 있다. 홈(TR)의 상부는 개방되어 있다. 여기서, 측벽 절연막(SW3)의 내벽이란, 측벽 절연막(SW3)에 있어서, 측벽 절연막(SW2)을 제거할 때까지 측벽 절연막(SW2)에 접하고 있었던 측의 측면(측벽)에 대응하고 있다.
스텝 S13의 에칭 공정에 대해, 이하, 구체적으로 설명한다.
스텝 S13의 에칭은, 다음의 3단계(제1 단계, 제2 단계 및 제3 단계, 도 21 내지 도 23 참조)의 에칭에 의해 행하는 것이 바람직하다.
즉, 스텝 S12의 CMP 처리에 의해 도 19의 구조를 얻은 후, 스텝 S13에서의 제1 단계의 에칭에 의해, 도 21에 도시되는 바와 같이, 더미 게이트(GED)의 질화 실리콘막(SN1)을 제거한다. 이 제1 단계의 에칭은 질화 실리콘막(SN1)의 에칭 속도가, 폴리 실리콘막(PL1)의 에칭 속도보다도 빠르게 되는 에칭 조건에 의해, 질화 실리콘막(SN1)을 선택적으로 에칭하는 것이 바람직하다. 제1 단계의 에칭에 의해, 질화 실리콘막(SN1)이 제거되어, 폴리 실리콘막(PL1)이 노출된다.
제1 단계의 에칭에 의해 질화 실리콘막(SN1)을 제거한 후, 에칭 조건을 바꾸어, 스텝 S13에서의 제2 단계의 에칭에 의해, 도 22에 도시되는 바와 같이, 더미 게이트(GED)의 폴리 실리콘막(PL1)을 제거한다. 이 제2 단계의 에칭은 폴리 실리콘막(PL1)의 에칭 속도가, 측벽 절연막(SW1, SW2) 및 절연막(GID)(구체적으로는 산화 실리콘)의 에칭 속도보다도 빠르게 되는 에칭 조건에 의해, 폴리 실리콘막(PL1)을 선택적으로 에칭하는 것이 바람직하다. 제2 단계의 에칭에 의해, 폴리 실리콘막(PL1)이 제거되어, 측벽 절연막(SW1) 및 절연막(GID)이 노출된다. 즉, 제2 단계의 에칭에서는, 폴리 실리콘막(PL1)을 에칭함과 함께, 측벽 절연막(SW1) 및 절연막(GID)을 에칭 스토퍼로서 기능시킬 수 있다. 여기서는, 측벽 절연막(SW1, SW2) 및 절연막(GID)을 산화 실리콘에 의해 형성하고 있으므로, 폴리 실리콘막(PL1)과 측벽 절연막(SW1, SW2) 및 절연막(GID)의 높은 에칭 선택비를 확보하는 것은 용이하다. 또한, 반도체층(SM1)과 폴리 실리콘막(PL1) 사이에 절연막(GID)을 형성하고 있음으로써, 제2 단계의 에칭에 의해 폴리 실리콘막(PL1)을 제거했을 때에, 반도체층(SM1)이 에칭되어 버리는 것을 방지할 수 있다.
제2 단계의 에칭에 의해 폴리 실리콘막(PL1)을 제거한 후, 에칭 조건을 바꾸어, 스텝 S13에서의 제3 단계의 에칭에 의해, 도 23에 도시되는 바와 같이, 측벽 절연막(SW1, SW2) 및 절연막(GID)을 제거한다. 이 제3 단계의 에칭은 측벽 절연막(SW1, SW2) 및 절연막(GID)의 에칭 속도가, 반도체층(SM1, EP1)의 에칭 속도보다도 빠르게 되는 에칭 조건에 의해, 측벽 절연막(SW1, SW2) 및 절연막(GID)을 선택적으로 에칭하는 것이 바람직하다. 이에 의해, 제3 단계의 에칭에 의해 반도체층(SM1, EP1)이 에칭되어 버리는 것을 억제 또는 방지할 수 있다. 측벽 절연막(SW1)과 측벽 절연막(SW2)을 동일한 재료(여기서는 산화 실리콘)에 의해 형성해 두면, 측벽 절연막(SW1)과 측벽 절연막(SW2)을 동일한 에칭 공정에서 연속적으로 에칭할 수 있다. 또한, 절연막(GID)과 측벽 절연막(SW1, SW2)을 동일한 재료(여기서는 산화 실리콘)에 의해 형성해 두면, 절연막(GID)을, 측벽 절연막(SW1, SW2)을 제거하는 것과 동일한 에칭 공정에서 제거할 수 있다.
또한, 제3 단계의 에칭에서는, 측벽 절연막(SW1, SW2)은 제거되지만, 측벽 절연막(SW3)은 잔존시키는 것이 바람직하다. 이로 인해, 본 실시 형태에서는, 측벽 절연막(SW3)을 측벽 절연막(SW1, SW2)과는 다른 재료에 의해 형성해 두고, 측벽 절연막(SW1, SW2)(구체적으로는 산화 실리콘)의 에칭 속도가, 측벽 절연막(SW3)(구체적으로는 질화 실리콘) 및 반도체층(SM1, EP1)의 에칭 속도보다도 빠르게 되는 에칭 조건에 의해, 제3 단계의 에칭을 행한다. 여기서는, 측벽 절연막(SW1, SW2)은 산화 실리콘막(SO1, SO2)에 의해 형성되고, 측벽 절연막(SW3)은 질화 실리콘막(SN2)에 의해 형성되어 있으므로, 측벽 절연막(SW1, SW2)과 측벽 절연막(SW3)의 높은 에칭 선택비를 확보하는 것은 용이하다. 즉, 제3 단계의 에칭에서는 측벽 절연막(SW1, SW2)을 에칭함과 함께, 측벽 절연막(SW3)을 에칭 스토퍼로서 기능시킬 수 있다. 또한, 측벽 절연막(SW1, SW2)은 산화 실리콘막(SO1, SO2)에 의해 형성되어 있으므로, 측벽 절연막(SW1, SW2)과 반도체층(SM1, EP1)의 높은 에칭 선택비를 확보하는 것도 용이하다.
또한, 측벽 절연막(SW3)의 형성을 생략한 경우는, 제3 단계의 에칭에 의해 측벽 절연막(SW1, SW2)을 제거하면, 절연막(IL1)[보다 특정적으로는 절연막(IL1)의 질화 실리콘막(SN3)]이 노출되게 된다. 이 경우, 절연막(IL1)의 질화 실리콘막(SN3)을 에칭 스토퍼로서 기능시킬 수 있다. 즉, 측벽 절연막(SW3)은 반드시 형성되어 있을 필요는 없다. 또한, 라이너막(SN3)의 재료를 질화 실리콘막 대신에, 산질화 실리콘막을 사용해도 좋다.
또한, 절연막(GID)이 측벽 절연막(SW1, SW2)과 다른 재료에 의해 형성되어 있었던 경우는, 측벽 절연막(SW1, SW2)을 에칭에 의해 제거한 후에, 에칭 조건을 바꾸어서 절연막(GID)을 선택적으로 제거할 수도 있다.
또한, 측벽 절연막(SW1, SW2)을 제거할 때에, 절연막(IL1)의 절연막(SO3)의 일부가 에칭되는 경우도 있지만, 절연막(SO3)의 두께는 두껍고, 또한, 절연막(SO3) 아래에는 질화 실리콘막(SN3)이 있으므로, 허용할 수 있다.
상기 3단계(제1 단계, 제2 단계 및 제3 단계)의 에칭에 의해 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)을 제거함으로써, 도 20 및 도 23에 도시되는 바와 같이, 홈(TR)이 형성된다.
계속해서, 스텝 S13보다도 이후의 공정에 대해 설명한다.
스텝 S13의 이후, 도 24에 도시되는 바와 같이, 홈(TR)의 저면 및 측면(측벽) 상을 포함하는 SOI 기판(SUB)의 주면(주면 전체면) 상에, 게이트 절연막용의 절연막(GIa)을 형성한다(도 4의 스텝 S14).
절연막(GIa)은, 예를 들어 ALD(Atomic layer Deposition:원자층 퇴적)법 또는 CVD법에 의해 형성할 수 있다. 절연막(GIa)으로서는, 예를 들어 산화 하프늄막, 산화 지르코늄막, 산화 알루미늄막, 산화 탄탈막 또는 산화 란탄막 등의 금속 산화물막을 사용할 수 있고, 또한, 이들의 금속 산화물막은 질소(N) 또는 규소(Si)의 한쪽 또는 양쪽을 함유할 수도 있다. 이 경우, 절연막(GIa)은 질화 실리콘막보다도 높은 유전율(비유전율)을 갖는 고유전율막(소위 High-k막)이다. 또한, 절연막(GIa)으로서, 산화 실리콘 또는 산질화 실리콘막을 사용하는 것도 가능하다. 단, 절연막(GIa)에 고유전율막을 사용한 경우는, 동일한 물리적 막 두께를 갖는 산화 실리콘막을 사용한 경우에 비해, 게이트 절연막(GI)의 산화 실리콘 환산 막 두께를 증가시킬 수 있으므로, 누설 전류를 저감할 수 있다는 이점을 얻을 수 있다. 또한, 절연막(GIa)의 물리적 막 두께는, 2㎚ 내지 5㎚ 정도이다.
또한, 절연막(GIa)에 고유전율막을 사용하는 경우는, 절연막(GIa)의 형성에 앞서서, 계면층으로서 1㎚ 이하의 산화 실리콘막을 형성해도 좋다. 이 계면층의 물리적 막 두께는, 상기 금속 산화물막(고유전율막)의 물리적 막 두께보다도 얇게 형성된다. 또한, 계면층은 열산화법에 의해, 반도체층(SM1) 상에 형성할 수 있다.
절연막(GIa)은, 적어도, 홈(TR)으로부터 노출되는 부분의 반도체층(SM1, EP1) 상에 형성할 필요가 있지만, 실제로는, 홈(TR)으로부터 노출되는 부분의 반도체층(SM1, EP1) 상뿐만 아니라, 홈(TR)으로부터 노출되는 측벽 절연막(SW3)의 내벽 상과, 절연막(IL1) 상에도, 절연막(GIa)이 형성된다. 즉, 홈(TR)의 저부 및 측벽 상을 포함하는 절연막(IL1) 상에 절연막(GIa)이 형성된다.
다음에, 도 25에 도시되는 바와 같이, SOI 기판(SUB)의 주면 상에, 즉 절연막(GIa) 상에, 게이트 전극용의 도전막(도전체막)(CD)을 형성한다(도 4의 스텝 S15). 이 도전막(CD)은 절연막(GIa) 상에, 홈(TR) 내를 매립하도록 형성된다.
도전막(CD)으로서는, 예를 들어 질화 티타늄(TiN)막, 질화 탄탈륨(TaN)막, 질화 텅스텐(WN)막, 탄화 티타늄(TiC)막, 탄화 탄탈(TaC)막, 탄화 텅스텐(WC)막 또는 질화 탄화 탄탈(TaCN)막 등의, 금속막을 사용할 수 있다. 또한, 여기서 말하는 금속막이란, 금속 전도를 나타내는 도전막을 말하고, 단체의 금속막(순금속막)이나 합금막뿐만 아니라, 금속 전도를 나타내는 금속 화합물막(질화 금속막이나 탄화 금속막 등)도 포함하는 것으로 한다. 도전막(CD)은, 금속막의 경우, 예를 들어 스퍼터링법 등을 사용해서 형성할 수 있다. 도전막(CD)에 금속막을 사용한 경우는, 이후에 형성되는 게이트 전극(GE)을 메탈 게이트 전극으로 할 수 있으므로, 게이트 전극(GE)의 공지화 현상을 억제하여, 기생 용량을 없앨 수 있다고 하는 이점을 얻을 수 있다. 또한, MISFET 소자의 소형화(게이트 절연막의 박막화)도 가능해진다고 하는 이점도 얻어진다.
또한, 메탈 게이트 전극의 변형예로서, 상기 금속막과 폴리 실리콘막(도프트 폴리 실리콘막)의 적층형의 게이트 전극으로 할 수도 있다. 이 경우, 우선, 홈(TR) 내에 상기 금속막을 형성하고, 그 후, 홈(TR) 내를 매립하도록 폴리 실리콘막을 형성함으로써, 적층형의 게이트 전극을 얻을 수 있다. 이 경우, 도전막(CD)은, 상기 금속막과 그 위의 폴리 실리콘막(도프트 폴리 실리콘막)의 적층막에 의해 구성되게 된다.
또한, 메탈 게이트 전극의 다른 변형예로서, 다른 금속막을 적층시켜도 좋다. 이 경우, 예를 들어 홈(TR) 내에 제1 금속막을 형성하고, 그 후, 홈(TR) 내를 매립하도록 제2 금속막을 형성함으로써, 적층형의 게이트 전극을 얻을 수 있다. 이 경우, 도전막(CD)은, 제1 금속막과 그 위의 제2 금속막의 적층막에 의해 구성되게 된다. 이때, 적층시키는 금속(금속막)은 2층으로 한정되지 않고, 2층 이상의 복수층으로 해도 좋다.
다음에, 도 26에 도시되는 바와 같이, 홈(TR) 내에 도전막(CD)을 남기고, 홈(TR)의 외부의 도전막(CD)을 CMP법 등에 의해 제거하여, 게이트 전극(GE)을 형성한다(도 4의 스텝 S16). 게이트 전극(GE)은 홈(TR) 내에 잔존하는 도전막(CD)으로 이루어진다.
스텝 S16에서는, 홈(TR)의 외부의 도전막(CD)을 CMP법에 의해 연마해서 제거할 때에 홈(TR)의 외부의 절연막(GIa)도 제거된다. 즉, 절연막(IL1)[의 절연막(SO3)]의 상면이 노출될 때까지 도전막(CD) 및 절연막(GIa)을 연마하고, 그에 의해, 홈(TR)의 외부의 도전막(CD) 및 절연막(GIa)을 제거하고, 홈(TR) 내에 도전막(CD) 및 절연막(GIa)을 남긴다. 이에 의해, 홈(TR) 내에는 도전막(CD) 및 절연막(GIa)이 잔존하고, 홈(TR) 내에 잔존하는 도전막(CD)이 게이트 전극(GE)이 되고, 홈(TR) 내에 잔존하는 절연막(GIa)이 게이트 절연막(GI)이 된다. 즉, 스텝 S14 내지 S16은, 홈(TR) 내에 게이트 절연막(GI)을 개재해서 게이트 전극(GE)을 형성하는 공정이다.
게이트 전극(GE)과 반도체층(SM1)(의 상면) 사이와, 게이트 전극(GE)과 반도체층(EP1)[의 경사진 측면(SF1)] 사이와, 게이트 전극(GE)과 측벽 절연막(SW3)(의 내벽) 사이에는, 게이트 절연막(GI)[절연막(GIa)]이 개재된다. 게이트 전극(GE) 및 게이트 절연막(GI)은 MISFET의 게이트 전극 및 게이트 절연막으로서 각각 기능한다. 즉, 반도체층(SM2) 상에 게이트 절연막(GI)을 개재해서 게이트 전극(GE)을 형성하는 것이다.
게이트 절연막(GI)[절연막(GIa)]을 개재해서 게이트 전극(GE) 아래에 위치하는 반도체층(SM1)에, MISFET의 채널 영역이 형성된다. 또한, MISFET의 소스 또는 드레인으로서 기능하는 반도체 영역(불순물 확산층)은, 반도체층[SM2(SM1, EP1)]에 형성된 n-형 반도체 영역(EX)과 그보다도 고불순물 농도의 n+형 반도체 영역(SD)에 의해 형성되고, LDD(Lightly doped Drain) 구조를 갖고 있다.
또한, 게이트 길이 방향에서, 게이트 전극(GE)의 상부의 길이는 48㎚ 정도이고, 게이트 전극(GE)의 하부 길이(채널 영역의 길이)는 28㎚ 정도이다. 즉, 게이트 길이 방향에서의 게이트 전극(GE)의 최소 길이를, 실질적인 채널 영역으로서 이용하고 있다.
이와 같이 하여, n채널형 MISFET가 형성된다.
본 실시 형태에서는, 더미 게이트(GED)의 측벽 상에 형성되고 또한 반도체층(EP1) 상에 위치하고 있었던 측벽 절연막(SW2)을, 스텝 S13에서 더미 게이트(GED)와 함께 제거하고, 제거한 영역[홈(TR)]에 게이트 전극(GE)을 형성하고 있다. 이로 인해, 더미 게이트(GED)가 존재하고 있었던 영역뿐만 아니라, 측벽 절연막(SW2)이 존재하고 있었던 영역에도 게이트 전극(GE)을 형성할 수 있다. 이로 인해, 게이트 전극(GE)의 게이트 길이 방향의 치수를, 더미 게이트(GED)의 치수보다도 크게 할 수 있고, 게이트 전극(GE)의 일부(게이트 길이 방향의 양단부측)가 반도체층(EP1) 상에 위치하는, 즉 반도체층(EP1) 상에 놓여지게 된다. 따라서, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부는 반도체층(EP1) 상에 위치하게 된다. 그리고, n-형 반도체 영역(EX)의 적어도 일부는, 게이트 전극(GE)의 바로 아래에 위치하게 된다.
다음에, 도 27에 도시되는 바와 같이, SOI 기판(SUB)의 주면 전체면 상에, 즉 게이트 전극(GE)이 매립된 절연막(IL1) 상에, 절연막(층간 절연막)(IL2)을 형성한다. 절연막(IL2)으로서는, 산화 실리콘계의 절연막을 사용할 수 있다. 절연막(IL2)은 절연막(IL1) 상에, 게이트 전극(GE)의 상면을 덮도록 형성된다.
절연막(IL2)의 형성 후, 절연막(IL2)의 표면(상면)을 CMP법에 의해 연마하거나 하여, 절연막(IL2)의 상면 평탄성을 높일 수도 있다.
다음에, 도 28에 도시되는 바와 같이, 절연막(IL2) 상에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로서 사용하고, 절연막(IL2) 및 절연막(IL1)을 드라이 에칭함으로써, 절연막(IL1, IL2)에 콘택트 홀(관통 구멍, 구멍)(CNT)을 형성한다. 콘택트 홀(CNT)은 절연막(IL1) 및 절연막(IL2)으로 이루어지는 적층막(적층 절연막)을 관통하도록 형성된다.
콘택트 홀(CNT)을 형성하기 위해서는, 우선, 질화 실리콘막(SN3)과 비교해서 절연막(SO3) 및 절연막(IL2)이 에칭되기 쉬운 조건에 의해 절연막(IL2) 및 절연막(SO3)의 드라이 에칭을 행하고, 질화 실리콘막(SN3)을 에칭 스토퍼막으로서 기능시킴으로써, 절연막(IL2) 및 절연막(SO3)에 콘택트 홀(CNT)을 형성한다. 그리고 나서, 절연막(IL2) 및 절연막(SO3)과 비교해서 질화 실리콘막(SN3)이 에칭되기 쉬운 조건에 의해 콘택트 홀(CNT)의 저부의 질화 실리콘막(SN3)을 드라이 에칭하여 제거함으로써, 관통 구멍으로서의 콘택트 홀(CNT)이 형성된다.
콘택트 홀(CNT)은, 예를 들어, n+형 반도체 영역(SD)의 상부, 또는 게이트 전극(GE)의 상부 등에 형성된다. n+형 반도체 영역(SD)의 상부에 형성된 콘택트 홀(CNT)의 저부에서는, n+형 반도체 영역(SD) 상의 금속 실리사이드층(SIL)이 노출된다. 콘택트 홀(CNT) 형성 시에 질화 실리콘막(SN3)을 에칭 스토퍼막으로서 기능시킴으로써, 콘택트 홀(CNT)을 지나치게 파거나 반도체층(SM2)의 데미지를 억제 또는 방지할 수 있다.
다음에, 콘택트 홀(CNT) 내에, 접속용의 도전체부로서, 텅스텐(W) 등으로 이루어지는 도전성의 플러그(PG)를 형성한다(매립한다). 플러그(PG)는, 다음과 같이 하여 형성할 수 있다.
즉, 우선, 콘택트 홀(CNT)의 내부(저부 및 측벽 상)를 포함하는 절연막(IL2) 상에, 스퍼터링법 또는 플라즈마 CVD법 등에 의해 배리어 도체막(BR1)(예를 들어 티타늄막, 질화 티타늄막, 혹은 그들의 적층막)을 형성한다. 그리고 나서, 텅스텐막 등으로 이루어지는 주도체막(MC1)을, CVD법 등에 의해 배리어 도체막(BR1) 상에 콘택트 홀(CNT)을 매립하도록 형성한다. 그 후, 콘택트 홀(CNT)의 외부[절연막(IL2) 상]의 불필요한 주도체막(MC1) 및 배리어 도체막(BR1)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 절연막(IL2)의 상면이 노출되고, 절연막(IL1, IL2)의 콘택트 홀(CNT) 내에 매립되어 잔존하는 배리어 도체막(BR1) 및 주도체막(MC1)에 의해, 플러그(PG)가 형성된다. n+형 반도체 영역(SD)의 상부에 형성된 플러그(PG)는, 그 저부에서 n+형 반도체 영역(SD)의 표면 상의 금속 실리사이드층(SIL)과 접해서 전기적으로 접속된다. 또한, 도시는 하지 않지만, 플러그(PG)가 게이트 전극(GE)의 상부에 형성된 경우는, 그 플러그(PG)는, 그 플러그(PG)의 저부에서 게이트 전극(GE)과 접해서 전기적으로 접속된다.
다음에, 도 29에 도시되는 바와 같이, 플러그(PG)가 매립된 절연막(IL2) 상에, 배선 형성용의 절연막(IL3)을 형성한다. 절연막(IL3)은 단체막(단체 절연막) 또는 적층막(적층 절연막)으로 할 수 있다.
다음에, 싱글 다마신법에 의해 제1 층째의 배선을 형성한다. 우선, 포토레지스트 패턴(도시하지 않음)을 마스크로 한 드라이 에칭에 의해 절연막(IL3)의 소정의 영역에 배선 홈(WT)을 형성한 후, SOI 기판(SUB)의 주면 상[즉 배선 홈(WT)의 저부 및 측벽 상을 포함하는 절연막(IL3) 상]에 배리어 도체막(배리어 금속막)을 형성한다. 배리어 도체막은, 예를 들어 질화 티타늄막, 탄탈막 또는 질화 탄탈막 등을 사용할 수 있다. 계속해서, CVD법 또는 스퍼터링법 등에 의해 배리어 도체막 상에 구리의 시드층을 형성하고, 또한 전해 도금법 등을 사용해서 시드층 상에 구리 도금막(주도체막)을 형성한다. 구리 도금막에 의해 배선 홈(WT)의 내부를 매립한다. 그리고 나서, 배선 홈(WT) 이외의 영역의 구리 도금막, 시드층 및 배리어 금속막을 CMP법에 의해 제거하고, 구리를 주도전 재료로 하는 제1 층째의 배선(M1)을 형성한다. 또한, 도면의 간략화를 위해, 도 29에서는 배선(M1)을 구성하는 구리 도금막, 시드층 및 배리어 금속막을 일체화하여 도시하고 있다. 배선(M1)은 플러그(PG)에 접속되고, 플러그(PG)를 통하여, n+형 반도체 영역(SD) 또는 게이트 전극(GE) 등과 전기적으로 접속된다.
그 후, 듀얼 다마신법에 의해 2층째 이후의 배선을 형성하지만, 여기서는 도시 및 그 설명은 생략한다. 또한, 배선(M1) 및 2층째 이후의 배선은 다마신 배선으로 한정되지 않고, 배선용의 도전체막을 패터닝하여 형성할 수도 있고, 예를 들어 텅스텐 배선 또는 알루미늄 배선 등으로 할 수도 있다.
또한, 본 실시 형태에서는, MISFET로서, n채널형 MISFET를 형성하는 경우에 대해 설명했지만, 도전형을 반대로 하여, p채널형 MISFET를 형성할 수도 있다. 또한, 동일한 SOI 기판(SUB)에 n채널형 MISFET와 p채널형 MISFET의 양쪽을 형성할 수도 있다. 이것은, 이하의 실시 형태 2 내지 4에 대해서도 마찬가지이다.
<검토예에 대해>
SOI 기판을 사용해서 반도체 장치를 제조하는 경우, SOI 기판의 반도체층 상에, 소스ㆍ드레인용의 실리콘층을 에피택셜 성장시킨다. 이에 의해, 예를 들어 소스ㆍ드레인 확산층의 깊이를 얕게 하면서 저항 저감을 도모할 수 있고, 또한, 살리사이드 프로세스에서 금속 실리사이드층을 형성하기에 적합한 실리콘 막 두께를 확보할 수 있다. 이와 같은 반도체 장치에 대해, 검토했다.
도 30 및 도 31은, 제1 검토예의 반도체 장치의 주요부 단면도이다. 도 30은, 본 실시 형태의 상기 도 1에 대응하는 것이며, 도 31은, 본 실시 형태의 상기 도 2에 대응하는 것이다.
도 30 및 도 31에 도시되는 제1 검토예의 반도체 장치는, 상기 스텝 S10[금속 실리사이드층(SIL) 형성 공정]까지는 본 실시 형태와 마찬가지의 공정을 행하고 있지만, 그 이후의 공정이 다르다. 즉, 제1 검토예의 반도체 장치를 제조하는 경우는, 스텝 S10[금속 실리사이드층(SIL) 형성 공정]까지의 공정을 행하여 상기 도 17의 구조를 얻은 후에, SOI 기판(SUB)의 주면(주면 전체면) 상에, 상기 질화 실리콘막(SN3)에 상당하는 질화 실리콘막(SN103)과 상기 절연막(SO3)에 상당하는 산화 실리콘막(SO103)의 적층막으로 이루어지는 층간 절연막(IL101)을 형성한다. 그리고, 층간 절연막(IL101)의 상면을 CMP법에 의해 평탄화하지만, 그 때, 본 실시 형태와는 달리, 상기 더미 게이트(GED)는 노출시키지 않는다. 그 후, 상기 스텝 S13 내지 S16은 행하지 않고, 층간 절연막(IL101)에 상기 콘택트 홀(CNT)에 상당하는 콘택트 홀(도시하지 않음)을 형성하고, 그 콘택트 홀 내에 상기 플러그(PG)에 상당하는 플러그(도시하지 않음)를 형성하고, 또한, 상기 절연막(IL3)과 상기 배선(M1)에 상당하는 것(도시하지 않음)을 형성한다.
이로 인해, 도 30 및 도 31에 도시되는 제1 검토예의 반도체 장치는, 상기 절연막(GID)과 상기 폴리 실리콘막(PL1)과 상기 질화 실리콘막(SN1)이 제거되지 않고 잔존하여, 각각 게이트 절연막(GI101)과 게이트 전극(GE101)과 질화 실리콘막(SN101)으로 되어 있다. 즉, 상기 스텝 S2에서 게이트 절연막(GI101)과 게이트 전극(GE101)과 질화 실리콘막(SN101)의 적층 구조체를 형성하고, 이를 그대로 제조 후의 반도체 장치에 잔존시킨 것이, 제1 검토예의 반도체 장치에 대응하고 있다.
도 32 및 도 33은, 제2 검토예의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 34 및 도 35는, 제2 검토예의 반도체 장치의 주요부 단면도이며, 도 34는, 본 실시 형태의 상기 도 1에 대응하는 것이며, 도 35는, 본 실시 형태의 상기 도 2에 대응하는 것이다.
제2 검토예의 반도체 장치를 제조하는 경우는, 상기 스텝 S12[절연막(IL1)의 CMP 공정]까지는 본 실시 형태와 마찬가지의 공정을 행하고 있지만, 그 이후의 공정이 다르다. 즉, 제2 검토예의 반도체 장치를 제조하는 경우는, 스텝 S12[절연막(IL1)의 CMP 공정]까지의 공정을 행하여 상기 도 19의 구조를 얻은 후에, 도 32에 도시되는 바와 같이, 상기 더미 게이트(GED)의 질화 실리콘막(SN1) 및 폴리 실리콘막(PL1)을 에칭으로부터 제거하지만, 절연막(GID) 및 측벽 절연막(SW1, SW2, SW3)은 제거하지 않고 잔존시킨다. 그리고, 질화 실리콘막(SN1) 및 폴리 실리콘막(PL1)이 제거됨으로써 형성된 홈(TR101) 내를 매립하도록 절연막(IL1) 상에 도전막을 형성하고 나서, 홈(TR101)의 외부 도전막을 CMP법에 의해 제거함으로써, 홈(TR101) 내에 게이트 전극(GE102)을 형성한다. 게이트 전극(GE102) 아래에 잔존하는 절연막(GID)이 게이트 절연막(GI102)이 된다. 그 후는, 본 실시 형태와 마찬가지로, 상기 절연막(IL2)을 형성하고, 상기 콘택트 홀(CNT)을 형성하고, 상기 플러그(PG)를 형성하고, 상기 절연막(IL3)을 형성하고, 상기 배선(M1)을 형성하지만, 여기서는 그 도시는 생략한다.
도 30 및 도 31에 도시되는 제1 검토예의 반도체 장치에 있어서는, 게이트 전극(GE101)의 형성 후에 에피택셜층인 반도체층(EP1)을 형성하고 있으므로, 게이트 전극(GE101)의 단부(게이트 길이 방향의 양단부)는 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 놓여져 있지 않다.
또한, 도 34 및 도 35에 도시되는 제2 검토예의 반도체 장치에 있어서는, 더미 게이트(GED)의 질화 실리콘막(SN1) 및 폴리 실리콘막(PL1)을 에칭에 의해 제거하여 그에 게이트 전극(GE102)을 형성한다. 그러나, 제2 검토예의 반도체 장치에서는, 측벽 절연막(SW1, SW2, SW3)[특히 측벽 절연막(SW2)]을 잔존시키므로, 게이트 전극(GE102)의 단부(게이트 길이 방향의 양단부)는 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 놓여져 있지 않다.
도 30 및 도 31에 도시되는 제1 검토예의 반도체 장치나 도 34 및 도 35에 도시되는 제2 검토예의 반도체 장치와 같이, 게이트 전극(GE101, GE102)의 단부(게이트 길이 방향의 양단부)가 반도체층(EP1) 상에 놓여져 있지 않은 구조에서는, 다음과 같은 과제가 있다.
제1 과제로서, MISFET를 갖는 반도체 장치에 있어서는, 소스 또는 드레인용의 반도체 영역이, 채널 영역과의 사이에 기생 저항을 갖고 있으면, 특성(전기적 특성)의 열화를 초래할 우려가 있다. 예를 들어, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항이 크면, 온 저항이 증대해서 온 전류가 저하되므로, MISFET의 전기적 특성이 저하된다. 또한, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항의 값이 변동됨으로써, MISFET마다의 특성 변동이 증대할 우려도 있다. 이하, 「기생 저항」이란, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항을 가리키고 있다. 또한, 소스 또는 드레인용의 반도체 영역이란, n-형 반도체 영역(EX)과 n+형 반도체 영역(SD)을 합한 것에 대응하고 있다.
소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항을 억제하기 위해서는, 게이트 전극의 단부(게이트 길이 방향의 양단부)를 소스 또는 드레인용의 반도체 영역에 오버랩시키는 것이 유효하다.
그러나, 도 30 및 도 31에 도시되는 제1 검토예의 반도체 장치나 도 34 및 도 35에 도시되는 제2 검토예의 반도체 장치에서는, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 게이트 전극(GE101, GE102)의 단부(게이트 길이 방향의 양단부)가 놓여져 있지 않으므로, 소스 또는 드레인용의 반도체 영역에 게이트 전극(GE101, GE102)을 오버랩시키기 어려워, 기생 저항이 커지기 쉽다.
또한, 단순히 소스ㆍ드레인용의 반도체 영역을 게이트 전극(GE101, GE102)의 하방에까지 확산시키는 것을 생각한 경우라도, 미세화에 의해 게이트 길이가 이미 상당히 짧으므로, 소스 또는 드레인용의 반도체 영역을 지나치게 확산시키면, 펀치스루가 일어나기 쉬워져 버린다.
또한, 제2 검토예에서는, 홈(TR101) 내의 게이트 절연막으로서, 본원의 도 24에 도시되는 바와 같은 절연막(GIa)을 형성한 경우, 게이트 절연막[GI(GIa)]의 두께도 가해지므로, 소스 또는 드레인용의 반도체 영역에 게이트 전극(GE102)을 오버랩시키는 것이, 보다 곤란해져 버린다.
또한, 제2 과제로서, SOI 기판을 사용한 경우에서는, 게이트 전극의 단부(게이트 길이 방향의 양단부)가 소스 또는 드레인용의 반도체 영역에 오버랩하고 있는 경우에도, 그 오버랩부에 있어서의 반도체층의 두께가 얇으면, 기생 저항이 커진다.
제1 검토예의 반도체 장치나 제2 검토예의 반도체 장치에 있어서, 소스 또는 드레인용의 반도체 영역을 게이트 전극(GE101, GE102)의 하방에까지 확산시켜, 게이트 전극(GE101, GE102)을 소스 또는 드레인용의 반도체 영역에 오버랩시킬 수 있었다고 가정한다. 그러나, 이 경우에도, 게이트 전극(GE101, GE102)은 반도체층(EP1) 상에는 놓여져 있지 않으므로, 오버랩부에 있어서의 반도체층의 두께는 반도체층(SM1)의 두께와 동일하게 되므로, 기생 저항을 억제하기 위해서는 한계가 있다. SOI 기판의 반도체층[반도체층(SM1)에 상당하는 반도체층]의 두께는 얇다. 이로 인해, 벌크 상태의 반도체 기판을 사용하는 경우에 비해, SOI 기판을 사용하는 경우에는, 소스 또는 드레인용의 반도체 영역과 게이트 전극의 오버랩부에 있어서의 반도체층의 두께를 두껍게 하는 것은 어려워, 기생 저항이 커지기 쉽다.
이로 인해, 제1 검토예의 반도체 장치와 제2 검토예의 반도체 장치에서는, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항이 커져, 전기적 특성의 열화를 초래할 우려가 있다.
또한, 게이트 전극이 소스 또는 드레인용의 반도체 영역에 오버랩한다고 함은, 게이트 전극이 소스 또는 드레인용의 반도체 영역의 일부와, 두께 방향(기판의 주면에 대략 수직인 방향)으로 겹치는 것에 대응하고 있다. 이 경우, 소스 또는 드레인용의 반도체 영역의 일부가 게이트 전극의 바로 아래에 위치하게 된다.
또한, 제3 과제로서, 제2 검토예에 있어서 홈(TR101) 내의 게이트 절연막으로서, 본원의 도 24에 도시되는 바와 같은 절연막(GIa)을 형성한 경우, 홈(TR101)의 저면과 측면이 거의 수직으로 되어 있다. 그로 인해, 절연막(GIa)을 CVD법이나 ALD법에 의해 형성하면, 홈(TR101)의 코너부에 있어서, 절연막(GIa)의 막 두께가 얇게 이루어지기 쉽다. 그렇다면, 게이트 전극(GE102)의 단부에 있어서, 절연막(GIa)의 막 두께가 얇으므로, 전계 집중이 일어나기 쉬워져, MISFET의 내압이 저하되어 버린다.
또한, 제4 과제로서, 미세화에 의해 게이트 전극(GE102)의 게이트 길이가 짧아진 경우, 제2 검토예에 있어서 홈(TR101)에 게이트 전극(GE102)을 완전히 매립하는 것이 곤란해진다. 즉, 홈(TR101)의 구경이 작아지게 되면, 저절로 종횡비가 엄격해지게(커지게) 되므로, 게이트 전극(GE102)이 되는 도전막이 홈(TR101)에 완전히 끝까지 매립되지 않아, 공공(空孔)이 발생해 버릴 우려가 생긴다. 따라서, MISFET의 신뢰성이 저하되어 버린다. 특히, 홈(TR101) 내의 게이트 절연막으로서 절연막(GIa)을 CVD법이나 ALD법에 의해 형성한 경우에는, 홈(TR101)의 측면에도 절연막(GIa)이 형성되므로, 그 막 두께분에 의해 홈(TR101)의 구경이 작아진다. 따라서, 게이트 전극(GE102)의 매립이, 보다 엄격해져 버린다.
본 실시 형태 및 다른 실시 형태는, 이상과 같은 복수의 과제에 기초하여 고안된 것이다. 즉, 상술한 제1 및 제2 과제는, 반도체 장치의 성능을 향상시키는 것이다. 또한, 상술한 제3 및 제4 과제는, 반도체 장치의 신뢰성을 향상시키는 것이다.
<본 실시 형태가 주요한 특징에 대해>
상기 복수의 과제에 대해, 본 실시 형태에서는, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 게이트 전극(GE)의 단부(게이트 길이 방향의 양단부)가 놓여져 있다. 즉, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 위치하고 있다. 바꾸어 말하면, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 게이트 전극(GE)의 단부가, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 위치하고 있다. 또한, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부[즉 게이트 길이 방향에서의 게이트 전극(GE)의 단부]는, 도 1에 있어서 부호 EG를 부여하고, 단부(EG)로서 나타내고 있다.
이로 인해, 소스 또는 드레인용의 반도체 영역[n-형 반도체 영역(EX)과 n+형 반도체 영역(SD)을 합한 것]에 게이트 전극(GE)을 확실하게 오버랩시킬 수 있어, 이 오버랩에 의해, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항을 억제할 수 있다. 즉, n-형 반도체 영역(EX)의 적어도 일부는, 게이트 전극(GE)의 바로 아래에 위치하고 있으므로, 기생 저항을 억제할 수 있다. 따라서, 상기의 제1 과제를 해결할 수 있다.
또한, 반도체층(EP1)은 반도체층(SM1)의 상면 상에 형성되어 있고, 반도체층(EP1)의 상면은 게이트 전극(GE)의 바로 아래에서의 반도체층(SM1)의 상면보다도 높은 위치에 있다. 그리고, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 위치하고 있다. 상술한 바와 같이, 게이트 전극(GE)의 바로 아래에서의 반도체층(SM1)의 상면은, 게이트 전극(GE) 아래의 게이트 절연막(GI)에 접하는 부분의 반도체층(SM1)의 표면(상면)에 대응하고 있다.
이로 인해, 본 실시 형태에서는, 소스 또는 드레인용의 반도체 영역[n-형 반도체 영역(EX)과 n+형 반도체 영역(SD)을 합한 것]과 게이트 전극(GE)의 오버랩부에 있어서의 반도체층(SM2)의 두께는, 반도체층(SM1)의 두께보다도, 또한 그 오버랩부에 있어서의 반도체층(EP1)의 두께분만큼 두껍게 할 수 있다. 따라서, 본 실시 형태에서는, 소스 또는 드레인용의 반도체 영역과 게이트 전극(GE)의 오버랩부에 있어서의 반도체층(SM2)의 두께를 두껍게 할 수 있어, 기생 저항을 억제할 수 있다. 따라서, 상기의 제2 과제를 해결할 수 있다.
이로 인해, 본 실시 형태에서는, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항을 억제할 수 있으므로, MISFET를 구비하는 반도체 장치의 특성(전기적 특성)을 향상시킬 수 있다. 예를 들어, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항을 억제함으로써, 온 저항을 저감하여 온 전류를 증대시킬 수 있다. 따라서, MISFET의 전기적 특성을 향상시킬 수 있다. 또한, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항을 제어할 수 있음으로써, 기생 저항의 값의 변동에 의한 MISFET마다의 특성 변동도 억제할 수 있다. 이로 인해, 반도체 장치의 성능을 향상시킬 수 있다.
또한, SOI 기판을 사용한 경우에는, SOI 기판이 얇은 반도체층 상에 게이트 전극을 형성하므로, 벌크 상태의 반도체 기판을 사용하는 경우에 비해, 소스 또는 드레인용의 반도체 영역과 게이트 전극의 오버랩부에 있어서의 반도체층의 두께를 두껍게 하는 것은 어렵다. 그에 대해, 본 실시 형태에서는, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 반도체층(EP1) 상에 위치하고 있다[즉 반도체층(EP1) 상에 게이트 전극(GE)의 단부가 놓여져 있음]. 이로 인해, SOI 기판(SUB)의 반도체층(SM1)의 두께를 두껍게 하지 않아도, 게이트 전극(GE)이 놓여져 있는 부분에 있어서의 반도체층(EP1)의 두께분만큼, 소스 또는 드레인용의 반도체 영역과 게이트 전극(GE)의 오버랩부에 있어서의 반도체층(SM2)의 두께를 두껍게 할 수 있어, 기생 저항을 억제할 수 있다. 이로 인해, SOI 기판을 사용해서 제조한 반도체 장치의 성능을 향상시킬 수 있다.
또한, n-형 반도체 영역(EX) 및 n+형 반도체 영역(SD)은 반도체층(SM1, EP1)에 형성되어 있다. 즉, n-형 반도체 영역(EX) 및 n+형 반도체 영역(SD)은 두께 방향[SOI 기판(SUB)의 주면에 대략 수직인 방향]으로 보면, 반도체층(EP1)으로부터 반도체층(SM1)에 걸쳐서 형성되어 있다. 즉, 소스 또는 드레인용의 반도체 영역[n-형 반도체 영역(EX)과 n+형 반도체 영역(SD)을 합한 것]은, 반도체층(EP1)과 그 아래의 반도체층(SM1)에 형성되어 있다. 이로 인해, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 반도체층(EP1) 상에 위치하고 있으면, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부 아래에는, n-형 반도체 영역(EX)[n+형 반도체 영역(SD)이어도 좋음]이 존재하게 된다. 따라서, 소스 또는 드레인용의 반도체 영역과 게이트 전극(GE)을 확실하게 오버랩시킬 수 있다.
또한, 도 24 등에 도시한 바와 같이, 게이트 절연막용의 절연막(GIa)[따라서 게이트 절연막(GI)]은 반도체층(EP1)의 형상을 따라서 형성된다. 본 실시 형태에서는, 반도체층(EP1)은 경사부[경사진 측면(SF1)]를 갖고 있으며, 게이트 절연막(GI)[절연막(GIa)]과 게이트 전극(GE)은 경사부[경사진 측면(SF1)]를 따라서 형성된다. 이로 인해, 홈(TR) 내에서, 게이트 절연막(GI)[절연막(GIa)]의 막 두께를 균일하게 형성하기 쉽게 되어 있다. 따라서, 상기의 제3 과제에서 나타낸 바와 같은, MISFET의 내압이 저하된다고 하는 문제를 해소할 수 있다.
또한, 도 22 및 도 23에 도시한 바와 같이, 홈(TR)의 구경을, 더미 게이트(GED)의 길이보다도 크게 할 수 있다. 이로 인해, 도 25에서 도시되는 바와 같이, 종횡비가 확보되므로[홈(TR)의 종횡비를 작게 할 수 있으므로], 홈(TR) 내에 게이트 전극(GE)이 되는 도전막(CD)을 퇴적하는 경우에도, 공공이 발생하기 어려워진다. 따라서, 상기의 제4 과제에서 나타낸 바와 같은 문제를 해소할 수 있다. 이것은, 미세화가 진행되어, 게이트 길이가 30㎚ 이하의 MISFET를 설계하는 경우에 특히 유효해진다.
또한, 상기의 제1 및 제2 검토예에서는 게이트 전극의 상부와 하부의 길이는 거의 동일하지만, 본 실시 형태의 MISFET는 게이트 전극(GE)의 상부의 길이가[게이트 전극(GE)의 하부의 길이보다도] 길므로, 게이트 전극(GE) 전체의 체적을 증가시킬 수 있으므로, 게이트 전극(GE)의 저저항화를 도모할 수 있다.
<실시 형태 1의 변형예>
도 36 및 도 37은, 본 실시 형태의 변형예의 반도체 장치의 주요부 단면도이며, 도 36은 상기 도 1에 대응하는 것이며, 도 37은 상기 도 2에 대응하는 것이다. 도 38은, 도 36 및 도 37에 도시되는 변형예의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 38은, 상기 도 9에 대응하는 것이며, 스텝 S4[반도체층(EP1)의 픽셜 성장 공정] 행한 단계가 나타내어져 있다.
도 36 및 도 37에 도시되는 변형예의 반도체 장치는, 상기 스텝 S4에서 반도체층(EP1)을 에피택셜 성장시킬 때에, 도 38에 도시되는 바와 같이, 반도체층(EP1)의 측면(SF1a)이 테이퍼를 갖지 않도록, 반도체층(EP1)을 에피택셜 성장시킨 경우에 제조되는 반도체 장치이다. 즉, 변형예의 경우에는, 도 38에 도시되는 바와 같이, 반도체층(EP1)의 측면(SF1a)이, SOI 기판(SUB)의 주면[즉 반도체층(SM1)의 주면]에 대해 거의 수직으로 되도록, 반도체층(EP1)이 에피택셜 성장된다. 반도체층(EP1)의 측면 테이퍼의 유무는, 반도체층(EP1)의 성막용 가스의 조성이나 성막 온도 등을 조정함으로써, 제어할 수 있다.
도 36 및 도 37에 도시되는 변형예의 반도체 장치에 있어서도, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 게이트 전극(GE)의 단부(게이트 길이 방향의 양단부)가 놓여져 있다. 즉, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 위치하고 있다. 바꾸어 말하면, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 게이트 전극(GE)의 단부가, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 위치하고 있다. 그리고, 반도체층(EP1)은 반도체층(SM1)의 상면 상에 형성되어 있고, 반도체층(EP1)의 상면은 게이트 전극(GE)의 바로 아래에서의 반도체층(SM1)의 상면보다도 높은 위치에 있다. 이로 인해, 상술한 바와 같이, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항을 억제할 수 있다. 즉, 상기의 제1 및 제2 과제를 해결할 수 있다.
그러나, 도 36 및 도 37에 도시되는 변형예의 반도체 장치에 비해, 상기 도 1 및 도 2에 본 실시 형태의 반도체 장치는, 다음과 같은 이점을 갖고 있다.
즉, 상기 도 1 및 도 2에 도시되는 본 실시 형태의 반도체 장치는, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 반도체층(EP1) 상에 위치하고 있지만, 반도체층(EP1)의 측면(SF1)이 경사지고, 이 반도체층(EP1)의 경사진 측면(SF1) 상에, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 위치하고 있다. 바꾸어 말하면, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 반도체층(EP1)의 측면[게이트 전극(GE)측의 측면](SF1)은 경사져 있고, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 게이트 전극(GE)의 단부가 반도체층(EP1)의 경사진 측면(SF1) 상에 위치하고 있다. 즉, 게이트 전극(GE)의 단부(게이트 길이 방향의 단부)가, 반도체층(EP1)의 경사진 측면(SF1) 상에 놓여져 있다.
도 36 및 도 37에 도시되는 변형예의 반도체 장치의 경우는, 도 36에 도시되는 게이트 전극(GE)에 있어서의 반도체층(SM1, EP1)에 대향하는 코너부(EG1, EG2)가 거의 직각으로 되어 있으므로, 이 코너부(EG1, EG2)에서 전계가 집중해서 게이트 누설을 초래할 우려가 있다. 그에 대해, 상기 도 1 및 도 2에 도시되는 본 실시 형태의 반도체 장치는 반도체층(EP1)의 측면(SF1)이 경사져 있음으로써, 도 1에 도시되는, 게이트 전극(GE)에 있어서의 반도체층(SM1, EP1)에 대향하는 코너부(EG3, EG4)는 둔각으로 되므로, 이 코너부(EG3, EG4)에서의 전계 집중을 완화할 수 있다. 이로 인해, 도 36 및 도 37에 도시되는 변형예의 반도체 장치에 비해, 상기 도 1 및 도 2에 도시되는 본 실시 형태의 반도체 장치의 쪽이, 게이트 누설 전류[게이트 절연막(GI)을 누설하는 전류]를 억제할 수 있다.
또한, 스텝 S14, S15에서 절연막(GIa) 및 도전막(CD)을 형성할 때에, 홈(TR)으로부터 노출되는 반도체층(EP1)의 측면이, 수직인 측면(SF1a)인 경우(도 36 및 도 37의 변형예 경우에 대응)보다도, 경사진 측면(SF1)인 경우(도 1 및 도 2의 본 실시 형태 경우에 대응)의 쪽이, 홈(TR) 내에 절연막(GIa) 및 도전막(CD)을 형성하기 쉬워진다. 이로 인해, 도 36 및 도 37에 도시되는 변형예의 반도체 장치에 비해, 상기 도 1 및 도 2에 도시되는 본 실시 형태의 반도체 장치의 쪽이, 게이트 전극(GE) 및 게이트 절연막(GI)을, 보다 용이 또한 적확하게 형성할 수 있다.
따라서, 반도체층(EP1)의 측면(SF1)이 경사지고, 이 반도체층(EP1)의 경사진 측면(SF1) 상에, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 위치하고 있는 것이, 더 바람직하다. 즉, 게이트 전극(GE)의 단부(게이트 길이 방향의 단부)가, 반도체층(EP1)의 경사진 측면(SF1) 상에 놓여져 있는 것이, 보다 바람직하다. 즉, 상기의 제4 과제에 대해서는 동등한 효과를 갖지만, 상기의 제3 과제에 대해서는, 도 1 및 도 2에 도시되는 본 실시 형태의 반도체 장치의 쪽이(도 36 및 도 37에 도시되는 변형예의 반도체 장치보다도) 우수하다.
또한, 본 실시 형태에서는, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가, 반도체층(EP1) 상에 위치하고 있다. 즉, 반도체층(EP1) 상에 게이트 전극(GE)의 단부(게이트 길이 방향의 양단부)가 놓여져 있다. 이와 같은 구조를 얻기 위해, 제조 공정으로서, 다음과 같은 공정을 채용하고 있다.
즉, 본 실시 형태에서는, 스텝 S2에서 더미 게이트(GED)를 형성하고 나서, 스텝 S4에서 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1)을 형성하고, 그 후, 스텝 S6에서 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW2)을 형성한다. 그리고, 스텝 S11에서 더미 게이트(GED)를 덮도록 절연막(IL1)을 형성하고 나서, 스텝 S12에서 절연막(IL1)의 일부를 제거하여 더미 게이트(GED)의 상면을 노출시킨다. 그 후, 스텝 S13에서 더미 게이트 및 측벽 절연막(SW2)을 제거하여 홈(TR)을 형성하고 나서, 스텝 S14 내지 S16에서 홈(TR) 내에 게이트 절연막(GI)을 개재해서 게이트 전극(GE)을 형성한다.
여기서, 특히 중요한 것은, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1)을 형성한 후에 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW2)을 형성하는 것과, 스텝 S13에서 더미 게이트(GED)를 제거할 뿐만 아니라 측벽 절연막(SW2)도 제거하고 나서, 더미 게이트(GED) 및 측벽 절연막(SW2)의 제거에 의해 형성된 홈(TR) 내에 게이트 전극(GE)을 형성하는 것이다. 본 실시 형태와는 달리, 상기 제2 검토예(도 32 내지 도 35)와 같이, 스텝 S13에서 더미 게이트(GED)를 제거하지만 측벽 절연막(SW2)은 제거하지 않고 남긴 경우에는, 게이트 전극(GE102)의 단부(게이트 길이 방향의 양단부)는 반도체층(EP1) 상에 놓이지 않는다.
즉, 더미 게이트(GED)의 측벽 상에 형성하고 있었던 측벽 절연막(SW2)을, 스텝 S13에서 더미 게이트(GED)와 함께 제거함으로써, 그 이후에 형성되는 게이트 전극(GE)의 게이트 길이 방향의 치수를, 더미 게이트(GED)의 치수보다도 크게 할 수 있다. 그리고, 반도체층(EP1)을 형성한 후에 측벽 절연막(SW2)이 형성되어 있으므로, 측벽 절연막(SW2)은 반도체층(EP1) 상에 형성되고, 스텝 S13에서 더미 게이트(GED)와 함께 측벽 절연막(SW2)도 제거하고 나서, 게이트 전극(GE)을 형성하면, 제거 전까지 측벽 절연막(SW2)이 존재하고 있었던 영역도 게이트 전극(GE)이 차지하게 된다. 이로 인해, 게이트 전극(GE)의 일부가 반도체층(EP1) 상에 위치하는, 즉 반도체층(EP1) 상에 놓여지게 된다.
더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1, SW2, SW3)을 형성한 경우에, 스텝 S13에서, 반도체층(EP1)의 형성 전에 형성한 측벽 절연막(SW1)을 제거하지만, 반도체층(EP1)의 형성 후에 형성한 측벽 절연막(SW2, SW3)을 제거하지 않고 남긴 경우는, 게이트 전극(GE)의 단부(게이트 길이 방향의 양단부)는 반도체층(EP1) 상에 놓이지 않는다. 이로 인해, 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1, SW2, SW3)을 형성한 경우에는, 스텝 S13에서, 반도체층(EP1)의 형성 전에 형성한 측벽 절연막(SW1)을 제거할 뿐만 아니라, 반도체층(EP1)의 형성 후에 형성한 측벽 절연막(SW2)도 제거하거나 혹은 에칭에 의해 측벽 절연막(SW2)의 두께를 얇게 할 필요가 있다. 즉, 반도체층(EP1)의 형성 후에 더미 게이트(GED)의 측벽 상에 형성한 측벽 절연막(SW2)을 스텝 S13에서 더미 게이트(GED)와 함께 제거함으로써[혹은 측벽 절연막(SW2) 두께를 얇게 함으로써], 게이트 전극(GE)의 단부(게이트 길이 방향의 양단부)가, 반도체층(EP1) 상에 놓여진 구조를 얻을 수 있다.
또한, 본 실시 형태에서는 게이트 전극(GE)이 반도체층(EP1)에 놓여진 구조를, 포토리소그래피 공정의 사용을 억제하면서, 셀프 얼라인(자기 정합)으로 형성할 수 있다. 이로 인해, 포토마스크 패턴의 위치 어긋남에 의한 문제를 방지할 수 있다. 또한, 반도체 소자의 소형화를 도모할 수 있다. 따라서, 반도체 장치를 소형화할 수 있다.
또한, 본 실시 형태에서는, 더미 게이트(GED)를 제거하고 나서, 게이트 절연막(GI) 및 게이트 전극(GE)을 형성하는, 소위 게이트 라스트 프로세스를 사용하고 있다. 이로 인해, 게이트 전극(GE) 및 게이트 절연막(GI)으로서 메탈 게이트 전극 및 고유전율 게이트 절연막을 적용하는 것이 용이하다. 또한, 게이트 라스트 프로세스를 사용해서, 제조 공정수의 증가를 억제하면서, 게이트 전극(GE)이 반도체층(EP1)에 놓여진 구조를 셀프 얼라인으로 형성할 수 있다.
(실시 형태 2)
본 실시 형태 2는, 상기 실시 형태 1의 반도체 장치의 제조 공정의 변형예에 대응하고 있다. 도 39 내지 도 45는, 본 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
상기 실시 형태 1에서는, 측벽 절연막(SW1, SW2)이 산화 실리콘에 의해 형성되고 또한 측벽 절연막(SW3)이 질화 실리콘에 의해 형성되어 있는 경우에 대해 설명했지만, 본 실시 형태 2에서는, 측벽 절연막(SW1, SW2, SW3)을 질화 실리콘에 의해 형성한 경우에 대해 설명한다.
본 실시 형태 2에서는, 상기 스텝 S3에 있어서는, 상기 산화 실리콘막(SO1) 대신에 질화 실리콘막을 사용함으로써, 산화 실리콘으로 이루어지는 상기 측벽 절연막(SW1) 대신에, 질화 실리콘으로 이루어지는 측벽 절연막(SW1a)을 형성한다. 측벽 절연막(SW1a)은 산화 실리콘이 아니라 질화 실리콘으로 이루어지는 것 이외는, 상기 측벽 절연막(SW1)과 기본적으로는 동일하다. 즉, 질화 실리콘에 의해 형성된 경우의 측벽 절연막(SW1)을, 측벽 절연막(SW1a)이라고 칭하고 있다.
또한, 본 실시 형태 2에서는, 상기 스텝 S6에 있어서는, 상기 산화 실리콘막(SO2) 대신에 질화 실리콘막을 사용함으로써, 산화 실리콘으로 이루어지는 상기 측벽 절연막(SW2) 대신에, 질화 실리콘으로 이루어지는 측벽 절연막(SW2a)을 형성한다. 측벽 절연막(SW2a)은 산화 실리콘이 아니라 질화 실리콘으로 이루어지는 것 이외는, 상기 측벽 절연막(SW2)과 기본적으로는 동일하다. 즉, 질화 실리콘에 의해 형성된 경우의 측벽 절연막(SW2)을, 측벽 절연막(SW2a)이라고 칭하고 있다.
또한, 본 실시 형태 2에서도, 상기 스텝 S9에서는, 상기 실시 형태 1과 마찬가지로, 질화 실리콘으로 이루어지는 측벽 절연막(SW3)을 형성한다.
이 이외는, 상기 스텝 S12의 CMP 공정까지를 상기 실시 형태 1과 마찬가지로 행함으로써, 상기 도 19에 대응하는 도 39의 구조를 얻는다.
도 39의 단계에서, 상기 실시 형태 1의 상기 도 19의 단계와 다른 것은, 산화 실리콘으로 이루어지는 측벽 절연막(SW1, SW2)이, 질화 실리콘으로 이루어지는 측벽 절연막(SW1a, SW2a)을 대신하고 있는 점이며, 그 이외는 기본적으로는 동일하다.
상기 스텝 S12의 CMP 공정까지를 상기 실시 형태 1과 마찬가지로 행하여 도 39의 구조를 얻은 후, 본 실시 형태 2에 있어서도, 상기 스텝 S13의 에칭에 의해, 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)을 제거한다. 이 스텝 S13의 에칭 조건이, 산화 실리콘으로 이루어지는 측벽 절연막(SW1, SW2)이, 질화 실리콘으로 이루어지는 측벽 절연막(SW1a, SW2a)을 대신함으로써, 상기 실시 형태 1에서 설명한 것과 일부 다르다. 이하, 본 실시 형태 2의 경우 스텝 S13에 대해, 구체적으로 설명한다.
우선, 스텝 S13의 에칭의 제1 단계로서, 도 40에 도시되는 바와 같이, 더미 게이트(GED)의 질화 실리콘막(SN1)을 제거하지만, 이 제1 단계의 에칭은, 본 실시 형태 2에 있어서도, 상기 실시 형태 1과 마찬가지이다. 제1 단계의 에칭에 의해, 질화 실리콘막(SN1)이 제거되어, 폴리 실리콘막(PL1)이 노출된다.
다음에, 스텝 S13의 에칭의 제2 단계로서, 도 41에 도시되는 바와 같이, 더미 게이트(GED)의 폴리 실리콘막(PL1)을 제거하지만, 이 제2 단계의 에칭은, 본 실시 형태 2에 있어서도, 상기 실시 형태 1과 마찬가지이다. 제2 단계의 에칭에 의해, 폴리 실리콘막(PL1)이 제거되어, 측벽 절연막(SW1) 및 절연막(GID)이 노출된다.
스텝 S13의 에칭의 제3 단계 이후는, 상기 실시 형태 1의 경우와 다르다. 즉, 제2 단계의 에칭에 의해 폴리 실리콘막(PL1)을 제거한 후, 본 실시 형태 2에서는, 도 42에 도시되는 바와 같이, 제3 단계의 에칭에 의해, 절연막(GID)을 제거한다. 이 제3 단계의 에칭은 절연막(GID)(산화 실리콘)의 에칭 속도가, 측벽 절연막(SW1a, SW2a)(질화 실리콘) 및 반도체층(SM1, EP1)(실리콘)의 에칭 속도보다도 빠르게 되는 에칭 조건에 의해, 절연막(GID)을 선택적으로 에칭하는 것이 바람직하다. 이에 의해, 제3 단계의 에칭에 의해 반도체층(SM1, EP1)이 에칭되어 버리는 것을 억제 또는 방지할 수 있다.
절연막(GID)을 측벽 절연막(SW1a, SW2a)과는 다른 재료막(구체적으로는 산화 실리콘막 등)에 의해 형성하고 있었던 경우는, 이 제3 단계의 에칭에 의해 절연막(GID)을 제거할 수 있다. 한편, 절연막(GID)을 측벽 절연막(SW1a, SW2a)과 동일한 재료(구체적으로는 질화 실리콘막)에 의해 형성하고 있었던 경우는, 이 제3 단계의 에칭은 행하지 않고 다음의 제4 단계의 에칭을 행하면 되고, 제4 단계의 에칭에 의해 절연막(GID)도 제거된다.
또한, 본 실시 형태 2에 있어서는, 이 제3 단계의 에칭[절연막(GID)을 제거하는 에칭]을, 다음에 설명하는 제4 단계의 에칭[측벽 절연막(SW1a, SW2a)을 제거하는 에칭] 후에 행할 수도 있다.
다음에, 스텝 S13의 에칭의 제4 단계로서, 도 43에 도시되는 바와 같이, 질화 실리콘으로 이루어지는 측벽 절연막(SW1a, SW2a)을 제거한다. 이 제4 단계의 에칭은 측벽 절연막(SW1a, SW2a)(질화 실리콘)의 에칭 속도가, 반도체층(SM1, EP1)의 에칭 속도보다도 빠르게 되는 에칭 조건에 의해 행한다. 이에 의해, 제4 단계의 에칭에 의해 반도체층(SM1, EP1)이 에칭되어 버리는 것을 억제 또는 방지할 수 있다. 또한, 측벽 절연막(SW1a, SW2a, SW3)은 질화 실리콘에 의해 형성되어 있으므로, 측벽 절연막(SW1a, SW2a, SW3)과 반도체층(SM1, EP1)의 높은 에칭 선택비를 확보하는 것은 용이하다.
제4 단계의 에칭에서는, 측벽 절연막(SW1a, SW2a)뿐만 아니라, 측벽 절연막(SW3)도 질화 실리콘에 의해 형성되어 있다. 이로 인해, 제4 단계의 에칭은 측벽 절연막(SW1a, SW2a)을 에칭에 의해 제거하고, 측벽 절연막(SW3)은 남기도록, 에칭 시간을 제어한다. 즉, 제4 단계의 에칭은 측벽 절연막(SW1a)과 측벽 절연막(SW2a)의 합계의 두께를 정확히 에칭 가능한 만큼의 에칭 시간으로 설정함으로써, 측벽 절연막(SW1a, SW2a)을 에칭에 의해 제거하고, 측벽 절연막(SW3)은 남기도록 할 수 있다.
또한, 스텝 S13의 에칭의 제4 단계의 에칭에서는, 측벽 절연막(SW1a)은 전부(전체 두께)를 제거할 필요가 있다.
또한, 스텝 S13의 에칭의 제4 단계의 에칭에서는, 측벽 절연막(SW1a)은 전부(전체 두께)를 제거하는 것이 바람직하다. 단, 측벽 절연막(SW3)의 내벽 상에 측벽 절연막(SW2a)의 일부가 층 형상에 존재하는 경우도 허용할 수 있고, 이 경우에도, 측벽 절연막(SW3)의 내벽 상에 잔존하는 측벽 절연막(SW2a)의 두께는, 제4 단계의 에칭 전의 상태에서의 측벽 절연막(SW2a)의 두께보다도 얇아져 있을 필요가 있다.
또한, 스텝 S13의 에칭의 제4 단계의 에칭에서는, 측벽 절연막(SW3)은, 거의 전체(전체 두께)를 잔존시키는 것이 바람직하지만, 측벽 절연막(SW3)이 약간 에칭되어[측벽 절연막(SW3)의 두께 일부가 에칭되어] 측벽 절연막(SW3)의 일부가 층 형상에 존재하는 경우도 허용할 수 있다. 이로 인해, 측벽 절연막(SW3)의 두께가, 제4 단계의 에칭 전의 상태에서의 측벽 절연막(SW3)의 두께보다도 얇아져 있어도 좋지만, 측벽 절연막(SW3)의 적어도 일부가 층 형상에 잔존하고 있는 단계에서, 스텝 S13의 에칭의 제4 단계의 에칭을 종료하도록 한다.
즉, 측벽 절연막(SW1a)과 측벽 절연막(SW2a)과 측벽 절연막(SW3)이 질화 실리콘에 의해 형성되어 있지만, 스텝 S13의 에칭의 제4 단계의 에칭은, 에칭 두께가 측벽 절연막(SW1a)의 두께보다도 두꺼워지고, 또한, 에칭 두께가 측벽 절연막(SW1a)과 측벽 절연막(SW2a)과 측벽 절연막(SW3)의 합계의 두께보다도 얇아지도록, 에칭 시간을 설정한다. 즉, 스텝 S13의 에칭의 제4 단계의 에칭은, 측벽 절연막(SW1a)이 제거되어 측벽 절연막(SW2a)이 노출되고 나서도 에칭이 계속되도록 함과 함께, 측벽 절연막(SW3)의 전체 두께가 에칭되기 전의 단계에서 에칭을 정지하도록, 에칭 시간을 설정한다. 바꾸어 말하면, 스텝 S13의 에칭의 제4 단계의 에칭의 종점은, 측벽 절연막(SW2a)의 두께의 도중까지 에칭이 진행된 단계로부터, 측벽 절연막(SW3)의 두께 도중까지 에칭이 진행된 단계까지의 동안에 설정한다.
또한, 측벽 절연막(SW3)의 형성을 생략한 경우는, 스텝 S13의 제4 단계의 에칭에서는, 측벽 절연막(SW1a, SW2a)이 제거되어 절연막(IL1)[보다 특정적으로는 절연막(IL1)의 질화 실리콘막(SN3)]이 노출된 단계에서, 에칭을 종료하도록 하면 된다.
스텝 S13의 상기 4단계(제1 단계, 제2 단계, 제3 단계 및 제4 단계)의 에칭에 의해 더미 게이트(GED), 절연막(GID) 및 측벽 절연막(SW1a, SW2a)을 제거함으로써, 도 43에 도시되는 바와 같이, 상기 홈(TR)이 형성된다.
이후의 공정은, 상기 실시 형태 1과 거의 마찬가지이다. 즉, 상기 스텝 S14에서 게이트 절연막용의 상기 절연막(GIa)을 형성하고, 상기 스텝 S15에서 게이트 전극용의 상기 도전막(CD)을 형성하고, 상기 스텝 S16에서 홈(TR)의 외부의 도전막(CD) 및 절연막(GIa)을 CMP법 등에 의해 제거함으로써, 도 44에 도시되는 바와 같이, 홈(TR) 내에 게이트 절연막(GI)을 개재해서 게이트 전극(GE)을 형성한다. 그리고 나서, 도 45에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로, 상기 절연막(IL2)을 형성하고, 상기 콘택트 홀(CNT)을 형성하고, 콘택트 홀(CNT) 내에 상기 플러그(PG)를 형성하고, 상기 절연막(IL3)을 형성하고, 상기 배선(M1)을 형성한다.
이와 같이 하여, 본 실시 형태 2에 있어서도, 상기 실시 형태 1과 거의 마찬가지의 반도체 장치를 제조할 수 있다. 즉, 상술한 제1 내지 제4 과제를 해결할 수 있다.
상기 실시 형태 1에서는, 측벽 절연막(SW1, SW2)을 산화 실리콘막으로 함으로써, 측벽 절연막(SW3) 또는 질화 실리콘막(SN3)을 에칭 스토퍼로서 사용할 수 있고, 스텝 S13의 에칭의 제어를 용이하게 할 수 있다.
한편, 본 실시 형태 2에서는, 측벽 절연막(SW1a, SW2a)을 질화 실리콘막으로 함으로써, 층간 절연막(SO3)과의 선택비가 취하기 쉽다고 하는 이점을 얻을 수 있다. 즉, 상기 실시 형태 1에서는, 측벽 절연막(SW1a, SW2a)과 층간 절연막(SO3)의 재료가 동일한 산화 실리콘막이었던 경우에, 층간 절연막(SO3)의 표면이 후퇴하기 쉽다. 그러나, 실시 형태 2에서는, 측벽 절연막(SW1a, SW2a)과 층간 절연막(SO3)의 재료가 다르므로, 층간 절연막(SO3)의 표면이 후퇴하기 어렵다. 따라서, 층간 절연막(SO3)의 높이를 제어하기 쉽다고 하는 효과를 얻을 수 있다.
또한, 라이너막(SN3)의 재료를 질화 실리콘막 대신에, 산질화 실리콘막을 사용해도 좋다. 이 경우, 산질화 실리콘막[라이너막(SN3)]은 측벽 절연막(SW1, SW2, SW3)의 재료 및 절연막(SO3)의 재료도 다르므로, 홈(TR) 형성 시에, 층간 절연막(SO3)의 표면이 후퇴한다고 하는 문제에도 대처할 수 있다.
(실시 형태 3)
도 46 및 도 47은, 본 실시 형태 3의 반도체 장치의 제조 공정을 도시하는 공정 흐름도이다. 도 48 내지 도 63은, 본 실시 형태 3의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
상기 실시 형태 1에서는, SOI 기판(SUB)의 반도체층(SM1) 상에, 소스ㆍ드레인용의 에피택셜층[상기 반도체층(EP1)에 대응]은, 1층만큼 형성하고 있었다. 그에 대해, 본 실시 형태 3에서는, SOI 기판(SUB)의 반도체층(SM1) 상에, 소스ㆍ드레인용의 에피택셜층[후술하는 반도체층(EP2, EP3)에 대응]은, 2층 형성하고 있다. 본 실시 형태 3에서는, 상술한 제1, 제2 및 제4 과제를 해결할 수 있다.
이하, 도면을 참조하여 구체적으로 설명한다.
본 실시 형태 3에 있어서도, 상기 실시 형태 1과 마찬가지로 상기 스텝 S3의 측벽 절연막(SW1) 형성 공정까지를 행하여, 상기 도 7에 대응하는 도 48의 구조를 얻는다.
다음에, 도 49에 도시되는 바와 같이, 반도체층(SM1) 상에, 반도체층(EP2)을 에피택셜 성장시킨다(도 46의 스텝 S4a).
상기 반도체층(EP1)과 마찬가지로, 반도체층(EP2)도, 더미 게이트(GED)[보다 특정적으로는 더미 게이트(GED)와 측벽 절연막(SW1)으로 이루어지는 구조체]의 양측의 영역의 반도체층(SM1) 상에 형성된다. 즉, 반도체층(SM1) 상에서, 더미 게이트(GED)[보다 특정적으로는 더미 게이트(GED)와 측벽 절연막(SW1)으로 이루어지는 구조체]의 양측에, 더미 게이트(GED)[보다 특정적으로는 더미 게이트(GED)와 측벽 절연막(SW1)으로 이루어지는 구조체]와 인접하도록, 반도체층(EP2)이 형성된다.
상기 반도체층(EP1)과 마찬가지로, 반도체층(EP2)은 에피택셜 성장에 의해 형성된 에피택셜층(에피택셜 반도체층)이며, 실리콘(단결정 실리콘)으로 이루어진다. 반도체층(EP2)은 반도체층(SM1) 상에 선택적으로 에피택셜 성장하고, 측벽 절연막(SW1) 상이나 질화 실리콘막(SN1) 상에는 형성되지 않는다. 또한, 상기 실시 형태 1에서 설명한 바와 같이, 더미 게이트(GED)의 폴리 실리콘막(PL1)은 질화 실리콘막(SN1) 및 측벽 절연막(SW1)으로 덮여져 있으므로, 폴리 실리콘막(PL1) 상에 에피택셜층은 형성되지 않는다.
또한, 상기 실시 형태 1에서는, 반도체층(EP1)의 측면이 테이퍼를 갖도록, 반도체층(EP1)을 에피택셜 성장시켰지만, 본 실시 형태 3에서는, 반도체층(EP2)의 측면이 테이퍼를 갖지 않도록, 반도체층(EP2)을 에피택셜 성장시킬 수 있다. 즉, 반도체층(EP2)의 측면이, SOI 기판(SUB)의 주면[즉 반도체층(SM1)의 주면]에 대해 거의 수직으로 되도록, 반도체층(EP2)이 에피택셜 성장된다. 반도체층(EP2)의 측면 테이퍼의 유무[따라서 반도체층(SM1)의 주면과 반도체층(EP2)의 측면과의 이루는 각도]는, 반도체층(EP2)의 성막용 가스의 조성이나 성막 온도 등을 조정함으로써, 제어할 수 있다.
반도체층(EP2)은 반도체층(SM1)의 거의 평탄한 상면 상에 형성되어 있으므로, 반도체층(EP2)의 상면은 반도체층(SM2)의 상면보다도 높은 위치에 있다. 이로 인해, 스텝 S4a에서 형성된 반도체층(EP1)의 상면은 더미 게이트(GED)의 바로 아래에서의 반도체층(SM1)의 상면보다도 높은 위치에 있다.
다음에, 도 50에 도시되는 바와 같이, 반도체층(SM1, EP2)에 있어서의 더미 게이트(GED) 및 측벽 절연막(SW1)의 양측 영역에, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입함으로써, n-형 반도체 영역(EX)을 형성한다(도 46의 스텝 S5).
스텝 S5의 이온 주입 공정은, 본 실시 형태 3도 상기 실시 형태 1과 기본적으로는 동일하지만, 상기 실시 형태 1에서는, 반도체층(SM1)과 반도체층(EP1)의 적층체에 대해 n형 불순물을 주입하여 n-형 반도체 영역(EX)을 형성하고 있었던 것에 반해, 본 실시 형태 3에서는, 반도체층(SM1)과 반도체층(EP2)의 적층체에 대해 n형 불순물을 주입하여 n-형 반도체 영역(EX)을 형성하고 있다.
n-형 반도체 영역(EX)을 형성하기 위한 이온 주입 공정에서는, 더미 게이트(GED) 및 측벽 절연막(SW1)이 마스크(이온 주입 저지 마스크)로서 기능할 수 있다. 이로 인해, n-형 반도체 영역(EX)은 반도체층(SM1) 및 반도체층(EP2)(의 적층체)에 있어서, 더미 게이트(GED)의 측벽 상의 측벽 절연막(SW1)에 대해 자기 정합해서 형성된다.
다음에, 도 51에 도시되는 바와 같이, 더미 게이트(GED)의 측벽 상에, 측벽막으로서 측벽 절연막(사이드 월 스페이서)(SW4)을 형성한다(도 46의 스텝 S6a). 측벽 절연막(SW4)은 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1)을 개재해서 형성된다.
측벽 절연막(SW4)은 측벽막인 측벽 절연막(SW4a)과 측벽막인 측벽 절연막(SW4b)의 적층에 의해 형성되어 있다. 측벽 절연막(SW4a)과 측벽 절연막(SW4b)은 다른 재료에 의해 형성되어 있고, 바람직하게는 측벽 절연막(SW4a)은 산화 실리콘(산화 실리콘막)에 의해 형성되고, 측벽 절연막(SW4b)은 질화 실리콘(질화 실리콘막)에 의해 형성되어 있다.
측벽 절연막(SW4a)은, 이후에 제거하므로, 반드시 절연성을 갖고 있지 않아도 좋지만, 측벽막으로서의 형성의 용이함이나, 제거 시에 에칭 나머지가 생긴 경우의 문제를 방지할 수 있다고 하는 관점 등에서, 절연막이 바람직하다. 또한, 측벽 절연막(SW4b)은, 제조 후의 반도체 장치에서도 남으므로, 절연성을 갖고 있다.
측벽 절연막(SW4)을 형성하기 위해서는, 우선, 측벽 절연막(SW4a)을 형성한다. 측벽 절연막(SW4a)을 형성하기 위해서는, 우선, SOI 기판(SUB)의 주면의 전체면에, 더미 게이트(GED) 및 측벽 절연막(SW1)을 덮도록, 산화 실리콘막을 CVD법 등에 의해 형성한다. 그리고 나서, 이 산화 실리콘막을 에치백(이방성 에칭)함으로써, 더미 게이트(GED)의 측벽 상에 산화 실리콘막을 남겨서 측벽 절연막(SW4a)으로 하고, 다른 영역의 산화 실리콘막을 제거한다. 이에 의해, 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1)을 개재해서, 측벽 절연막(SW4a)이 형성된다. 측벽 절연막(SW4a)의 형성 후에, 측벽 절연막(SW4b)을 형성한다. 측벽 절연막(SW4b)을 형성하기 위해서는, 우선, SOI 기판(SUB)의 주면의 전체면에, 더미 게이트(GED) 및 측벽 절연막(SW1, SW4a)을 덮도록, 질화 실리콘막을 CVD법 등에 의해 형성한다. 그리고 나서, 이 질화 실리콘막을 에치백(이방성 에칭)함으로써, 더미 게이트(GED)의 측벽 상에 질화 실리콘막을 남겨서 측벽 절연막(SW4b)으로 하고, 다른 영역의 질화 실리콘막을 제거한다. 이에 의해, 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1, SW4a)을 개재해서, 측벽 절연막(SW4b)이 형성된다. 이와 같이 하여, 측벽 절연막(SW4a)과 측벽 절연막(SW4b)의 적층으로 이루어지는 측벽 절연막(SW4)이, 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1)을 개재해서 형성된다.
측벽 절연막(SW4a)의 두께[더미 게이트(GED)의 측벽에 대략 수직인 방향의 두께]는, 예를 들어 5 내지 10㎚ 정도로 할 수 있고, 측벽 절연막(SW4b)의 두께[더미 게이트(GED)의 측벽에 대략 수직인 방향의 두께]는, 예를 들어 10 내지 30㎚ 정도로 할 수 있다.
측벽 절연막(SW4)은, 더미 게이트(GED)의 측벽에 측벽 절연막(SW1)을 개재해서 인접하고, 또한, 반도체층(EP2) 상에 형성된다. 즉, 측벽 절연막(SW4)의 저면이 반도체층(EP2)[구체적으로는 반도체층(EP2)의 상면]에 접하고, 측벽 절연막(SW4)의 내벽[더미 게이트(GED)에 대향하는 측의 측면]이 더미 게이트(GED)의 측벽 상의 측벽 절연막(SW1)에 접하고 있다.
다음에, 도 52에 도시되는 바와 같이, 반도체층(EP2) 상에, 반도체층(EP3)을 에피택셜 성장시킨다(도 46의 스텝 S4b).
반도체층(EP3)은, 더미 게이트(GED)[보다 특정적으로는 더미 게이트(GED)와 측벽 절연막(SW1, SW4)으로 이루어지는 구조체]의 양측의 영역의 반도체층(SM1) 상에 형성된다. 즉, 반도체층(SM1) 상에서, 더미 게이트(GED)[보다 특정적으로는 더미 게이트(GED)와 측벽 절연막(SW1, SW4)으로 이루어지는 구조체]의 양측에, 더미 게이트(GED)[보다 특정적으로는 더미 게이트(GED)와 측벽 절연막(SW1, SW4)으로 이루어지는 구조체]와 인접하도록, 반도체층(EP3)이 형성된다.
상기 반도체층(EP1, EP2)과 마찬가지로, 반도체층(EP3)은 에피택셜 성장에 의해 형성된 에피택셜층(에피택셜 반도체층)이며, 실리콘(단결정 실리콘)으로 이루어진다. 반도체층(EP3)은 반도체층(EP2) 상에 선택적으로 에피택셜 성장하고, 측벽 절연막(SW1, SW4) 상이나 질화 실리콘막(SN1) 상에는 형성되지 않는다. 상술한 바와 같이, 더미 게이트(GED)의 폴리 실리콘막(PL1)은 질화 실리콘막(SN1) 및 측벽 절연막(SW1, SW4)으로 덮여져 있으므로, 폴리 실리콘막(PL1) 상에 에피택셜층은 형성되지 않는다. 또한, 반도체층(EP3)은 반도체층(EP2) 상에 형성되지만, 측벽 절연막(SW4)으로 덮여져 있는 부분의 반도체층(EP2) 상에는 반도체층(EP3)은 형성되지 않는다. 이로 인해, 반도체층(EP2)의 측면은 측벽 절연막(SW1)에 인접하고 있지만, 반도체층(EP3)의 측면은 측벽 절연막(SW4b)에 인접하고 있다.
또한, 반도체층(EP2)과 마찬가지로, 반도체층(EP3)도, 반도체층(EP3)의 측면이 테이퍼를 갖지 않도록 에피택셜 성장시킬 수 있다. 즉, 반도체층(EP3)의 측면이, SOI 기판(SUB)의 주면[즉 반도체층(SM1)의 주면]에 대해 거의 수직으로 되도록, 반도체층(EP3)이 에피택셜 성장된다. 반도체층(EP3)의 측면 테이퍼의 유무[따라서 반도체층(SM1)의 주면과 반도체층(EP3)의 측면과의 이루는 각도]는, 반도체층(EP3)의 성막용 가스의 조성이나 성막 온도 등을 조정함으로써, 제어할 수 있다.
또한, 스텝 S4b에서의 반도체층(EP3)의 형성 두께는, 스텝 S4a에서의 반도체층(EP2)의 형성 두께보다도 두꺼운 것이 바람직하다. 이에 의해, 이후에 금속 실리사이드층(SIL)을 형성하는 것에 수반하여 두께 방향으로 실리콘 영역이 없어지는 영역이 발생해 버리는 것을 방지하기 쉬워진다.
다음에, 도 53에 도시되는 바와 같이, 반도체층(SM1, EP2, EP3)에 있어서의 더미 게이트(GED) 및 측벽 절연막(SW1, SW4)의 양측 영역에, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입함으로써, n+형 반도체 영역(SD)을 형성한다(도 46의 스텝 S7).
스텝 S7의 이온 주입 공정은, 본 실시 형태 3도 상기 실시 형태 1과 기본적으로는 동일하다. 단, 상기 실시 형태 1에서는, 반도체층(SM1)과 반도체층(EP1)의 적층체에 대해 n형 불순물을 주입하여 n+형 반도체 영역(SD)을 형성하고 있었던 것에 반해, 본 실시 형태 3에서는, 반도체층(SM1)과 반도체층(EP2)과 반도체층(EP3)의 적층체에 대해 n형 불순물을 주입하여 n+형 반도체 영역(SD)을 형성하고 있다.
n+형 반도체 영역(SD)을 형성하기 위한 이온 주입 공정에서는, 더미 게이트(GED) 및 측벽 절연막(SW1, SW4)이 마스크(이온 주입 저지 마스크)로서 기능할 수 있다. 이로 인해, n+형 반도체 영역(SD)은 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1)을 개재해서 형성된 측벽 절연막(SW4)에 대해 자기 정합해서 형성된다. n+형 반도체 영역(SD)은 n-형 반도체 영역(EX)보다도, 불순물 농도가 높다.
스텝 S6a에서 측벽 절연막(SW4)을 형성하기 전에, n-형 반도체 영역(EX)을 형성하기 위한 이온 주입(스텝 S5)을 행하고, 스텝 S6a에서 측벽 절연막(SW4)을 형성한 후에, n+형 반도체 영역(SD)을 형성하기 위한 이온 주입(스텝 S7)을 행하고 있다. 이로 인해, 스텝 S7까지를 행하면, n-형 반도체 영역(EX)은 측벽 절연막[SW4(4a, 4b)]의 바로 아래의 부분의 반도체층(SM1, EP2)에 형성되어 있는 상태가 된다. 후술하는 스텝 S13a에서는, 더미 게이트(GED)와 함께 측벽 절연막(SW4a)도 제거하고 나서 게이트 전극(GE)을 형성하고 있으므로, 측벽 절연막(SW4a)이 존재하고 있었던 영역에도 게이트 전극(GE)이 형성되게 된다. 이로 인해, 이후에 게이트 전극(GE)을 형성하면, n-형 반도체 영역(EX)은 게이트 전극(GE)의 일부(게이트 길이 방향의 양단부측)의 바로 아래와 측벽 절연막(SW4b)의 바로 아래에 거의 형성되어 있는 상태가 된다.
다음에, n+형 반도체 영역(SD) 및 n-형 반도체 영역(EX) 등에 도입된 불순물을 활성화하기 위한 열처리인 활성화 어닐을 행한다(도 46의 스텝 S8). 또한, 이온 주입 영역이 아몰퍼스화된 경우는, 이 스텝 S8의 활성화 어닐 시에, 결정화시킬 수 있다.
다음에, 도 54에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로, 살리사이드 기술에 의해, n+형 반도체 영역(SD)의 표면(상층부)에 저저항의 금속 실리사이드층(SIL)을 형성한다(도 47의 스텝 S10).
스텝 S10의 금속 실리사이드층(SIL) 형성 공정은, 본 실시 형태 3도 상기 실시 형태 1과 기본적으로는 동일하지만, 상기 실시 형태 1에서는, 주로 반도체층(EP1)에 금속 실리사이드층(SIL)이 형성되었지만, 본 실시 형태 3에서는, 주로 반도체층(EP3)[혹은 반도체층(EP3, EP2)]에 금속 실리사이드층(SIL)이 형성된다. 또한, 상기 실시 형태 1과 마찬가지로, 더미 게이트(GED)의 폴리 실리콘막(PL1) 상에는 질화 실리콘막(SN1)이 형성되어 있으므로, 더미 게이트(GED)의 폴리 실리콘막(PL1)의 표면에는 금속 실리사이드층은 형성되지 않는다.
다음에, 도 55에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로, SOI 기판(SUB)의 주면(주면 전체면) 상에 절연막(IL1)을 형성한다(도 47의 스텝 S11). 즉, 더미 게이트(GED) 및 측벽 절연막(SW1, SW4)을 덮도록, SOI 기판(SUB)의 주면 상에 절연막(IL1)을 형성한다. 절연막(IL1)에 대해서는, 상기 실시 형태 1에서 설명했으므로, 여기서는 그 반복 설명은 생략한다.
다음에, 상기 도 56에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로, 절연막(IL1)의 표면(상면)을 CMP법에 의해 연마함으로써, 더미 게이트(GED)의 상면(즉 질화 실리콘막(SN1)의 상면)을 노출시킨다(도 47의 스텝 S12).
다음에, 도 57에 도시되는 바와 같이, 더미 게이트(GED) 및 측벽 절연막(SW1, SW4a)을, 에칭에 의해 제거한다(도 47의 스텝 S13a).
이 스텝 S13a에서 더미 게이트(GED) 및 측벽 절연막(SW1, SW4a)을 제거함으로써, 홈(오목부, 개구부, 함몰부)(TR1)이 형성된다. 홈(TR1)은 더미 게이트(GED) 및 측벽 절연막(SW1, SW4a)의 제거 전까지 더미 게이트(GED) 및 측벽 절연막(SW1, SW4a)이 존재하고 있었던 영역(공간)으로 이루어진다. 홈(TR1)으로부터는, 반도체층(SM1)의 상면과, 반도체층(EP2)의 측면 및 상면과, 측벽 절연막(SW4b)의 내벽이 노출된다.
홈(TR1)의 저면은 반도체층(SM1)의 상면과 반도체층(EP2)의 측면 및 상면에 의해 형성되어 있다. 홈(TR1)의 측면(측벽)은 측벽 절연막(SW4a)의 내벽에 의해 형성되어 있다. 홈(TR1)의 저면에는 반도체층(EP2)의 측면 및 상면에 의해 단차부가 형성되어 있다. 여기서, 측벽 절연막(SW4b)의 내벽이란, 측벽 절연막(SW4b)에 있어서, 측벽 절연막(SW4a)을 제거할 때까지 측벽 절연막(SW4a)에 접하고 있었던 측의 측면(측벽)에 대응하고 있다.
스텝 S13a의 에칭 공정에 대해, 이하, 구체적으로 설명한다.
스텝 S13a의 에칭은, 다음 3단계(제1 단계, 제2 단계 및 제3 단계, 도 58 내지 도 60 참조)의 에칭에 의해 행하는 것이 바람직하다.
우선, 스텝 S13a의 에칭의 제1 단계로서, 도 58에 도시되는 바와 같이, 더미 게이트(GED)의 질화 실리콘막(SN1)을 제거하지만, 이 제1 단계의 에칭은, 본 실시 형태 3에 있어서도, 상기 실시 형태 1(상기 스텝 S13의 제1 단계의 에칭)과 마찬가지이다. 제1 단계의 에칭에 의해, 질화 실리콘막(SN1)이 제거되어, 폴리 실리콘막(PL1)이 노출된다.
다음에, 스텝 S13a의 에칭의 제2 단계로서, 도 59에 도시되는 바와 같이, 더미 게이트(GED)의 폴리 실리콘막(PL1)을 제거하지만, 이 제2 단계의 에칭은, 본 실시 형태 3에 있어서도, 상기 실시 형태 1(상기 스텝 S13의 제2 단계의 에칭)과 마찬가지이다. 제2 단계의 에칭에 의해, 폴리 실리콘막(PL1)이 제거되어, 측벽 절연막(SW1) 및 절연막(GID)이 노출된다.
스텝 S13a의 에칭의 제3 단계는, 상기 실시 형태 1의 스텝 S13의 제3 단계와 약간 다르다. 스텝 S13a의 에칭 공정에서는, 제2 단계의 에칭에 의해 폴리 실리콘막(PL1)을 제거한 후, 에칭 조건을 바꾸어, 제3 단계의 에칭에 의해, 도 60에 도시되는 바와 같이, 측벽 절연막(SW1, SW4a) 및 절연막(GID)을 제거한다. 이 제3 단계의 에칭은 측벽 절연막(SW1, SW4a) 및 절연막(GID)의 에칭 속도가, 반도체층(SM1, EP2)의 에칭 속도보다도 빠르게 되는 에칭 조건에 의해, 측벽 절연막(SW1, SW4a) 및 절연막(GID)을 선택적으로 에칭하는 것이 바람직하다. 이에 의해, 제3 단계의 에칭에 의해 반도체층(SM1, EP2)이 에칭되어 버리는 것을 억제 또는 방지할 수 있다. 측벽 절연막(SW1)과 측벽 절연막(SW4a)을 동일한 재료(여기서는 산화 실리콘)에 의해 형성해 두면, 측벽 절연막(SW1)과 측벽 절연막(SW4a)을 동일한 에칭 공정에서 연속적으로 에칭할 수 있다. 또한, 절연막(GID)을 측벽 절연막(SW1, SW4a)과 동일한 재료(여기서는 산화 실리콘)에 의해 형성해 두면, 절연막(GID)을, 측벽 절연막(SW1, SW4a)을 제거하는 것과 동일한 에칭 공정에서 제거할 수 있다.
또한, 제3 단계의 에칭에서는, 측벽 절연막(SW1, SW4a)은 제거되지만, 측벽 절연막(SW4b)은 잔존시키는 것이 바람직하다. 이로 인해, 본 실시 형태 3에서는, 측벽 절연막(SW4b)을 측벽 절연막(SW4a)과는 다른 재료에 의해 형성해 두고, 측벽 절연막(SW1, SW4a)(구체적으로는 산화 실리콘)의 에칭 속도가, 측벽 절연막(SW4b)(구체적으로는 질화 실리콘) 및 반도체층(SM1, EP2)의 에칭 속도보다도 빠르게 되는 에칭 조건에 의해, 제3 단계의 에칭을 행한다. 여기서는, 측벽 절연막(SW1, SW4a)은 산화 실리콘에 의해 형성되고, 측벽 절연막(SW4b)은 질화 실리콘에 의해 형성되어 있으므로, 측벽 절연막(SW1, SW4a)과 측벽 절연막(SW4b)의 높은 에칭 선택비를 확보하는 것은 용이하다. 즉, 제3 단계의 에칭에서는, 측벽 절연막(SW1, SW4a)을 에칭함과 함께, 측벽 절연막(SW4b)을 에칭 스토퍼로서 기능시킬 수 있다. 또한, 측벽 절연막(SW1, SW4a)은 산화 실리콘에 의해 형성되어 있으므로, 측벽 절연막(SW1, SW4a)과 반도체층(SM1, EP2)의 높은 에칭 선택비를 확보하는 것도 용이하다.
스텝 S13a의 상기 3단계(제1 단계, 제2 단계 및 제3 단계)의 에칭에 의해 더미 게이트(GED), 절연막(GID) 및 측벽 절연막(SW1, SW4a)을 제거함으로써, 도 57 및 도 60에 도시되는 바와 같이, 홈(TR1)이 형성된다.
다음에, 상기 실시 형태 1과 마찬가지로, 도 61에 도시되는 바와 같이, 홈(TR1)의 저면 및 측면(측벽) 상을 포함하는 SOI 기판(SUB)의 주면(주면 전체면) 상에, 즉 홈(TR1)의 저부 및 측벽 상을 포함하는 절연막(IL1) 상에, 게이트 절연막용의 절연막(GIa)을 형성한다(도 47의 스텝 S14). 절연막(GIa)에 대해서는, 상기 실시 형태 1에서 설명했으므로, 여기서는 그 반복 설명은 생략한다.
다음에, 상기 실시 형태 1과 마찬가지로, SOI 기판(SUB)의 주면 상에, 즉 절연막(GIa) 상에, 홈(TR1) 내를 매립하도록, 게이트 전극용의 도전막(CD)을 형성한다(도 47의 스텝 S15). 도전막(CD)에 대해서는, 상기 실시 형태 1에서 설명했으므로, 여기서는 그 반복 설명은 생략한다.
다음에, 도 62에 도시되는 바와 같이, 홈(TR1) 내에 도전막(CD) 및 절연막(GIa)을 남기고, 홈(TR1)의 외부 도전막(CD) 및 절연막(GIa)을 CMP법 등에 의해 제거하여, 게이트 전극(GE) 및 게이트 절연막(GI)을 형성한다(도 47의 스텝 S16). 스텝 S16에 대해서는, 본 실시 형태 3도 상기 실시 형태 1과 마찬가지이므로, 여기서는 그 반복 설명은 생략한다. 스텝 S16은 홈(TR1) 내에 게이트 절연막(GI)을 개재해서 게이트 전극(GE)을 형성하는 공정이다.
홈(TR1) 내에 잔존하는 도전막(CD)이 게이트 전극(GE)이 되고, 홈(TR1) 내에 잔존하는 절연막(GIa)이 게이트 절연막(GI)이 된다. 그리고, 게이트 전극(GE)과 반도체층(SM1)(의 상면) 사이와, 게이트 전극(GE)과 반도체층(EP2)(의 측면 및 상면) 사이와, 게이트 전극(GE)과 측벽 절연막(SW4b)(의 내벽) 사이에, 게이트 절연막(GI)이 개재된 상태가 된다. 게이트 전극(GE) 및 게이트 절연막(GI)은 MISFET의 게이트 전극 및 게이트 절연막으로서 각각 기능한다.
게이트 절연막(GI)[절연막(GIa)]을 개재해서 게이트 전극(GE) 아래에 위치하는 반도체층(SM1)에, MISFET의 채널 영역이 형성된다. 또한, MISFET의 소스 또는 드레인으로서 기능하는 반도체 영역(불순물 확산층)은, n-형 반도체 영역(EX)과 그보다도 고불순물 농도의 n+형 반도체 영역(SD)에 의해 형성되어, LDD 구조를 갖고 있다.
이와 같이 하여, n채널형 MISFET가 형성된다.
본 실시 형태에서는, 더미 게이트(GED)의 측벽 상에 형성되고 또한 반도체층(EP2) 상에 위치하고 있었던 측벽 절연막(SW4a)을, 스텝 S13a에서 더미 게이트(GED)와 함께 제거하고, 제거한 영역[홈(TR1)]에 게이트 전극(GE)을 형성하고 있다. 이로 인해, 더미 게이트(GED)가 존재하고 있었던 영역뿐만 아니라, 측벽 절연막(SW4a)이 존재하고 있었던 영역에도 게이트 전극(GE)을 형성할 수 있다. 이로 인해, 게이트 전극(GE)의 게이트 길이 방향의 치수를, 더미 게이트(GED)의 치수보다도 크게 할 수 있어, 게이트 전극(GE)의 일부(게이트 길이 방향의 양단부측)가 반도체층(EP2) 상에 위치하는, 즉 반도체층(EP2) 상에 놓여지게 된다. 따라서, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부는 반도체층(EP2) 상에 위치하게 된다. 그리고, n-형 반도체 영역(EX)의 적어도 일부는, 게이트 전극(GE)의 바로 아래에 위치하게 된다.
이후의 공정은, 상기 실시 형태 1과 거의 마찬가지이다. 즉, 도 63에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로, 상기 절연막(IL2)을 형성하고, 상기 콘택트 홀(CNT)을 형성하고, 콘택트 홀(CNT) 내에 상기 플러그(PG)를 형성하고, 상기 절연막(IL3)을 형성하고, 상기 배선(M1)을 형성한다.
도 64 및 도 65는, 본 실시 형태 3의 반도체 장치의 주요부 단면도이며, 도 64는 상기 도 1에 대응하는 것이며, 도 65는 상기 도 2에 대응하는 것이다.
단, 도 64에서는, 반도체층(SM1)과 반도체층(EP2, EP3)이 어떤 영역인지를 알기 쉽도록, 반도체층(EP2)과 반도체층(EP3)을 합친 것 전체를 도트의 해칭으로 나타내고, 반도체층(SM1) 전체를 세선의 사선 해칭으로 나타내고 있다. 따라서, 도 64에서는, n-형 반도체 영역(EX) 및 n+형 반도체 영역(SD)의 형성 영역에 대한 도시는 하고 있지 않다. 또한, 도 65에서는, n-형 반도체 영역(EX)과 n+형 반도체 영역(SD)이 어떤 영역인지를 알기 쉽도록, n-형 반도체 영역(EX) 전체에 동일한 해칭을 부여하고, n+형 반도체 영역(SD) 전체에 다른 동일한 해칭을 부여하고 있다. 따라서, 도 64와 도 65를 아울러 보면, 반도체층(SM1, EP2, EP3)의 구성과, 반도체층(SM1, EP2, EP3)에 있어서의 n-형 반도체 영역(EX) 및 n+형 반도체 영역(SD)의 형성 영역을, 이해하기 쉽다. 또한, 상기 도 1 및 도 2와 마찬가지로, 도 64 및 도 65에 있어서, 상기 절연막(IL3) 및 배선(M1)과 그보다도 상층의 구조에 대해서는, 도시를 생략하고 있다.
도 64 및 도 65에 도시되는 본 실시 형태 3의 반도체 장치와, 상기 도 1 및 도 2에 도시되는 상기 실시 형태 1의 반도체 장치의 주요한 상위점은, 이하의 것이다. 또한, 공통점에 대해서는, 설명을 생략한다.
상기 실시 형태 1의 반도체 장치에서는, 상기 도 1 및 도 2에 도시되는 바와 같이, SOI 기판(SUB)의 반도체층(SM1) 상에, 소스ㆍ드레인용의 에피택셜층으로서, 반도체층(EP1)을 형성하고 있다. 그리고, 게이트 전극(GE)의 단부(게이트 길이 방향의 양단부)가 반도체층(EP1) 상에 놓여져 있다. 즉, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP1) 상에 위치하고 있다.
한편, 본 실시 형태 3의 반도체 장치는, 도 64 및 도 65에 도시되는 바와 같이, SOI 기판(SUB)의 반도체층(SM1) 상에, 소스ㆍ드레인용의 에피택셜층으로서, 반도체층(SM1) 상의 반도체층(EP2)과 반도체층(EP2) 상의 반도체층(EP3)과의 2층을 형성하고 있다. 그리고, 게이트 전극(GE)의 단부(게이트 길이 방향의 양단부)가 반도체층(EP2) 상에 놓여져 있다. 즉, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가, 소스ㆍ드레인용의 에피택셜층인 반도체층(EP2) 상에 위치하고 있다. 또한, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부는, 도 64에 있어서 부호 EG를 부여하고, 단부(EG)로서 나타내고 있다.
또한, 상기 실시 형태 1에서는, 상기 도 1 및 도 2에 도시되는 바와 같이, 게이트 전극(GE)의 일부와, 측벽 절연막(SW3)과, 게이트 전극(GE)과 측벽 절연막(SW3) 사이에 위치하는 부분의 게이트 절연막(GI)이, 반도체층(EP1) 상에 존재하고 있다.
한편, 본 실시 형태 3에서는, 도 64 및 도 65에 도시되는 바와 같이, 게이트 전극(GE)의 일부와, 측벽 절연막(SW4b)과, 게이트 전극(GE)과 측벽 절연막(SW4b) 사이에 위치하는 부분의 게이트 절연막(GI)이, 반도체층(EP2) 상에 존재하고 있다.
또한, 상기 실시 형태 1에서는, 반도체층(EP1)의 경사진 측면(SF1) 상에 게이트 전극(GE)의 일부(양단부)가 놓여져 있었다. 한편, 본 실시 형태 3에서는, 반도체층(EP2)의 측면은 경사져 있지 않고, 반도체층(EP2) 상면 상에 게이트 전극의 일부(양단부)가 놓여져 있다.
또한, 상기 실시 형태 1에서는, SOI 기판(SUB) 상에, 반도체층(EP1)을 덮도록 절연막(IL1)이 형성되어 있고, 게이트 전극(GE)은 절연막(IL1)에 형성된 홈(TR) 내에 매립되어 있었다. 한편, 본 실시 형태 3에서는, SOI 기판(SUB) 상에, 반도체층(EP2, EP3)을 덮도록 절연막(IL1)이 형성되어 있고, 게이트 전극(GE)은 절연막(IL1)에 형성된 홈(TR1) 내에 매립되어 있다. 또한, 상기 실시 형태 1에서는, 게이트 절연막(GI)이 홈(TR)의 측면 상 및 저면 상에 형성되어 있고, 게이트 전극(GE)은 게이트 절연막(GI)을 개재해서 홈(TR) 내에 매립되어 있었다. 한편, 본 실시 형태 3에서는, 게이트 절연막(GI)이 홈(TR1)의 측면 상 및 저면 상에 형성되어 있고, 게이트 전극(GE)은 게이트 절연막(GI)을 개재해서 홈(TR1) 내에 매립되어 있다.
이와 같은 본 실시 형태 3의 반도체 장치에 있어서도, 상기 실시 형태 1에서 설명한 것과 거의 마찬가지의 이유에 의해, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항을 억제할 수 있으므로, 반도체 장치의 특성(전기적 특성)을 향상시킬 수 있다.
즉, 본 실시 형태의 반도체 장치에 있어서도, 소스ㆍ드레인용의 에피택셜층[여기서는 반도체층(EP2)] 상에 게이트 전극(GE)의 단부(게이트 길이 방향의 양단부)가 놓여져 있다. 즉, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가, 소스ㆍ드레인용의 에피택셜층[여기서는 반도체층(EP2)] 상에 위치하고 있다. 바꾸어 말하면, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 게이트 전극(GE)의 단부가, 소스ㆍ드레인용의 에피택셜층[여기서는 반도체층(EP2)] 상에 위치하고 있다. 그리고, 이 에피택셜층[여기서는 반도체층(EP2)]은 반도체층(SM1)의 상면 상에 형성되어 있고, 이 에피택셜층[여기서는 반도체층(EP2)]의 상면은, 게이트 전극(GE)의 바로 아래에서의 반도체층(SM1)의 상면보다도 높은 위치에 있다.
이로 인해, 소스 또는 드레인용의 반도체 영역[n-형 반도체 영역(EX)과 n+형 반도체 영역(SD)을 합한 것]에 게이트 전극(GE)을 확실하게 오버랩시킬 수 있고, 이 오버랩에 의해, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항을 억제할 수 있다. 또한, 소스 또는 드레인용의 반도체 영역[n-형 반도체 영역(EX)과 n+형 반도체 영역(SD)을 합한 것]과 게이트 전극(GE)의 오버랩부에 있어서의 반도체층의 두께는 반도체층(SM1)의 두께보다도, 오버랩부에 있어서의 반도체층(EP2)의 두께분만큼 두껍게 할 수 있으므로, 기생 저항을 더욱 억제할 수 있다. 따라서, MISFET를 구비하는 반도체 장치의 특성(전기적 특성)을 향상시킬 수 있다. 또한, 기생 저항의 값의 변동에 의한 MISFET마다의 특성 변동도 억제할 수 있다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 본 실시 형태 3에 있어서도, 게이트 전극(GE)이 반도체층(EP2)에 놓여진 구조를, 셀프 얼라인으로 형성할 수 있다.
또한, 반도체층(EP2)의 형성 후에 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW4)을 형성하고 나서, 이 측벽 절연막(SW4)을 마스크로 하여 이온 주입을 행함으로써 n+형 반도체 영역(SD)을 형성하고 있지만, 본 실시 형태 3에서는 측벽 절연막(SW4)을, 측벽 절연막(SW4a) 및 측벽 절연막(SW4b)에 의해 형성하고 있다. 이로 인해, 측벽 절연막(SW4a, SW4b)의 바로 아래의 부분의 반도체층(EP2, SM1)이, n-형 반도체 영역(EX)이 된다. 그리고, 스텝 S13에서는, 측벽 절연막(SW4a, SW4b) 중, 측벽 절연막(SW4a)을 제거하고, 측벽 절연막(SW4b)을 잔존시키고 있다. 이로 인해, 측벽 절연막(SW4a)이 존재하고 있었던 영역에는 게이트 전극(GE)이 형성되지만, 측벽 절연막(SW4b)이 존재하는 영역에는 게이트 전극(GE)은 형성되지 않는다. 따라서, 측벽 절연막(SW4a)과 측벽 절연막(SW4b)의 두께의 비를 조정함으로써, n-형 반도체 영역(EX)의 치수를 바꿀 일 없이, n-형 반도체 영역(EX)과 게이트 전극(GE)의 오버랩량을 원하는 값으로 제어할 수 있다. 또한, 금속 실리사이드층(SIL)과 게이트 전극(GE) 사이에, 게이트 절연막(GI)뿐만 아니라 측벽 절연막(SW4a)도 개재하게 되므로, 게이트 전극(GE)과 금속 실리사이드층(SIL) 사이의 내압을 향상시킬 수 있다.
또한, 상기 실시 형태 1 및 후술하는 실시 형태 4에 있어서, 측벽 절연막(SW2) 대신에 본 실시 형태 3의 측벽 절연막(SW4)을 적용할 수도 있고, 이 경우, 상기 스텝 S13 및 후술하는 스텝 S13b에서, 본 실시 형태 3의 스텝 S13a와 마찬가지로, 측벽 절연막(SW4a)을 제거하여 측벽 절연막(SW4b)을 잔존시킬 수 있다.
또한, 본 실시 형태 3에서는, 소스ㆍ드레인용의 에피택셜층을, 반도체층(EP2)과 반도체층(EP3)에 2층 형성하고 있다. 이에 의해, 이하의 이점을 얻을 수 있다.
즉, 본 실시 형태 3에서는, 반도체층(EP2)을 형성하고 나서, n-형 반도체 영역(EX) 형성용의 이온 주입을 행하고, 그 후, 반도체층(EP3)을 형성하고 나서, n+형 반도체 영역(SD) 형성용의 이온 주입을 행하고 있다. 이로 인해, 반도체층(EP3)에 대해서는, n+형 반도체 영역(SD) 형성용의 이온 주입은 행해지지만, n-형 반도체 영역(EX) 형성용의 이온 주입은 행해져 있지 않으므로, 양쪽의 이온 주입이 행해지는 경우에 비해, 이온 주입에 의해 아몰퍼스화가 진행되었다고 해도 종결정이 남기 쉽다. 이로 인해, 스텝 S8의 활성화 어닐 시에, 종결정의 존재에 의해 결정화(단결정화)를 촉진하기 쉬워진다. 따라서, 소스ㆍ드레인 영역을, 보다 저저항화할 수 있어, 반도체 장치의 성능 한층 더한 향상을 도모할 수 있다.
(실시 형태 4)
상기 실시 형태 1 내지 3에서는, SOI 기판(SUB)에 MISFET를 형성하는 경우에 대해 설명했다. 본 실시 형태 4에서는, 반도체 기판(SUB2)에 MISFET를 형성하는 경우에 대해 설명한다. 또한, 본 실시 형태 4에서는, 상술한 제1, 제3 및 제4 과제를 해결할 수 있다.
도 66 및 도 67은, 본 실시 형태 4의 반도체 장치의 제조 공정을 도시하는 공정 흐름도이다. 도 68 내지 도 83은, 본 실시 형태 4의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
우선, 도 68에 도시되는 바와 같이, 예를 들어 1 내지 10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(반도체 웨이퍼)(SUB2)을 준비한다(도 66의 스텝 S1b).
다음에, 반도체 기판(SUB2)에 소자 분리 영역(도시하지 않음)을 형성한다. 소자 분리 영역은, 예를 들어 반도체 기판(SUB2)의 주면에 소자 분리 홈을, 포토리소그래피 기술 및 드라이 에칭 기술 등을 사용해서 형성하고, 이 소자 분리 홈에, 성막 기술 및 CMP 기술 등을 사용해서 절연막을 매립함으로써, 형성할 수 있다. 반도체 기판(SUB2)에 있어서, 소자 분리 영역에 의해 규정된 활성 영역에, 이하에 설명하는 바와 같이 MISFET가 형성된다.
다음에, 도 69에 도시되는 바와 같이, p채널형 MISFET를 형성하는 예정의 영역에서의 반도체 기판(SUB2)에 n형 웰(NW)을 형성한다. n형 웰(NW)은 반도체 기판(SUB2)에 n형 불순물(예를 들어 비소)을 이온 주입함으로써, 형성할 수 있다.
다음에, 반도체 기판(SUB2) 상에, 더미 게이트(GED)를 형성한다(도 66의 스텝 S2). 더미 게이트(GED)는 반도체 기판(SUB2) 상[n형 웰(NW) 상]에 형성하지만, 더미 게이트(GED)의 형성법과 구성은, 상기 실시 형태 1과 마찬가지이다.
다음에, 도 70에 도시되는 바와 같이, 더미 게이트(GED)의 측벽 상에, 측벽막으로서 측벽 절연막(SW1)을 형성한다(도 66의 스텝 S3). 측벽 절연막(SW1)의 구성과 형성법은, 상기 실시 형태 1과 마찬가지이므로, 여기서는 그 반복 설명은 생략한다.
다음에, 도 71에 도시되는 바와 같이, 이방성과 등방성의 드라이 에칭을 어느 쪽인가 단독으로, 혹은 조합해서 행함으로써, 반도체 기판(SUB2)[n형 웰(NW)]을 소정의 깊이까지 에칭하여 홈(기판 리세스부, 기판 후퇴부, 오목부, 함몰부)(TR2)을 형성한다(도 66의 스텝 S21).
스텝 S21에서는, 더미 게이트(GED)와 측벽 절연막(SW1)이, 에칭 마스크로 해서 기능한다. 이로 인해, 홈(TR2)은 더미 게이트(GED)의 측벽 상의 측벽 절연막(SW1)에 대해 자기 정합해서 형성된다. 단, 등방성의 드라이 에칭을 행하는 경우, 홈(TR2)은 측벽 절연막(SW1)이나 더미 게이트(GED)와 약간 오버랩하게 형성된다. 홈(TR2)의 저부 및 측벽에서는, Si 기판 영역[n형 웰(NW)을 구성하고 있는 부분의 반도체 기판(SUB2)]이 노출된다. 홈(TR2)의 깊이는, 예를 들어 20 내지 40㎚ 정도로 할 수 있다.
다음에, 도 72에 도시되는 바와 같이, 반도체 기판(SUB2)의 홈(TR2) 내에, 반도체층으로서 실리콘 게르마늄층(SiGe층, 실리콘 게르마늄 영역, 에피택셜 실리콘 게르마늄층)(EP4)을 에피택셜 성장시킨다(도 66의 스텝 S4c).
실리콘 게르마늄층(EP4)은 에피택셜 성장에 의해 형성된 에피택셜층(에피택셜 반도체층)이며, 실리콘 게르마늄(단결정 실리콘 게르마늄)으로 이루어진다. 실리콘 게르마늄층(EP4)은 반도체 기판(SUB2)의 홈(TR2)으로부터 노출되는 Si 기판 영역 상에 선택적으로 에피택셜 성장하고, 측벽 절연막(SW1) 상이나 질화 실리콘막(SN1) 상에는 형성되지 않는다. 또한, 상기 실시 형태 1에서 설명한 바와 같이, 더미 게이트(GED)의 폴리 실리콘막(PL1)은 질화 실리콘막(SN1) 및 측벽 절연막(SW1)으로 덮여져 있으므로, 폴리 실리콘막(PL1) 상에 에피택셜층은 형성되지 않는다.
또한, 실리콘 게르마늄층(EP4)은 홈(TR2) 내를 매립하고, 반도체 기판(SUB2)의 주면[홈(TR2)이 형성되어 있지 않은 부분의 반도체 기판(SUB2)의 상면]보다도 실리콘 게르마늄층(EP4)이 솟아 오르도록 형성하는 것이 바람직하다. 이 경우, 스텝 S4c에서 형성된 실리콘 게르마늄층(EP4)의 상면은, 더미 게이트(GED)의 바로 아래에서의 반도체 기판(SUB2)의 상면보다도 높은 위치가 된다. 예를 들어, 실리콘 게르마늄층(EP4)의 상면이 반도체 기판(SUB2)의 주면보다도, 10 내지 40㎚ 정도 높아지도록, 실리콘 게르마늄층(EP4)을 형성한다.
또한, 실리콘 게르마늄층(EP4)의 상면이 반도체 기판(SUB2)의 주면보다도 높아지도록, 실리콘 게르마늄층(EP4)을 형성하지만, 반도체 기판(SUB2)의 주면보다도 높아져 있는 부분의 실리콘 게르마늄층(EP4)의 측면(SF2)이 테이퍼를 갖도록, 실리콘 게르마늄층(EP4)을 에피택셜 성장시키는 것이 바람직하다. 즉, 반도체 기판(SUB2)의 주면에 대해, 반도체 기판(SUB2)의 주면보다도 높아져 있는 부분의 실리콘 게르마늄층(EP4)의 측면(SF2)이 경사져 있는 것이 바람직하다. 즉, 더미 게이트(GED)로부터 멀어짐에 따라서, 실리콘 게르마늄층(EP4)의 두께가 두꺼워지도록, 실리콘 게르마늄층(EP4)의 측면(SF2)이 경사져 있는 것이 바람직하다. 반도체 기판(SUB2)의 주면보다도 높아져 있는 부분의 실리콘 게르마늄층(EP4)의 측면(SF2)의 테이퍼는, 실리콘 게르마늄층(EP4)의 성막용 가스의 조성이나 성막 온도 등을 조정함으로써, 제어할 수 있다.
또한, 실리콘 게르마늄층(EP4)은 에피택셜 성장 시에, 도핑 가스를 도입함으로써, 도전형의 불순물을 도입한 실리콘 게르마늄층(EP4)으로 하는 것이 바람직하다. p채널형 MISFET를 형성하는 경우는, p형의 불순물을 도입한 p형의 실리콘 게르마늄층(EP4)으로 하는 것이 바람직하다. 이 경우, 소스ㆍ드레인 영역 형성용의 이온 주입 공정은, 행하지 않아도 좋다.
또한, 반도체 기판(SUB2)의 홈(TR2)에 에피택셜 성장시키는 반도체층으로서, 실리콘 게르마늄층은 적합하다. 실리콘 게르마늄을 사용함으로써, 예를 들어 채널에 작용하는 응력을 제어할 수 있다.
즉, 이와 같은 기술은, 일반적으로 1축성 응력을 이용한 변형 Si 트랜지스터라고 칭해지고 있다. 본 실시 형태 4의 p채널형 MISFET의 채널 영역에는, 소스 및 드레인 영역에 형성된 실리콘 게르마늄층(EP4)에 의해, 압축 응력이 발생하고 있다. 이 압축 응력에 의해, 채널 영역의 Si 원자간의 거리가 좁혀짐으로써, 소스 및 드레인 사이를 흐르는 캐리어(정공)의 이동도를 향상시킬 수 있다. 따라서, 소스 및 드레인 사이를 흐르는 전류를 증가시킬 수 있다. 또한, 본 실시 형태 4에서는, 채널 영역에 발생하고 있는 응력의 값은 -1.3GP 이상으로 되어 있고, 채널이 변형되지 않았던 경우와 비교하여, 전류는 10％ 이상 증가하고 있다.
또한, 본 실시 형태 4에서는, 주로 p채널형 MISFET를 예시하고 있지만, n채널형 MISFET로 실시하는 경우에는, SiGe(실리콘 게르마늄) 대신에 SiC(탄화 실리콘, 실리콘 카바이드)를 사용한다. 즉, n채널형 MISFET의 경우는, 실리콘 게르마늄층(EP4) 대신에, SiC층을 사용한다. 이 경우, n채널형 MISFET의 채널 영역에는, 소스 및 드레인 영역에 형성된 SiC층에 의해, 인장 응력이 발생하고 있다. 이 인장 응력에 의해, 채널 영역의 Si 원자간의 거리를 확장할 수 있음으로써, 소스 및 드레인 사이를 흐르는 캐리어(전자)의 이동도를 향상시킬 수 있다. 따라서, 소스 및 드레인 사이를 흐르는 전류를 증가시킬 수 있다. 또한, 그 때에, 채널 영역에 발생하고 있는 응력의 값은 +1.3GP 이상으로 되어 있고, 채널이 변형되지 않았던 경우와 비교하여, 전류는 10％ 이상 증가하고 있다.
또한, 상기의 SiGe층이나 SiC층은 에피택셜 성장으로 형성함으로써, 강한 응력을 발생시킬 수 있다. 즉, 단순히 Si층을 에피택셜 성장시켜, 그 후, Ge나 C를 이온 주입한 경우에서는, 강한 응력을 발생시킬 수 없다.
또한, 본 실시 형태 4에 있어서, p채널형 MISFET와 n채널형 MISFET 중 p채널형 MISFET에만 상기 SiGe층을 사용해도 좋고, n채널형 MISFET에만 상기 SiC층을 사용해도 좋고, p채널형 MISFET에 상기 SiGe층을 사용하고, 또한, n채널형 MISFET에 상기 SiC층을 사용해도 좋다.
다음에, 도 73에 도시되는 바와 같이, 더미 게이트(GED)의 측벽 상에, 측벽막으로서 측벽 절연막(SW2)을 형성한다(도 66의 스텝 S6). 측벽 절연막(SW2)의 구성 및 형성법은, 상기 실시 형태 1과 기본적으로는 동일하다. 단, 상기 실시 형태 1에서는, 측벽 절연막(SW2)의 저면이 반도체층(EP1)에 접하고 있었던 것에 반해, 본 실시 형태 4에서는, 측벽 절연막(SW2)의 저면은 실리콘 게르마늄층(EP4)에 접하고 있다.
즉, 본 실시 형태 4에서는, 측벽 절연막(SW2)은 더미 게이트(GED)의 측벽에 측벽 절연막(SW1)을 개재해서 인접하고, 또한, 실리콘 게르마늄층(EP4) 상[구체적으로는 실리콘 게르마늄층(EP4)의 경사진 측면(SF2) 상]에 형성된다. 즉, 측벽 절연막(SW2)의 저면이 실리콘 게르마늄층(EP4)[구체적으로는 실리콘 게르마늄층(EP4)의 경사진 측면(SF2)]에 접하고, 측벽 절연막(SW2)의 내벽[더미 게이트(GED)에 대향하는 측의 측면]이 더미 게이트(GED)의 측벽 상의 측벽 절연막(SW1)에 접하고 있다.
다음에, 실리콘 게르마늄층(EP4) 등에 도입되어 있는 불순물을 활성화하기 위한 열처리인 활성화 어닐을 행한다(도 66의 스텝 S8).
또한, 스텝 S6에서 측벽 절연막(SW2)을 형성한 후에 또한 후술하는 스텝 S10에서 금속 실리사이드층(SIL)을 형성하기 전에 이온 주입을 행하지 않는 경우는, 스텝 S8의 활성화 어닐을, 스텝 S6에서 측벽 절연막(SW2)을 형성하기 전에 또한 스텝 S4c에서 실리콘 게르마늄층(EP4)을 형성한 후에 행할 수도 있다.
다음에, 도 74에 도시되는 바와 같이, 살리사이드 기술에 의해, 실리콘 게르마늄층(EP4)의 표면(상층부)에 금속 실리사이드층(SIL)을 형성한다(도 67의 스텝 S10).
스텝 S10의 금속 실리사이드층(SIL) 형성 공정은, 본 실시 형태 4도 상기 실시 형태 1과 기본적으로는 동일하지만, 상기 실시 형태 1에서는, 주로 반도체층(EP1)에 금속 실리사이드층(SIL)이 형성되었지만, 본 실시 형태 4에서는, 실리콘 게르마늄층(EP4)에 금속 실리사이드층(SIL)이 형성된다. 또한, 상기 실시 형태 1과 마찬가지로, 더미 게이트(GED)의 폴리 실리콘막(PL1) 상에는 질화 실리콘막(SN1)이 형성되어 있으므로, 더미 게이트(GED)의 폴리 실리콘막(PL1)의 표면에는 금속 실리사이드층은 형성되지 않는다.
다음에, 도 75에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로, 반도체 기판(SUB2)의 주면(주면 전체면) 상에 절연막(IL1)을 형성한다(도 67의 스텝 S11). 즉, 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)을 덮도록, 반도체 기판(SUB2)의 주면 상에 절연막(IL1)을 형성한다. 절연막(IL1)에 대해서는, 상기 실시 형태 1에서 설명했으므로, 여기서는 그 반복 설명은 생략한다.
다음에, 도 76에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로, 절연막(IL1)의 표면(상면)을 CMP법에 의해 연마함으로써, 더미 게이트(GED)의 상면[즉 질화 실리콘막(SN1)의 상면]을 노출시킨다(도 67의 스텝 S12).
다음에, 도 77에 도시되는 바와 같이, 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)을, 에칭에 의해 제거한다(도 67의 스텝 S13b).
이 스텝 S13b에서 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)을 제거함으로써, 홈(오목부, 개구부, 함몰부)(TR3)이 형성된다. 홈(TR3)은 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)의 제거 전까지 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)이 존재하고 있었던 영역(공간)으로 이루어진다. 홈(TR3)으로부터는 반도체 기판(SUB2)(의 상면)과, 실리콘 게르마늄층(EP4)[의 경사진 측면(SF2)]과, 절연막(IL1)의 질화 실리콘막(SN3)의 내면이 노출된다.
홈(TR3)의 저면은 반도체층(SM1)의 상면과, 실리콘 게르마늄층(EP4)의 경사진 측면(SF2)에 의해 형성되어 있다. 홈(TR3)의 측면(측벽)은 질화 실리콘막(SN3)의 내면에 의해 형성되어 있다. 홈(TR3)으로부터 노출되는 반도체 기판(SUB2)의 상면으로부터 실리콘 게르마늄층(EP4)의 경사진 측면(SF2)까지를, 홈(TR3)의 저면으로 간주할 수 있다. 홈(TR3)의 상부는 개방되어 있다. 여기서, 질화 실리콘막(SN3)의 내면은 절연막(SO3)에 접하는 측과는 반대측의 면에 대응하고 있다.
스텝 S13b의 에칭은, 다음 3단계(제1 단계, 제2 단계 및 제3 단계, 도 78 내지 도 80 참조)의 에칭에 의해 행하는 것이 바람직하다.
우선, 스텝 S13b의 에칭의 제1 단계로서, 도 78에 도시되는 바와 같이, 더미 게이트(GED)의 질화 실리콘막(SN1)을 제거하지만, 이 제1 단계의 에칭은, 본 실시 형태 4에 있어서도, 상기 실시 형태 1(상기 스텝 S13의 제1 단계의 에칭)과 마찬가지이다. 제1 단계의 에칭에 의해, 질화 실리콘막(SN1)이 제거되어, 폴리 실리콘막(PL1)이 노출된다.
다음에, 스텝 S13b의 에칭의 제2 단계로서, 도 79에 도시되는 바와 같이, 더미 게이트(GED)의 폴리 실리콘막(PL1)을 제거하지만, 이 제2 단계의 에칭은, 본 실시 형태 4에 있어서도, 상기 실시 형태 1(상기 스텝 S13의 제2 단계의 에칭)과 마찬가지이다. 제2 단계의 에칭에 의해, 폴리 실리콘막(PL1)이 제거되어, 측벽 절연막(SW1) 및 절연막(GID)이 노출된다.
스텝 S13b의 에칭의 제3 단계는, 상기 실시 형태 1과 기본적으로는 마찬가지이며, 다음과 같이 행할 수 있다.
즉, 본 실시 형태 4에 있어서는, 스텝 S13b의 에칭 공정에서는, 제2 단계의 에칭에 의해 폴리 실리콘막(PL1)을 제거한 후, 에칭 조건을 바꾸어, 제3 단계의 에칭에 의해, 도 80에 도시되는 바와 같이, 측벽 절연막(SW1, SW2) 및 절연막(GID)을 제거한다. 이 제3 단계의 에칭은 측벽 절연막(SW1, SW2) 및 절연막(GID)의 에칭 속도가, 반도체 기판(SUB2)[n형 웰(NW)] 및 실리콘 게르마늄층(EP4)의 에칭 속도보다도 빠르게 되는 에칭 조건에 의해, 측벽 절연막(SW1, SW2) 및 절연막(GID)을 선택적으로 에칭하는 것이 바람직하다. 이에 의해, 제3 단계의 에칭에 의해 반도체 기판(SUB2)[n형 웰(NW)] 및 실리콘 게르마늄층(EP4)이 에칭되어 버리는 것을 억제 또는 방지할 수 있다. 측벽 절연막(SW1)과 측벽 절연막(SW2)을 동일한 재료(여기서는 산화 실리콘)에 의해 형성해 두면, 측벽 절연막(SW1)과 측벽 절연막(SW2)을 동일한 에칭 공정에서 연속적으로 에칭할 수 있다. 또한, 절연막(GID)과 측벽 절연막(SW1, SW2)을 동일한 재료(여기서는 산화 실리콘)에 의해 형성해 두면, 절연막(GID)을, 측벽 절연막(SW1, SW2)을 제거하는 것과 동일한 에칭 공정에서 제거할 수 있다.
또한, 제3 단계의 에칭에서는, 측벽 절연막(SW1, SW2)은 제거되지만, 절연막(IL1)의 질화 실리콘막(SN3)은 잔존시키는 것이 바람직하다. 이로 인해, 본 실시 형태 4에서는, 측벽 절연막(SW2)을 절연막(IL1)의 질화 실리콘막(SN3)과는 다른 재료에 의해 형성해 두고, 측벽 절연막(SW1, SW2)(구체적으로는 산화 실리콘)의 에칭 속도가, 절연막(IL1)의 질화 실리콘막(SN3)과 반도체 기판(SUB2)과 실리콘 게르마늄층(EP4)의 에칭 속도보다도 빠르게 되는 에칭 조건에 의해, 제3 단계의 에칭을 행한다. 여기서는, 측벽 절연막(SW1, SW2)은 산화 실리콘에 의해 형성되어 있으므로, 측벽 절연막(SW1, SW2)과 절연막(IL1)의 질화 실리콘막(SN3)의 높은 에칭 선택비를 확보하는 것은 용이하다. 즉, 제3 단계의 에칭에서는, 측벽 절연막(SW1, SW2)을 에칭함과 함께, 절연막(IL1)의 질화 실리콘막(SN3)을 에칭 스토퍼로서 기능시킬 수 있다. 또한, 측벽 절연막(SW1, SW2)은 산화 실리콘에 의해 형성되어 있으므로, 측벽 절연막(SW1, SW2)과 반도체 기판(SUB2) 및 실리콘 게르마늄층(EP4)의 높은 에칭 선택비를 확보하는 것도 용이하다.
스텝 S13b의 상기 3단계(제1 단계, 제2 단계 및 제3 단계)의 에칭에 의해 더미 게이트(GED) 및 측벽 절연막(SW1, SW2)을 제거함으로써, 도 77 및 도 80에 도시되는 바와 같이, 홈(TR3)이 형성된다.
또한, 본 실시 형태 4에 있어서도, 상기 실시 형태 1과 마찬가지로, 상기 스텝 S9를 행하여 더미 게이트(GED)의 측벽 상에 측벽 절연막(SW1, SW2)을 개재해서 상기 측벽 절연막(SW3)을 형성하고 나서, 스텝 S10에서 금속 실리사이드층(SIL)을 형성할 수도 있다. 이 경우, 상기 실시 형태 1과 마찬가지로, 본 실시 형태 4에 있어서도, 스텝 S13에서는 측벽 절연막(SW3)을 잔존시키는 것이 바람직하고, 홈(TR3)의 측면(측벽)은 측벽 절연막(SW3)의 내벽에 의해 형성되게 된다.
또한, 본 실시 형태 4에 있어서도, 상기 실시 형태 2와 마찬가지로, 측벽 절연막(SW1, SW2)을 질화 실리콘에 의해 형성하는 것도 가능하고, 이 경우, 스텝 S13b의 에칭은, 상기 실시 형태 2의 스텝 S13과 마찬가지로 하여 행할 수 있다.
다음에, 상기 실시 형태 1과 마찬가지로, 도 81에 도시되는 바와 같이, 홈(TR3)의 저면 및 측면(측벽) 상을 포함하는 반도체 기판(SUB2)의 주면(주면 전체면) 상에, 즉 홈(TR1)의 저부 및 측벽 상을 포함하는 절연막(IL1) 상에, 게이트 절연막용의 절연막(GIa)을 형성한다(도 67의 스텝 S14). 절연막(GIa)에 대해서는, 상기 실시 형태 1에서 설명했으므로, 여기서는 그 반복 설명은 생략한다. 또한, 상기 실시 형태 1과 마찬가지로, 절연막(GIa)을 형성하기 전에, 계면층으로서 1㎚ 이하의 산화 실리콘막을 형성해도 좋다.
다음에, 상기 실시 형태 1과 마찬가지로, 도 82에 도시되는 바와 같이, 반도체 기판(SUB2)의 주면 상에, 즉 절연막(GIa) 상에 홈(TR3) 내를 매립하도록, 게이트 전극용의 도전막(도전체막)(CD)을 형성한다(도 67의 스텝 S15). 도전막(CD)에 대해서는, 상기 실시 형태 1에서 설명했으므로, 여기서는 그 반복 설명은 생략한다.
다음에, 도 82에 도시되는 바와 같이, 홈(TR3) 내에 도전막(CD) 및 절연막(GIa)을 남기고, 홈(TR3)의 외부 도전막(CD) 및 절연막(GIa)을 CMP법 등에 의해 제거하여, 게이트 전극(GE) 및 게이트 절연막(GI)을 형성한다(도 67의 스텝 S16). 스텝 S16에 대해서는, 본 실시 형태 4도 상기 실시 형태 1과 마찬가지이므로, 여기서는 그 반복 설명은 생략한다. 스텝 S16은, 홈(TR1) 내에 게이트 절연막(GI)을 개재해서 게이트 전극(GE)을 형성하는 공정이다. 또한, 상기 실시 형태 1과 마찬가지로, 게이트 전극(GE)을 금속막과 폴리 실리콘막의 적층 구조나, 다른 금속막을 적층시킨 구조로 해도 좋다.
홈(TR3) 내에 잔존하는 도전막(CD)가 게이트 전극(GE)이 되고, 홈(TR3) 내에 잔존하는 절연막(GIa)이 게이트 절연막(GI)이 된다. 그리고, 게이트 전극(GE)과 반도체 기판(SUB2)의 상면 사이와, 게이트 전극(GE)과 실리콘 게르마늄층(EP4)의 경사진 측면(SF2) 사이와, 게이트 전극(GE)과 질화 실리콘막(SN3)(의 내면) 사이에, 게이트 절연막(GI)이 개재된 상태가 된다. 게이트 전극(GE) 및 게이트 절연막(GI)은 MISFET의 게이트 전극 및 게이트 절연막으로서 각각 기능한다.
게이트 절연막(GI)[절연막(GIa)]을 개재해서 게이트 전극(GE) 아래에 위치하는 반도체 기판(SUB2)에, MISFET의 채널 영역이 형성된다. 또한, MISFET의 소스 또는 드레인으로서 기능하는 반도체 영역(불순물 확산층)은, 실리콘 게르마늄층(EP4)에 의해 형성된다.
이와 같이 하여, p채널형 MISFET가 형성된다.
본 실시 형태 4에서는, 더미 게이트(GED)의 측벽 상에 형성되고 또한 실리콘 게르마늄층(EP4) 상에 위치하고 있었던 측벽 절연막(SW2)을, 스텝 S13b에서 더미 게이트(GED)와 함께 제거하고, 제거한 영역[홈(TR3)]에 게이트 전극(GE)을 형성하고 있다. 이로 인해, 더미 게이트(GED)가 존재하고 있었던 영역뿐만 아니라, 측벽 절연막(SW2)이 존재하고 있었던 영역에도 게이트 전극(GE)을 형성할 수 있다. 이로 인해, 게이트 전극(GE)의 게이트 길이 방향의 치수를, 더미 게이트(GED)의 치수보다도 크게 할 수 있어, 게이트 전극(GE)의 일부(게이트 길이 방향의 양단부측)가 실리콘 게르마늄층(EP4) 상에 위치하는, 즉 실리콘 게르마늄층(EP4) 상에 놓여지게 된다. 따라서, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부는 실리콘 게르마늄층(EP4) 상에 위치하게 된다. 그리고, 실리콘 게르마늄층(EP4)의 일부(따라서 소스 또는 드레인용의 반도체 영역의 일부)는 게이트 전극(GE)의 바로 아래에 위치하게 된다.
이후의 공정은, 상기 실시 형태 1과 거의 마찬가지이다. 즉, 도 83에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로, 상기 절연막(IL2)을 형성하고, 상기 콘택트 홀(CNT)을 형성하고, 콘택트 홀(CNT) 내에 상기 플러그(PG)를 형성하고, 상기 절연막(IL3)을 형성하고, 상기 배선(M1)을 형성한다.
도 84는, 본 실시 형태 4의 반도체 장치의 주요부 단면도이다.
본 실시 형태 4에서는, SOI 기판이 아니라, 벌크의 반도체 기판(SUB2)에 MISFET를 형성하고 있다. 이 반도체 기판(SUB2) 상에는, 게이트 절연막(GI)을 개재해서 게이트 전극(GE)이 형성되어 있다. 또한, 반도체 기판(SUB2)에는 홈(TR2)이 형성되어 있고, 이 홈(TR2) 내에 소스ㆍ드레인용의 에피택셜층으로서 실리콘 게르마늄층(EP4)이 형성되어 있다.
즉, 반도체 기판(SUB2)에는 홈(TR2)이 형성되어 있고, 이 홈(TR2) 내에 소스ㆍ드레인용의 에피택셜층이 매립되어 있다. 이 홈(TR2) 내에 매립된 소스ㆍ드레인용의 에피택셜층은 p채널형 MISFET의 경우는, 실리콘 게르마늄층(EP4)이다. 상술한 바와 같이, 본 실시 형태 4를 n채널형 MISFET에 적용하는 경우는, 홈(TR2) 내에 매립된 소스ㆍ드레인용의 에피택셜층은 SiC층이다. 도 84는 p채널형 MISFET의 경우를 예시하고 있지만, 본 실시 형태 4를 n채널형 MISFET에 적용하는 경우는, 도 84에 있어서, n형 웰(NW)이 p형 웰을 대신하고, 실리콘 게르마늄층(EP4)이 SiC층을 대신하게 된다. 또한, MISFET의 채널 영역은 반도체 기판(SUB2)의 실리콘 기판 영역[p채널형 MISFET의 경우는 n형 웰(NW)을 구성하는 단결정 Si 영역(Si 기판 영역), n채널형 MISFET의 경우는 p형 웰을 구성하는 단결정 Si 영역(Si 기판 영역)]에 형성된다.
실리콘 게르마늄층(EP4)은 게이트 전극(GE)의 양측(게이트 길이 방향의 양측)에 형성되어 있지만, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 실리콘 게르마늄층(EP4) 상에 위치하고 있다. 바꾸어 말하면, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 게이트 전극(GE)의 단부가, 실리콘 게르마늄층(EP4) 상에 위치하고 있다. 즉, 실리콘 게르마늄층(EP4) 상에 게이트 전극(GE)의 단부(게이트 길이 방향의 양단부)가 놓여져 있다.
즉, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 중앙부측은, 실리콘 게르마늄층(EP4)이 형성되어 있지 않은 부분의 반도체 기판(SUB2) 상에 있지만, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 양단부측은 실리콘 게르마늄층(EP4) 상에 놓여져 있다. 즉, 게이트 전극(GE)의 중앙부측(게이트 길이 방향의 중앙부측)은, 실리콘 게르마늄층(EP4)에 겹쳐 있지 않지만[반도체 기판(SUB2)의 두께 방향으로 겹쳐 있지 않지만], 게이트 전극(GE)의 단부(게이트 길이 방향의 단부)는 실리콘 게르마늄층(EP4)에 겹쳐 있다[반도체 기판(SUB2)의 두께 방향으로 겹쳐 있다]. 바꾸어 말하면, 게이트 전극(GE)의 양단부 근방(게이트 길이 방향의 양단부 근방)의 바로 아래에는 실리콘 게르마늄층(EP4)이 존재하고, 게이트 전극(GE)의 중앙부측(게이트 길이 방향의 중앙부측)의 바로 아래에는 실리콘 게르마늄층(EP4)은 존재하고 있지 않다(Si 기판 영역이 존재하고 있다).
그리고, 실리콘 게르마늄층(EP4)은 반도체 기판(SUB2)의 홈(TR2) 내에 형성되어 있지만(매립되어 있지만), 실리콘 게르마늄층(EP4)의 상면은 게이트 전극(GE)의 바로 아래에서의 반도체 기판(SUB2)의 상면보다도 높은 위치에 있다. 여기서, 게이트 전극(GE)의 바로 아래에서의 반도체 기판(SUB2)의 상면은, 게이트 전극(GE) 아래의 게이트 절연막(GI)에 접하는 부분의 반도체 기판(SUB2)의 표면(상면)에 대응하고 있고, 도 84에 있어서 부호 UF2를 부여하여 상면(UF2)으로서 나타내고 있다.
실리콘 게르마늄층(EP4)에는 p형 불순물이 도입되어 있으므로, 실리콘 게르마늄층(EP4)이 소스 또는 드레인으로서 기능하는 반도체 영역으로 되어 있다. 게이트 전극(GE)의 하부의 반도체 기판(SUB2)이, MISFET의 채널이 형성되는 영역(채널 형성 영역)이 된다. 이로 인해, 소스 또는 드레인용의 반도체 영역[여기서는 실리콘 게르마늄층(EP4)]의 일부가, 게이트 전극(GE)의 바로 아래에 위치하게 된다.
또한, 상기 실시 형태 1에서는, SOI 기판(SUB) 상에, 반도체층(EP1)을 덮도록 절연막(IL1)이 형성되어 있고, 게이트 전극(GE)은 절연막(IL1)에 형성된 홈(TR) 내에 매립되어 있었다. 한편, 본 실시 형태 4에서는, 반도체 기판(SUB2) 상에, 실리콘 게르마늄층(EP4)을 덮도록 절연막(IL1)이 형성되어 있고, 게이트 전극(GE)은 절연막(IL1)에 형성된 홈(TR3) 내에 매립되어 있다. 또한, 상기 실시 형태 1에서는 게이트 절연막(GI)이 홈(TR)의 측면 상 및 저면 상에 형성되어 있고, 게이트 전극(GE)은 게이트 절연막(GI)을 개재해서 홈(TR) 내에 매립되어 있었다. 한편, 본 실시 형태 4에서는 게이트 절연막(GI)이 홈(TR3)의 측면 상 및 저면 상에 형성되어 있고, 게이트 전극(GE)은 게이트 절연막(GI)을 개재해서 홈(TR3) 내에 매립되어 있다.
또한, 상기 실시 형태 1에서는, 반도체층(EP1)의 측면(SF1)이 경사지고, 이 반도체층(EP1)의 경사진 측면(SF1) 상에, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 위치하고 있다. 한편, 본 실시 형태 4에서는, 실리콘 게르마늄층(EP4)의 측면(SF2)이 경사지고, 이 실리콘 게르마늄층(EP4)의 경사진 측면(SF2) 상에, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 위치하고 있다. 바꾸어 말하면, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 실리콘 게르마늄층(EP4)의 측면[게이트 전극(GE)측의 측면](SF2)은 경사져 있고, MISFET[게이트 전극(GE)을 게이트 전극으로 하는 MISFET]의 게이트 길이 방향에서, 게이트 전극(GE)의 단부가 반도체층(EP1)의 경사진 측면(SF2) 상에 위치하고 있다. 즉, 게이트 전극(GE)의 단부(게이트 길이 방향의 단부)가, 실리콘 게르마늄층(EP4)의 경사진 측면(SF2) 상에 놓여져 있다.
이와 같은 반도체 장치에 있어서는, 다음과 같은 효과를 얻을 수 있다.
즉, 스텝 S4c에서 실리콘 게르마늄층(EP4)을, 도전형 불순물(p채널형 MISFET를 형성하는 경우는 p형 불순물)을 도프한 에피택셜층으로서 형성한 경우, 소스 또는 드레인용의 반도체 영역[실리콘 게르마늄층(EP4)]과 더미 게이트(GED)의 오버랩은, 형성하기 어렵다. 이로 인해, 본 실시 형태와는 달리, 더미 게이트(GED)의 폴리 실리콘막(PL1)을 제거하지 않고 반도체 장치의 게이트 전극으로서 사용한 경우에는, 소스 또는 드레인용의 반도체 영역[실리콘 게르마늄층(EP4)]과 게이트 전극의 오버랩이 부족하여, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항이 커질 우려가 있다.
또한, 본 실시 형태 4의 변형예로서, 스텝 S4c에서 실리콘 게르마늄층(EP4)을 언도프나 저농도 도프의 실리콘 게르마늄층으로서 형성하고 나서, 상기 스텝 S5와 마찬가지인 p-형 반도체 영역(EX) 형성용의 이온 주입을 행하고, 그 후, 스텝 S6에서 측벽 절연막(SW2)을 형성하고 나서, 상기 스텝 S7과 마찬가지인 p+형 반도체 영역(SD) 형성용의 이온 주입을 행하는 경우도 있다. 이 경우, p-형 반도체 영역(EX) 및 p+형 반도체 영역(SD)이, 주로 실리콘 게르마늄층(EP4)에 형성되게 된다. 그러나, 실리콘 게르마늄층(EP4)의 상면은 게이트 전극(GE)의 바로 아래에서의 반도체 기판(SUB2)의 상면보다도 높은 위치에 있으므로, 이온 주입에 의해 도입한 p형 불순물은 더미 게이트(GED)의 바로 아래의 영역까지는 확산하기 어려우므로, 소스 또는 드레인용의 반도체 영역과 더미 게이트(GED)의 오버랩은 형성하기 어렵다. 이로 인해, 본 실시 형태와는 달리, 더미 게이트(GED)의 폴리 실리콘막(PL1)을 제거하지 않고 반도체 장치의 게이트 전극으로서 사용한 경우에는, 소스 또는 드레인용의 반도체 영역[실리콘 게르마늄층(EP4)]과 게이트 전극의 오버랩이 부족하여, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항이 커질 우려가 있다.
그에 대해, 본 실시 형태 4에서는 실리콘 게르마늄층(EP4) 형성 후에 더미 게이트(GED)의 측벽 상에 형성한 측벽 절연막(SW2)을, 스텝 S13b에서 더미 게이트(GED)와 함께 제거하고 나서, 게이트 전극(GE)을 형성하고 있다. 이에 의해, 더미 게이트(GED)가 형성되어 있었던 영역뿐만 아니라, 측벽 절연막(SW2)이 형성되어 있었던 영역에도 게이트 전극(GE)이 형성되게 된다. 이로 인해, 실리콘 게르마늄층(EP4) 상에 게이트 전극(GE)의 단부(게이트 길이 방향의 양단부)가 놓여지고, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 실리콘 게르마늄층(EP4) 상에 위치하게 된다. 따라서, 소스 또는 드레인용의 반도체 영역[실리콘 게르마늄층(EP4)]과 게이트 전극(GE)의 오버랩을 확실하게 확보할 수 있어, 소스 또는 드레인용의 반도체 영역과 채널 영역 사이의 기생 저항을 억제할 수 있다. 즉, 실리콘 게르마늄층(EP4)을, p형 도프의 에피택셜층으로서 성장시킨 경우와, 본 실시 형태 4의 상기 변형예와 같이, 이온 주입에 의해 실리콘 게르마늄층(EP4)에 상기 p-형 반도체 영역(EX) 및 p+형 반도체 영역(SD)을 형성한 경우와의 양쪽에서, 기생 저항을 억제할 수 있다. 이로 인해, 상기 제1 과제를 해결할 수 있다.
따라서, MISFET를 구비하는 반도체 장치의 특성(전기적 특성)을 향상시킬 수 있다. 또한, 기생 저항의 값의 변동에 의한 MISFET마다의 특성 변동도 억제할 수 있다. 이로 인해, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 본 실시 형태 4에 있어서도, 게이트 전극(GE)이 실리콘 게르마늄층(EP4)에 놓여진 구조를, 셀프 얼라인으로 형성할 수 있다.
또한, 본 실시 형태 4에 있어서도, 실리콘 게르마늄층(EP4)은 경사부[경사진 측면(SF2)]를 갖고 있으며, 게이트 절연막(GI)[절연막(GIa)]과 게이트 전극(GE)은 경사부[경사진 측면(SF2)]를 따라서 형성된다. 이로 인해, 홈(TR3) 내에서, 게이트 절연막(GI)[절연막(GIa)]의 막 두께를 균일하게 형성하기 쉬워지고 있다. 따라서, 상기의 제3 과제에서 나타낸 바와 같은, MISFET의 내압이 저하된다고 하는 문제를 해소할 수 있다.
또한, 본 실시 형태 4에 있어서도, 홈(TR3)의 구경을, 더미 게이트(GED)의 길이보다도 크게 할 수 있다. 이로 인해, 도 81에서 도시되는 바와 같이, 종횡비가 확보되므로[홈(TR3)의 종횡비를 작게 할 수 있으므로], 홈(TR3) 내에 게이트 전극(GE)이 되는 도전막(CD)을 퇴적하는 경우에서도, 공공이 발생하기 어려워진다. 따라서, 상기의 제4 과제에서 나타낸 바와 같은 문제를 해소할 수 있다.
또한, 본 실시 형태 4의 MISFET에 있어서도, 게이트 전극(GE)의 상부의 길이가[게이트 전극(GE)의 하부의 길이보다도] 길기 때문에, 게이트 전극(GE) 전체의 체적을 증가시킬 수 있으므로, 게이트 전극(GE)의 저저항화를 도모할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 종종 변경 가능한 것은 말할 필요도 없다.
BOX1 : 절연층
BR : 배리어 도체막
CD : 도전막
CNT : 콘택트 홀
EG : 단부
EG1, EG2, EG3, EG4 : 코너부
EP1, EP2, EP3 : 반도체층
EP4 : 실리콘 게르마늄층
EX : n-형 반도체 영역
GE, GE101, GE102 : 게이트 전극
GED : 더미 게이트
GI, GI101, GI102 : 게이트 절연막
GIa : 절연막
GID : 절연막
IL1, IL2, IL3 : 절연막
IL101 : 층간 절연막
M1 : 배선
ME : 금속막
MC1 : 주도체막
PG : 플러그
PL1 : 폴리 실리콘막
NW : n형 웰
SD : n+형 반도체 영역
SF1, SF1a, SF2 : 측면
SIL : 금속 실리사이드층
SM1, SM2 : 반도체층
SN1, SN2, SN101, SN103 : 질화 실리콘막
SN3 : 라이너막
SO1, SO2, SO103 : 산화 실리콘막
SO3 : 절연막
SUB : SOI 기판
SUB1 : 기판
SUB2 : 반도체 기판
SW1, SW1a, SW2, SW2a, SW3, SW4, SW4a, SW4b : 측벽 절연막
TR, TR1, TR2, TR3, TR101 : 홈
UF1, UF2 : 상면
WT : 배선 홈

Claims (20)

  1. 지지 기판과 상기 지지 기판 상의 절연층과 상기 절연층 상의 반도체층을 갖는 SOI 기판과,
    상기 반도체층 상에 게이트 절연막을 개재해서 형성된 게이트 전극과,
    상기 반도체층 상에 형성된, 소스ㆍ드레인용의 제1 에피택셜층
    을 포함하는 MISFET를 갖고,
    상기 반도체층 상에, 상기 제1 에피택셜층을 덮도록 제1 절연막이 형성되어 있고,
    상기 게이트 전극은, 상기 제1 절연막에 형성된 제1 홈 내에 매립되어 있고,
    상기 제1 에피택셜층의 상면이, 상기 게이트 전극의 바로 아래에서의 상기 반도체층의 상면보다도 높은 위치에 있고,
    상기 MISFET의 게이트 길이 방향에서, 상기 게이트 전극의 단부가 상기 제1 에피택셜층 상에 위치하고 있고,
    상기 제1 에피택셜층 및 상기 반도체층에, 소스 또는 드레인용의 반도체 영역이 형성되어 있고,
    상기 소스 또는 드레인용의 반도체 영역은, 제1 영역과, 상기 제1 영역에 인접하고 또한 상기 제1 영역보다도 고불순물 농도의 제2 영역을 갖고,
    상기 제1 영역의 적어도 일부는 상기 게이트 전극의 바로 아래에 위치하고 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 MISFET의 게이트 길이 방향에서, 상기 제1 에피택셜층의 측면은 경사져 있고,
    상기 MISFET의 게이트 길이 방향에서, 상기 게이트 전극의 상기 단부가 상기 제1 에피택셜층의 경사진 상기 측면 상에 위치하고 있는 반도체 장치.
  3. 제2항에 있어서,
    상기 게이트 절연막은, 상기 제1 홈의 측면 상 및 저면 상에 형성되어 있고,
    상기 게이트 전극은, 상기 게이트 절연막을 개재해서 상기 제1 홈 내에 매립되어 있는 반도체 장치.
  4. MISFET를 갖는 반도체 장치의 제조 방법으로서,
    (a) 지지 기판과 상기 지지 기판 상의 절연층과 상기 절연층 상의 반도체층을 갖는 SOI 기판을 준비하는 공정,
    (b) 상기 반도체층 상에 더미 게이트를 형성하는 공정,
    (c) 상기 (b) 공정 후, 그 상면이 상기 더미 게이트의 바로 아래에서의 상기 반도체층의 상면보다도 높아지도록, 상기 반도체층 상에, 소스ㆍ드레인 형성용의 제1 에피택셜층을 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 제1 에피택셜층 상에 위치하도록, 상기 더미 게이트의 측벽 상에 제1 측벽막을 형성하는 공정,
    (e) 상기 (d) 공정 후, 상기 더미 게이트를 덮도록, 상기 반도체층 상에 제1 절연막을 형성하는 공정,
    (f) 상기 (e) 공정 후, 상기 제1 절연막의 일부를 제거하여 상기 더미 게이트의 상면을 노출시키는 공정,
    (g) 상기 (f) 공정 후, 상기 더미 게이트 및 상기 제1 측벽막을 제거하여 제1 홈을 형성하는 공정,
    (h) 상기 (g) 공정 후, 상기 제1 홈 내에 게이트 절연막을 개재해서 게이트 전극을 형성하는 공정
    을 갖고,
    상기 (c) 공정 후에 상기 (d) 공정 전에, (c1) 상기 더미 게이트를 마스크로 하여 상기 제1 에피택셜층 및 상기 반도체층에 이온 주입하는 공정을 더 갖고,
    상기 (d) 공정 후에 상기 (e) 공정 전에, (d1) 상기 더미 게이트 및 상기 제1 측벽막을 마스크로 하여 상기 제1 에피택셜층 및 상기 반도체층에 이온 주입하는 공정을 더 갖고,
    상기 (c1) 공정 및 상기 (d1) 공정에 의해, 상기 제1 에피택셜층 및 상기 반도체층에 소스 또는 드레인용의 반도체 영역이 형성되고,
    상기 소스 또는 드레인용의 반도체 영역은, 상기 (c1) 공정을 행하는 것에 의해 형성된 제1 영역과, 상기 (d1) 공정을 행하는 것에 의해 형성되고, 상기 제1 영역에 인접하고, 또한, 상기 제1 영역보다도 고불순물 농도의 제2 영역을 갖고,
    상기 (h) 공정 후에, 상기 MISFET의 게이트 길이 방향에서, 상기 게이트 전극의 단부는, 상기 제1 에피택셜층 상에 위치하고, 또한, 상기 제1 영역의 적어도 일부는 상기 게이트 전극의 바로 아래에 위치하고 있는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 (b) 공정에 의해 형성된 상기 더미 게이트는 폴리 실리콘막을 포함하고,
    상기 (b) 공정 후에, 상기 (c) 공정 전에,
    (b1) 상기 더미 게이트의 측벽 상에 제2 측벽막을 형성하는 공정
    을 갖고,
    상기 (d) 공정에서는, 상기 더미 게이트의 측벽 상에, 상기 제2 측벽막을 개재해서 상기 제1 측벽막을 형성하고,
    상기 (g) 공정에서는, 상기 더미 게이트, 상기 제1 측벽막 및 상기 제2 측벽막을 제거하여 상기 제1 홈을 형성하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 더미 게이트는, 제2 절연막과, 상기 제2 절연막 상의 상기 폴리 실리콘막과, 상기 폴리 실리콘막 상의 제3 절연막으로 이루어지는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 절연막은, 질화 실리콘막과 상기 질화 실리콘막 상의 제4 절연막을 갖고,
    상기 제1 측벽막 및 상기 제2 측벽막은 산화 실리콘으로 이루어지는 반도체 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 제1 절연막은, 질화 실리콘막과 상기 질화 실리콘막 상의 제4 절연막을 갖고,
    상기 제1 측벽막 및 상기 제2 측벽막은 질화 실리콘으로 이루어지는 반도체 장치의 제조 방법.
  9. 제4항에 있어서,
    상기 (c) 공정에서는, 상기 제1 에피택셜층의 측면이 경사지도록, 상기 제1 에피택셜층이 형성되고,
    상기 (d) 공정에서는, 상기 제1 측벽막은, 상기 제1 에피택셜층의 경사진 상기 측면 상에 형성되고,
    상기 (h) 공정에 의해 형성된 상기 게이트 전극의 상기 단부는, 상기 제1 에피택셜층의 경사진 상기 측면 상에 위치하는 반도체 장치의 제조 방법.
  10. 제4항에 있어서,
    상기 (d) 공정 후에, 상기 (e) 공정 전에,
    (d2) 상기 더미 게이트의 측벽 상에, 상기 제1 측벽막을 개재해서 제3 측벽막을 형성하는 공정,
    (d3) 상기 (d2) 공정 후에, 상기 제1 에피택셜층 상에 금속 실리사이드층을 형성하는 공정
    을 갖고,
    상기 (g) 공정에서는, 상기 제1 측벽막은 제거되고, 상기 제3 측벽막은 잔존하는 반도체 장치의 제조 방법.
  11. 제4항에 있어서,
    상기 (d) 공정 후에, 상기 (e) 공정 전에,
    (d4) 상기 제1 에피택셜층 상에 소스ㆍ드레인 형성용의 제2 에피택셜층을 형성하는 공정
    을 갖는 반도체 장치의 제조 방법.
  12. 제4항에 있어서,
    상기 제1 측벽막은, 제4 측벽막과 제5 측벽막의 적층으로 이루어지고,
    상기 제4 측벽막은, 상기 제5 측벽막보다도 상기 더미 게이트에 가까운 측에 있고,
    상기 (g) 공정에서는, 상기 제4 측벽막은 제거되고, 상기 제5 측벽막은 잔존하는 반도체 장치의 제조 방법.
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