CN104137238A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，具有在衬底上隔着栅极绝缘膜(GI)而形成的栅电极(GE)、和形成在衬底上的源极-漏极用的半导体层(EP1)。半导体层(EP1)的上表面处于比栅电极(GE)的正下方的衬底的上表面高的位置上。而且，栅电极(GE)的栅长方向上的端部位于半导体层(EP1)上。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，例如，能够适合用于具有MISFET的半导体器件及其制造方法。
背景技术
在衬底上隔着栅极绝缘膜而形成栅电极，并在衬底上形成源极-漏极区域，由此形成MISFET。
另外，还有一种在衬底上使源极-漏极用的外延层生长来形成MISFET的技术。
在日本特开2000-277745号公报(专利文献1)中，公开了一种关于使用了SOI衬底的双栅极MOSFET的技术。
在日本特开2007-165665号公报(专利文献2)中，在Si衬底上形成有p沟道型MISFET。而且，还公开了一种在p沟道型MISFET的成为源极及漏极的区域内形成槽、并在该槽内通过外延生长法埋入SiGe层的技术。
现有技术文献
专利文献
专利文献1：日本特开2000-277745号公报
专利文献2：日本特开2007-165665号公报
发明内容
当在衬底上形成源极-漏极用的半导体层时，对于使用例如外延生长法等形成有MISFET的半导体器件，也期望尽可能地使性能提高。或者，期望使半导体器件的可靠性提高。或者，期望同时实现该双方。
其他课题和新的特征可以从本说明书的记述及附图得以明确。
根据一实施方式，半导体器件在衬底上形成有源极-漏极用的半导体层，且栅电极的栅长方向上的端部搭在所述半导体层上。
另外，根据一实施方式，关于半导体器件的制造方法，在衬底上形成了虚拟栅极之后，在所述衬底上通过例如外延法形成源极-漏极形成用的半导体层，然后，在所述虚拟栅极的侧壁上形成侧壁膜。然后，在以覆盖所述虚拟栅极的方式在所述衬底上形成绝缘膜之后，使所述虚拟栅极的上表面露出。接着，在除去所述虚拟栅极及所述侧壁膜而形成的槽内，隔着栅极绝缘膜形成栅电极。
发明效果
根据一实施方式，能够使半导体器件的性能提高。或者，能够使半导体器件的可靠性提高。或者能够同时实现该双方。
附图说明
图1是实施方式1的半导体器件的主要部分剖视图。
图2是实施方式1的半导体器件的主要部分剖视图。
图3是表示实施方式1的半导体器件的制造工序的工序流程图。
图4是表示实施方式1的半导体器件的制造工序的工序流程图。
图5是实施方式1的半导体器件的制造工序中的主要部分剖视图。
图6是接着图5的半导体器件的制造工序中的主要部分剖视图。
图7是接着图6的半导体器件的制造工序中的主要部分剖视图。
图8是接着图7的半导体器件的制造工序中的主要部分剖视图。
图9是接着图8的半导体器件的制造工序中的主要部分剖视图。
图10是接着图9的半导体器件的制造工序中的主要部分剖视图。
图11是接着图10的半导体器件的制造工序中的主要部分剖视图。
图12是接着图11的半导体器件的制造工序中的主要部分剖视图。
图13是接着图12的半导体器件的制造工序中的主要部分剖视图。
图14是接着图13的半导体器件的制造工序中的主要部分剖视图。
图15是接着图14的半导体器件的制造工序中的主要部分剖视图。
图16是接着图15的半导体器件的制造工序中的主要部分剖视图。
图17是接着图16的半导体器件的制造工序中的主要部分剖视图。
图18是接着图17的半导体器件的制造工序中的主要部分剖视图。
图19是接着图18的半导体器件的制造工序中的主要部分剖视图。
图20是接着图19的半导体器件的制造工序中的主要部分剖视图。
图21是接着图19的半导体器件的制造工序中的主要部分剖视图。
图22是接着图21的半导体器件的制造工序中的主要部分剖视图。
图23是接着图22的半导体器件的制造工序中的主要部分剖视图。
图24是接着图20及图23的半导体器件的制造工序中的主要部分剖视图。
图25是接着图24的半导体器件的制造工序中的主要部分剖视图。
图26是接着图25的半导体器件的制造工序中的主要部分剖视图。
图27是接着图26的半导体器件的制造工序中的主要部分剖视图。
图28是接着图27的半导体器件的制造工序中的主要部分剖视图。
图29是接着图28的半导体器件的制造工序中的主要部分剖视图。
图30是第1研究例的半导体器件的主要部分剖视图。
图31是第1研究例的半导体器件的主要部分剖视图。
图32是第2研究例的半导体器件的制造工序中的主要部分剖视图。
图33是接着图32的第2研究例的半导体器件的制造工序中的主要部分剖视图。
图34是第2研究例的半导体器件的主要部分剖视图。
图35是第2研究例的半导体器件的主要部分剖视图。
图36是实施方式1的变形例的半导体器件的主要部分剖视图。
图37是实施方式1的变形例的半导体器件的主要部分剖视图。
图38是实施方式1的变形例的半导体器件的制造工序中的主要部分剖视图。
图39是实施方式2的半导体器件的制造工序中的主要部分剖视图。
图40是接着图39的半导体器件的制造工序中的主要部分剖视图。
图41是接着图40的半导体器件的制造工序中的主要部分剖视图。
图42是接着图41的半导体器件的制造工序中的主要部分剖视图。
图43是接着图42的半导体器件的制造工序中的主要部分剖视图。
图44是接着图43的半导体器件的制造工序中的主要部分剖视图。
图45是接着图44的半导体器件的制造工序中的主要部分剖视图。
图46是表示实施方式3的半导体器件的制造工序的工序流程图。
图47是表示实施方式3的半导体器件的制造工序的工序流程图。
图48是实施方式3的半导体器件的制造工序中的主要部分剖视图。
图49是接着图48的半导体器件的制造工序中的主要部分剖视图。
图50是接着图49的半导体器件的制造工序中的主要部分剖视图。
图51是接着图50的半导体器件的制造工序中的主要部分剖视图。
图52是接着图51的半导体器件的制造工序中的主要部分剖视图。
图53是接着图52的半导体器件的制造工序中的主要部分剖视图。
图54是接着图53的半导体器件的制造工序中的主要部分剖视图。
图55是接着图54的半导体器件的制造工序中的主要部分剖视图。
图56是接着图55的半导体器件的制造工序中的主要部分剖视图。
图57是接着图56的半导体器件的制造工序中的主要部分剖视图。
图58是接着图56的半导体器件的制造工序中的主要部分剖视图。
图59是接着图58的半导体器件的制造工序中的主要部分剖视图。
图60是接着图59的半导体器件的制造工序中的主要部分剖视图。
图61是接着图57及图60的半导体器件的制造工序中的主要部分剖视图。
图62是接着图61的半导体器件的制造工序中的主要部分剖视图。
图63是接着图62的半导体器件的制造工序中的主要部分剖视图。
图64是实施方式3的半导体器件的主要部分剖视图。
图65是实施方式3的半导体器件的主要部分剖视图。
图66是表示实施方式4的半导体器件的制造工序的工序流程图。
图67是表示实施方式4的半导体器件的制造工序的工序流程图。
图68是实施方式4的半导体器件的制造工序中的主要部分剖视图。
图69是接着图68的半导体器件的制造工序中的主要部分剖视图。
图70是接着图69的半导体器件的制造工序中的主要部分剖视图。
图71是接着图70的半导体器件的制造工序中的主要部分剖视图。
图72是接着图71的半导体器件的制造工序中的主要部分剖视图。
图73是接着图72的半导体器件的制造工序中的主要部分剖视图。
图74是接着图73的半导体器件的制造工序中的主要部分剖视图。
图75是接着图74的半导体器件的制造工序中的主要部分剖视图。
图76是接着图75的半导体器件的制造工序中的主要部分剖视图。
图77是接着图76的半导体器件的制造工序中的主要部分剖视图。
图78是接着图76的半导体器件的制造工序中的主要部分剖视图。
图79是接着图78的半导体器件的制造工序中的主要部分剖视图。
图80是接着图79的半导体器件的制造工序中的主要部分剖视图。
图81是接着图77及图80的半导体器件的制造工序中的主要部分剖视图。
图82是接着图81的半导体器件的制造工序中的主要部分剖视图。
图83是接着图82的半导体器件的制造工序中的主要部分剖视图。
图84是实施方式4的半导体器件的主要部分剖视图。
具体实施方式
在以下实施方式中，为了方便，在必要时分割成多个部分或实施方式来说明，但除了特别明示的情况之外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部的变形例、详细、补充说明等关系。另外，在以下实施方式中，涉及到要素的数等(包括个数、数值、量、范围等)时，除了特别明示的情况以及在原理上明确限定为特定数的情况等之外，均不限定于该特定数，可以是特定数以上也可以是特定数以下。而且，在以下实施方式中，除了特别明示的情况以及被认为原理上明确是必须的情况等之外，其构成要素(还包括要素步骤等)当然不一定是必须的。相同地，在以下实施方式中，涉及到构成要素等的形状、位置关系等时，除了特别明示的情况和认为原理上明确不成立的情况等之外，包括实质上与该形状等近似或类似的情况等。在这点上，对于上述数值及范围也是同样的。
以下，基于附图详细说明实施方式。此外，在用于说明实施方式的全部附图中，对具有相同功能的部件标注相同的附图标记，并省略其重复说明。另外，在以下实施方式中，除了特别需要时之外，原则上不重复相同或同样部分的说明。
另外，在实施方式所使用的附图中，也存在为了易于观察附图而在剖视图中也省略了剖面线的情况。另外，也存在为了易于观察附图而在俯视图中也标注了剖面线的情况。
(实施方式1)
＜关于半导体器件的构造＞
图1及图2是本实施方式1的半导体器件的主要部分剖视图。另外，图1和图2是相同区域的剖视图。但是，在图1中，为了易于分辨半导体层SM1和半导体层EP1分别是哪个区域，用点剖面线表示半导体层EP1整体，用细斜剖面线表示半导体层SM1整体，对于n-型半导体区域EX及n+型半导体区域SD的形成区域则没有图示。另外，在图2中，为了易于分辨n-型半导体区域EX和n+型半导体区域SD分别是哪个区域，对n-型半导体区域EX整体标注了相同的剖面线，对n+型半导体区域SD整体标注了其他相同的剖面线。因此，将图1和图2组合来看的话，很容易理解半导体层SM1及半导体层EP1的构成、和半导体层SM1及半导体层EP1上的n-型半导体区域EX及n+型半导体区域SD的形成区域。此外，在图1及图2中，关于后述的绝缘膜IL3及布线M1和更上层的构造，省略了图示。
本实施方式1及以下实施方式2～4的半导体器件是具有MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘半导体场效应晶体管)的半导体器件。
图1及图2所示的本实施方式1的半导体器件是使用了SOI(SOI：Silicon On Insulator；绝缘体上硅)衬底SUB的半导体器件。
SOI衬底SUB具有：由单晶硅等构成的衬底(半导体衬底、支承衬底)SUB1；由形成在衬底SUB1的主面上的氧化硅等构成的绝缘层(埋入绝缘膜、埋入氧化膜、BOX(Buried Oxide)层)BOX1；以及由形成在绝缘层BOX1的上表面上的单晶硅构成的半导体层(SOI层)SM1。衬底SUB1是支承绝缘层BOX1及其上方的构造的支承衬底。通过这些衬底SUB1、绝缘层BOX1和半导体层SM1，形成了SOI衬底SUB。在SOI衬底SUB的主面上形成有MISFET。在此，对MISFET为n沟道型的MISFET的情况进行说明。
在半导体层SM1上，隔着栅极绝缘膜GI而形成有栅电极GE。
栅电极GE为金属栅电极，使用了氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、碳化钛(TiC)、碳化钽(TaC)、碳化钨(WC)或氮碳化钽(TaCN)等金属材料。需要说明的是，此处所说的金属是呈现金属传导的导电体，不仅是单质金属(纯金属)或合金，还包括呈现金属传导的金属化合物(氮化金属或碳化金属等)。通过将栅电极GE设为金属栅电极，可以获得如下优点：能够抑制栅电极GE的耗尽现象，消除寄生电容。另外，还可以获得能够实现MISFET元件的小型化(栅极绝缘膜的薄膜化)。
作为栅电极GE，优选为金属栅电极，但作为其他方式，也能为在下层形成有上述金属材料(金属膜)、且在上层使用了多晶硅膜(掺杂多晶硅膜)的层叠型栅电极。
另外，作为金属栅电极(栅电极GE)的其他方式，还可以是层叠了多层不同金属膜的构造。
另外，作为栅极绝缘膜GI，能够使用氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜等金属氧化物膜。另外，这些金属氧化物膜也能够含有氮(N)或硅(Si)中的一方或双方。该情况下，栅极绝缘膜GI是介电常数(相对介电常数)比氮化硅膜高的高介电常数膜(所谓的High-k膜)。在对栅极绝缘膜GI使用了高介电常数膜的情况下，与使用了氧化硅膜的情况相比，由于能够使栅极绝缘膜GI的物理膜厚增加，所以可以获得能够减少漏电流的优点。
此外，虽未图示，但在上述金属氧化物膜与半导体层SM1之间，也能够形成1nm以下的氧化硅膜来作为界面层。该界面层的物理膜厚与上述金属氧化物膜的物理膜厚相比形成得较薄。
栅电极GE的下部的半导体层SM1成为形成有MISFET的沟道的区域(沟道形成区域)。
在半导体层SM1上形成有作为外延层(外延半导体层)的半导体层EP1。半导体层EP1在半导体层SM1上通过外延生长而形成，由硅(单晶硅)构成。
半导体层EP1形成在栅电极GE的两侧(栅长方向上的两侧)。此外，图1及图2所示的剖面是与栅电极GE的栅长方向平行的平面(沿着栅长方向的平面)。
在本实施方式中，栅电极GE的一部分存在于半导体层EP1上(更特定地说在半导体层EP1的倾斜的侧面SF1上)。具体来说，栅电极GE的栅长方向上的端部位于半导体层EP1上。换言之，在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，栅电极GE的端部位于半导体层EP1上。即，栅电极GE的栅长方向上的中央部侧位于没有形成半导体层EP1的部分的半导体层SM1上，但栅电极GE的栅长方向上的两端部侧搭在形成于半导体层SM1上的半导体层EP1上。也就是说，栅电极GE的中央部侧(栅长方向上的中央部侧)虽然不与半导体层EP1重叠(未在SOI衬底SUB的厚度方向上重叠)，但栅电极GE的端部(栅长方向上的端部)与半导体层EP1重叠(在SOI衬底SUB的厚度方向上重叠)。因此，成为如下状态，即，在栅电极GE的两端部附近(栅长方向上的两端部附近)的正下方存在有半导体层EP1、且在栅电极GE的中央部侧(栅长方向上的中央部侧)的正下方不存在半导体层EP1(存在有半导体层SM1)。
但是，栅电极GE并不与半导体层SM1、EP1相接触，在栅电极GE与半导体层SM1之间、以及栅电极GE与半导体层EP1之间，夹设有栅极绝缘膜GI。栅极绝缘膜GI在从栅电极GE的底面到两侧面(侧壁)的范围内连续地形成。
另外，在本实施方式中，栅电极GE的栅长方向上的端部虽然位于半导体层EP1上，但半导体层EP1的侧面(栅电极GE侧的侧面)SF1倾斜，且栅电极GE的栅长方向上的端部位于该半导体层EP1的倾斜的侧面SF1上。换言之，在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，半导体层EP1的侧面(栅电极GE侧的侧面)SF1倾斜，且在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，栅电极GE的端部位于半导体层EP1的倾斜的侧面SF1上。即，栅电极GE的端部(栅长方向上的端部)搭在半导体层EP1的倾斜的侧面SF1上。
另外，由于半导体层EP1形成在半导体层SM1的大致平坦的上表面上，所以半导体层EP1的上表面位于比栅电极GE的正下方的半导体层SM1的上表面高的位置上。在此，栅电极GE的正下方的半导体层SM1的上表面对应于与栅电极GE下方的栅极绝缘膜GI相接触的部分的半导体层SM1的表面(上表面)，在图1中标注附图标记UF1而表示为上表面UF1。
在栅电极GE的两侧(栅长方向的两侧)的半导体层SM1、EP1上，形成有MISFET的源极或漏极用的半导体区域，该源极或漏极用的半导体区域由n-型半导体区域EX、和与n-型半导体区域EX相比为高杂质浓度的n+型半导体区域SD形成。即，在半导体层SM1与半导体层EP1的层叠中，在隔着沟道形成区域相互隔开的区域内，形成有(一对)n-型半导体区域(扩展区域、LDD区域)EX，并在n-型半导体区域EX的外侧(从沟道形成区域远离的一侧)，形成有与n-型半导体区域EX相比杂质浓度高的、源极-漏极用的(一对)n+型半导体区域SD。由于源极或漏极区域用的半导体区域具有n-型半导体区域EX、和与n-型半导体区域EX相比杂质浓度高的n+型半导体区域SD，所以具备LDD(Lightly Doped Drain：轻掺杂漏极)构造。
n-型半导体区域EX与沟道形成区域邻接，n+型半导体区域SD形成在从沟道形成区域隔开与n-型半导体区域EX相应的距离且与n-型半导体区域EX相接触的位置上。
当在SOI衬底SUB的厚度方向上观察时，n-型半导体区域EX形成在从半导体层EP1到半导体层SM1的范围内，n+型半导体区域SD也形成在从半导体层EP1到半导体层SM1的范围内。另外，n-型半导体区域EX的至少一部分位于栅电极GE的正下方。
由于在半导体层EP1中形成有源极或漏极用的半导体区域(与n-型半导体区域EX及n+型半导体区域SD对应)，所以能够将半导体层EP1视为源极-漏极用(源极-漏极形成用)的外延层。
在n+型半导体区域SD的上部形成有金属硅化物层SIL。金属硅化物层SIL是例如硅化钴层、硅化镍层或镍铂硅化物层等。
在SOI衬底SUB的主面上，以覆盖半导体层EP1(及金属硅化物层SIL)的方式，形成有绝缘膜IL1。绝缘膜IL1优选由作为衬垫膜的氮化硅膜SN3(衬垫膜)与氮化硅膜SN3上的绝缘膜SO3的层叠膜构成。氮化硅膜SN3的厚度与绝缘膜SO3相比较薄。
作为绝缘膜SO3，能够使用氧化硅类的绝缘膜。在此，氧化硅类的绝缘膜是指以氧化硅为主体的绝缘膜，但也能够进一步含有碳(C)、氟(F)、氮(N)、硼(B)及磷(P)中的一种以上。
绝缘膜IL1的上表面大致平坦化，在绝缘膜IL1上形成有槽TR。在该槽TR内，隔着栅极绝缘膜GI而埋入(形成)有栅电极GE。即，栅电极GE形成在绝缘膜IL1的槽TR内，栅极绝缘膜GI在栅电极GE的侧壁(侧面)及底面(下表面)上连续地形成。
也就是说，在本实施方式中，在SOI衬底SUB上以覆盖半导体层EP1的方式形成有绝缘膜IL1，且栅电极GE埋入在形成于绝缘膜IL1上的槽TR内。具体来说，栅极绝缘膜GI形成在槽TR的侧面上及底面上，栅电极GE隔着栅极绝缘膜GI而埋入在槽TR内。
另外，优选的是，在栅电极GE的侧壁上，隔着栅极绝缘膜GI而形成有侧壁绝缘膜SW3。即，在栅电极GE的侧壁与绝缘膜IL1之间，不仅夹设有栅极绝缘膜GI，还夹设有侧壁绝缘膜SW3。栅极绝缘膜GI与栅电极GE相接触，但侧壁绝缘膜SW3并不与栅电极GE相接触，在侧壁绝缘膜SW3与栅电极GE之间夹设有栅极绝缘膜GI。
在埋入有栅电极GE的状态下的绝缘膜IL1上，以覆盖栅电极GE的方式形成有绝缘膜IL2。
在绝缘膜IL1、IL2上形成有后述的接触孔CNT(在此并未图示)，并在接触孔CNT内形成有后述的插塞PG(在此并未图示)，但在此省略其图示。另外，在绝缘膜IL2上形成有后述的绝缘膜IL3(在此并未图示)及后述的布线M1(在此并未图示)，但在此省略其图示。
<关于半导体器件的制造工序>
接着，参照附图说明本实施方式的半导体器件的制造工序。图3及图4是表示本实施方式的半导体器件的制造工序的工序流程图。图5～图29是本实施方式的半导体器件的制造工序中的主要部分剖视图。
首先，如图5所示，准备SOI衬底SUB(图3的步骤S1)。
SOI衬底SUB具有：由单晶硅等构成的衬底SUB1；由形成在衬底SUB1的主面上的氧化硅等构成的绝缘层BOX1；以及由形成在绝缘层BOX1的上表面上的单晶硅构成的半导体层SM1。
与衬底SUB1的厚度相比，半导体层SM1的厚度较薄。半导体层SM1的厚度能够设为例如3～20nm左右。
SOI衬底SUB能够使用各种方法来制造。例如，在通过施加高温及压力使表面形成有氧化膜的半导体衬底(硅衬底)与另一片半导体衬底(硅衬底)粘接并贴合之后，通过使单侧硅层(硅衬底)薄膜化，能够形成SOI衬底SUB。或者，能够通过SIMOX(SiliconImplanted Oxide：注氧隔离)法来形成SOI衬底SUB，即，对由Si(硅)构成的半导体衬底的主面以高能量离子注入O2(氧)，然后通过热处理使Si(硅)与氧结合，从而埋入至比半导体衬底的表面稍深的位置，形成氧化膜(BOX膜)。进一步地，还能够使用其他方法，例如能够使用智能剥离(Smart Cut)工艺等来制造SOI衬底SUB。
接着，在SOI衬底SUB上形成元件分离区域(未图示)。例如，在SOI衬底SUB(半导体层SM1)的主面上，使用光刻技术及干式蚀刻技术等，形成贯穿半导体层SM1及绝缘层BOX1且底部位于衬底SUB1中的元件分离槽，然后使用成膜技术及CMP技术等向该元件分离槽内埋入绝缘膜，由此能够形成元件分离区域。在由元件分离区域平面地包围的半导体层SM1上，如以下说明那样形成MISFET。
接着，对半导体层SM1中的、预定形成n沟道型MISFET的区域内的半导体层SM1，通过离子注入等导入用于成为p型阱(p型半导体区域)的p型杂质(例如硼)。
接着，如图6所示，在SOI衬底SUB上、即在半导体层SM1上，形成虚拟栅极(虚拟栅电极、虚拟栅极构造体)GED(图3的步骤S2)。
虚拟栅极GED(尤其是虚拟栅极GED的多晶硅膜PL1)是不作为MISFET的栅极(栅电极)发挥作用的虚拟(伪)的栅极(栅电极)。虚拟栅极GED由绝缘膜GID、其上的多晶硅膜PL1与其上的氮化硅膜SN1的层叠膜构成。也能使用其他绝缘膜、例如氧化硅膜来代替氮化硅膜SN1。作为绝缘膜GID能够使用氧化硅膜。
多晶硅膜PL1也能够直接形成在半导体层SM1上，但优选在半导体层SM1上隔着绝缘膜GID而形成多晶硅膜PL1。绝缘膜GID由于之后会被除去，所以是不作为栅极绝缘膜发挥作用的虚拟的栅极绝缘膜。作为绝缘膜GID，能够适用氧化硅膜，绝缘膜GID的厚度与多晶硅膜PL1相比较薄。
绝缘膜GID能够在之后除去多晶硅膜PL1时(与后述的步骤S13的第二阶段的蚀刻对应)用作为蚀刻阻挡膜(半导体层SM1的蚀刻防止膜)，能够在那时防止半导体层SM1被蚀刻。因此，优选预先在多晶硅膜PL1与半导体层SM1之间夹设绝缘膜GID。
对于形成虚拟栅极GED，例如，在SOI衬底SUB的主面上(即半导体层SM1的主面上)形成氧化硅膜(该氧化硅膜成为绝缘膜GID)之后，在其上依次形成(堆积)多晶硅膜PL1及氮化硅膜SN1。然后，使用光刻技术及蚀刻技术在该多晶硅膜PL1与氮化硅膜SN1的层叠膜上形成图案，由此能够形成虚拟栅极GED。在虚拟栅极GED与半导体层SM1之间，夹设有绝缘膜GID(该情况下为氧化硅膜)。
另外，虚拟栅极GED由于之后会被除去，所以可以不具有导电性，也能够将多晶硅膜PL1替换成其他材料膜。但是，从之后容易除去、容易确保相对于氧化硅膜和/或氮化硅膜等的高蚀刻选择比、容易对虚拟栅极加工、难以产生工序上的不良等观点来看，多晶硅膜PL1为优选。另外，也能使用与多晶硅膜PL1同层的多晶硅膜来形成其他元件(例如多晶硅电阻等)。
接着，在虚拟栅极GED的侧壁上，作为侧壁膜而形成侧壁绝缘膜(偏移隔离膜：offset spacer)SW1(图3的步骤S3)。
步骤S3的侧壁绝缘膜SW1形成工序能够如下进行。即，首先，如图7所示，在SOI衬底SUB的主面的整个面上，以覆盖虚拟栅极GED的方式，通过CVD(Chemical Vapor Deposition：化学气相沉积)法等来形成(堆积)氧化硅膜SO1。然后，通过对该氧化硅膜SO1进行蚀刻(各向异性蚀刻)，如图8所示，在虚拟栅极GED的侧壁上留存氧化硅膜SO1来作为侧壁绝缘膜SW1，并除去其他区域的氧化硅膜SO1。由此，在虚拟栅极GED的侧壁上形成有侧壁绝缘膜SW1。侧壁绝缘膜SW1的厚度(与虚拟栅极GED的侧壁大致垂直的方向上的厚度)能够设为例如3～10nm左右。
另外，侧壁绝缘膜SW1及后述的侧壁绝缘膜SW2由于之后会被除去，所以可以不必具有绝缘性，但从作为侧壁膜的易形成性、和能够防止在除去时发生蚀刻残留的情况下的不良的观点来看，优选为绝缘膜，尤其优选为氧化硅或氮化硅。因此，作为侧壁绝缘膜SW1及后述的侧壁绝缘膜SW2的材料，在本实施方式中使用氧化硅，在后述的实施方式2中使用氮化硅。
接着，如图9所示，在半导体层SM1上，使半导体层EP1外延生长(图3的步骤S4)。
半导体层EP1形成在虚拟栅极GED(更特定地说是由虚拟栅极GED和侧壁绝缘膜SW1构成的构造体)的两侧区域的半导体层SM1上。即，在半导体层SM1上，在虚拟栅极GED(更特定地说是由虚拟栅极GED和侧壁绝缘膜SW1构成的构造体)的两侧，以与虚拟栅极GED(更特定地说是由虚拟栅极GED和侧壁绝缘膜SW1构成的构造体)相邻的方式形成半导体层EP1。
半导体层EP1是通过外延生长而形成的外延层(外延半导体层)，由硅(单晶硅)构成。半导体层EP1在半导体层SM1上选择性地外延生长，且不形成在侧壁绝缘膜SW1上和氮化硅膜SN1上。
当使半导体层EP1外延生长时，在虚拟栅极GED的多晶硅膜PL1的上表面被氮化硅膜SN1覆盖、侧面(侧壁)被侧壁绝缘膜SW1覆盖而虚拟栅极GED的多晶硅膜PL1没有露出的状态下，使半导体层EP1外延生长。因此，能够防止在虚拟栅极GED的多晶硅膜PL1上形成外延层。
也就是说，在假设省略侧壁绝缘膜SW1的形成而以虚拟栅极GED的多晶硅膜PL1的侧壁露出的状态使半导体层EP1外延生长的情况下，可能在多晶硅膜PL1的露出部上也会发生外延生长，而导致半导体层EP1会与多晶硅膜PL1紧贴在一起。通过侧壁绝缘膜SW1能够防止该问题。
另外，优选的是，以使半导体层EP1的侧面SF1具有锥度的方式，使半导体层EP1外延生长。即，优选半导体层EP1的侧面SF1相对于SOI衬底SUB的主面(即半导体层SM1的主面)倾斜。也就是说，SOI衬底SUB的主面(即半导体层SM1的主面)与半导体层EP1的侧面SF1所成的角度α优选为小于90°(即α＜90°)。换言之，优选以随着远离虚拟栅极GED而半导体层EP1的厚度变厚的方式，使半导体层EP1的侧面SF1倾斜。半导体层EP1的侧面SF1的锥度能够通过调整半导体层EP1的成膜用气体的组成和/或成膜温度等来控制。
此外，将半导体层EP1的侧面SF1与半导体层SM1的主面(即SOI衬底的SUB的主面)所成的角度为锐角的情况称为半导体层EP1的侧面SF1倾斜，该侧面SF1是半导体层EP1的倾斜的侧面。因此，半导体层EP1的侧面SF1相对于半导体层SM1的主面(即SOI衬底的SUB的主面)垂直的情况不能说是半导体层EP1的侧面SF1倾斜。
由于半导体层EP1形成在半导体层SM1的大致平坦的上表面上，所以半导体层EP1的上表面处于比半导体层SM1的上表面高的位置。因此，在步骤S4中形成的半导体层EP1的上表面处于比虚拟栅极GED正下方的半导体层SM1的上表面高的位置。此外，当提到高度时，对应于与衬底SUB的主面大致垂直的方向上的高度。
以下，将半导体层SM1与形成在半导体层SM1上的半导体层EP1的组合称为半导体层SM2。
接着，如图10所示，在半导体层SM2(即半导体层SM1、EP1)上的虚拟栅极GED及侧壁绝缘膜SW1的两侧区域内，通过离子注入磷(P)或砷(As)等n型杂质，形成n-型半导体区域(扩展区域、LDD区域)EX(图3的步骤S5)。在用于形成n-型半导体区域EX的离子注入工序中，虚拟栅极GED及侧壁绝缘膜SW1能够作为掩膜(离子注入阻止掩膜)发挥作用。因此，n-型半导体区域EX在半导体层SM1及半导体层EP1(的层叠体)中，相对于虚拟栅极GED的侧壁上的侧壁绝缘膜SW1自对准地形成。
接着，在虚拟栅极GED的侧壁上，作为侧壁膜而形成侧壁绝缘膜(侧壁隔离膜：sidewall spacer)SW2(图3的步骤S6)。
步骤S6的侧壁绝缘膜SW2形成工序能够如下进行。即，首先，如图11所示，在SOI衬底SUB的主面的整个面上，以覆盖虚拟栅极GED及侧壁绝缘膜SW1的方式，通过CVD法等形成(堆积)氧化硅膜SO2。然后，通过对该氧化硅膜SO2进行蚀刻(各向异性蚀刻)，如图12所示，在虚拟栅极GED的侧壁上留存氧化硅膜SO2来作为侧壁绝缘膜SW2，并除去其他区域的氧化硅膜SO2。由此，在虚拟栅极GED的侧壁上，隔着侧壁绝缘膜SW1而形成侧壁绝缘膜SW2。侧壁绝缘膜SW2的厚度(与虚拟栅极GED的侧壁大致垂直的方向上的厚度)能够设为例如3～10nm左右。
侧壁绝缘膜SW2隔着侧壁绝缘膜SW1而与虚拟栅极GED的侧壁邻接，且形成在半导体层EP1上(具体为半导体层EP1的倾斜的侧面SF1上)。即，侧壁绝缘膜SW2的底面与半导体层EP2(具体为半导体层EP1的倾斜的侧面SF1)相接触，侧壁绝缘膜SW2的内壁(与虚拟栅极GED相对的一侧的侧面)与虚拟栅极GED的侧壁上的侧壁绝缘膜SW1相接触。
接着，如图13所示，在半导体层SM2(即半导体层SM1、EP1)上的虚拟栅极GED及侧壁绝缘膜SW1、SW2的两侧区域内，通过离子注入磷(P)或砷(As)等n型杂质，形成n+型半导体区域SD(图3的步骤S7)。在用于形成n+型半导体区域SD的离子注入工序中，虚拟栅极GED及侧壁绝缘膜SW1、SW2能够作为掩膜(离子注入阻止掩膜)发挥作用。因此，n+型半导体区域SD相对于隔着侧壁绝缘膜SW1形成在虚拟栅极GED的侧壁上的侧壁绝缘膜SW2自对准地形成。n+型半导体区域SD与n-型半导体区域EX相比杂质浓度高。
在用于形成n-型半导体区域EX的离子注入中，能够向半导体层SM2(SM1、EP1)的较浅区域注入n型杂质，但与此相比，在用于形成n+型半导体区域SD的离子注入中，将n型杂质注入到半导体层SM2(SM1、EP1)的较深区域(即相对于半导体层SM2的整体厚度来说)。
在步骤S6中形成侧壁绝缘膜SW2之前，进行用于形成n-型半导体区域EX的离子注入(步骤S5)，并在步骤S6中形成侧壁绝缘膜SW2之后，进行用于形成n+型半导体区域SD的离子注入(步骤S7)。因此，当进行至步骤S7时，n-型半导体区域EX成为形成在侧壁绝缘膜SW2的正下方部分的半导体层SM2(SM1、EP1)中的状态。由于在后述的步骤S13中同时除去虚拟栅极GED和侧壁绝缘膜SW2之后，在后述的步骤S14～S16中形成栅电极GE，所以栅电极GE也形成在侧壁绝缘膜SW2曾存在的区域内。因此，当之后形成栅电极GE时，n-型半导体区域EX成为大致形成在栅电极GE的一部分(栅长方向上的两端部侧)的正下方的状态。
接着，进行作为热处理的激活退火，用于将导入到n+型半导体区域SD及n-型半导体区域EX等中的杂质激活(图3的步骤S8)。另外，在离子注入区域非晶化的情况下，能够在该步骤S8的激活退火时使其结晶化。
接着，在虚拟栅极GED的侧壁上，作为侧壁膜而形成侧壁绝缘膜(侧壁隔离膜)SW3(图3的步骤S9)。
步骤S9的侧壁绝缘膜SW3形成工序能够如下进行。即，首先，如图14所示，在SOI衬底SUB的主面的整个面上，以覆盖虚拟栅极GED及侧壁绝缘膜SW1、SW2的方式，通过CVD法等形成(堆积)氮化硅膜SN2。然后，通过对该氮化硅膜SN2进行蚀刻(各向异性蚀刻)，如图15所示，在虚拟栅极GED的侧壁上留存氮化硅膜SN2来作为侧壁绝缘膜SW3，并除去其他区域的氮化硅膜SN2。由此，在虚拟栅极GED的侧壁上隔着侧壁绝缘膜SW1、SW2而形成侧壁绝缘膜(侧壁隔离膜)SW3。侧壁绝缘膜SW3的厚度(与虚拟栅极GED的侧壁大致垂直的方向上的厚度)能够设为例如10～30nm左右。
该阶段中，成为如下状态：在虚拟栅极GED的侧壁上按接近虚拟栅极GED的顺序形成(层叠)有侧壁绝缘膜SW1、侧壁绝缘膜SW2和侧壁绝缘膜SW3。
虽然也能省略侧壁绝缘膜SW3的形成，但更优选形成侧壁绝缘膜SW3的情况。在形成有侧壁绝缘膜SW3的情况下，能够使金属硅化物层SIL的形成位置从虚拟栅极GED的位置离开与侧壁绝缘膜SW1、SW2的厚度加上侧壁绝缘膜SW3的厚度相应的距离。因此，能够在半导体层EP1的厚度较厚的区域(即半导体层SM2的厚度较厚的区域)内形成金属硅化物层SIL。因此，在半导体层SM2中，能够防止下述情况：产生随着金属硅化物层SIL的形成而在厚度方向上出现硅区域消失的区域。另外，若在之后的工序中以留存有侧壁绝缘膜SW3的状态形成栅电极GE及栅极绝缘膜GI，则在金属硅化物层SIL与栅电极GE之间不仅夹设有栅极绝缘膜GI，还夹设有侧壁绝缘膜SW3，因此，能够使栅电极GE与金属硅化物层SIL之间的耐压提高。
接着，通过硅化物自对准(Salicide：Self Aligned Silicide)技术，在n+型半导体区域SD的表面(上层部)上形成低电阻的金属硅化物层SIL(图4的步骤S10)。
步骤S10的金属硅化物层SIL形成工序如下进行。即，首先，在使n+型半导体区域SD的表面(具体为未被虚拟栅极GED及侧壁绝缘膜SW1、SW2、SW3覆盖的部分的半导体层EP1的表面)露出之后，如图16所示，以覆盖虚拟栅极GED、侧壁绝缘膜SW1、SW2、SW3及n+型半导体区域SD的方式，在SOI衬底SUB的主面(整个面)上形成(堆积)金属膜ME。金属膜ME例如由钴(Co)膜、镍(Ni)膜或镍铂合金膜等构成，能够使用溅射法等形成。然后，通过热处理，使金属膜ME与(构成)n+型半导体区域SD(的硅)反应。由此，如图17所示，在n+型半导体区域SD的表面上形成金属硅化物层SIL。之后，除去未反应的金属膜ME，图17表示该阶段。
在金属膜ME为钴膜的情况下，金属硅化物层SIL成为硅化钴层；在金属膜ME为镍膜的情况下，金属硅化物层SIL成为硅化镍层；在金属膜ME为镍铂合金膜的情况下，金属硅化物层SIL成为镍铂硅化物层。通过形成金属硅化物层SIL，能够使n+型半导体区域SD的扩散电阻和接触电阻等低电阻化。
虽然在n+型半导体区域SD的表面(上层部)上形成有金属硅化物层SIL，但金属硅化物层SIL主要形成在半导体层EP1上。
此外，由于在虚拟栅极GED的侧壁上形成有侧壁绝缘膜SW1、SW2，且在虚拟栅极GED的多晶硅膜PL1上形成有氮化硅膜SN1，所以虚拟栅极GED的多晶硅膜PL1不与金属膜ME接触，多晶硅膜PL1不会与金属膜ME发生反应。因此，在虚拟栅极GED的多晶硅膜PL1的表面上，不会形成金属硅化物层。
接着，如图18所示，在SOI衬底SUB的主面(主面整个面)上形成绝缘膜(层间绝缘膜)IL1(图4的步骤S11)。即，以覆盖虚拟栅极GED及侧壁绝缘膜SW1、SW2、SW3的方式，在SOI衬底SUB的主面上形成绝缘膜IL1。绝缘膜IL1优选由氮化硅膜(衬垫膜)SN3与氮化硅膜SN3上的绝缘膜(层间绝缘膜)SO3的层叠膜构成。绝缘膜SO3的膜厚与氮化硅膜SN3的膜厚相比较厚。作为绝缘膜SO3，能够使用氧化硅类的绝缘膜。在此，氧化硅类的绝缘膜是指以氧化硅为主体的绝缘膜，但也能够进一步含有碳(C)、氟(F)、氮(N)、硼(B)及磷(P)中的一种以上。
另外，在本实施方式中，作为衬垫膜SN3，例示了作为绝缘膜的氮化硅膜SN3，但也可以取而代之而使用氧化硅膜。即，只要是在形成后述的槽TR和接触孔CNT时作为蚀刻阻挡膜而发挥作用的绝缘膜即可。
接着，如图19所示，通过CMP(Chemical Mechanical Polishing：化学机械研磨)法等对绝缘膜IL1的表面(上表面)进行研磨，由此，使虚拟栅极GED的上表面(即氮化硅膜SN1的上表面)露出(图4的步骤S12)。即，通过CMP法对绝缘膜IL1进行研磨直至虚拟栅极GED的氮化硅膜SN1的上表面露出。步骤S12是除去绝缘膜IL1的一部分(至少是覆盖虚拟栅极GED的部分的绝缘膜IL1)而使虚拟栅极GED的上表面露出的工序。
接着，如图20所示，通过蚀刻除去虚拟栅极GED及侧壁绝缘膜SW1、SW2(图4的步骤S13)。
如图20所示，通过在该步骤S13中除去虚拟栅极GED及侧壁绝缘膜SW1、SW2，形成槽(凹部、开口部、凹陷部)TR。槽TR在除去虚拟栅极GED及侧壁绝缘膜SW1、SW2之前、由虚拟栅极GED及侧壁绝缘膜SW1、SW2所存在的区域(空间)构成。从槽TR使半导体层SM1的上表面、半导体层EP1的倾斜的侧面SF1、和侧壁绝缘膜SW3的内壁露出。
槽TR的底面由半导体层SM1的上表面和半导体层EP1的倾斜的侧面SF1形成。槽TR的侧面(侧壁)由侧壁绝缘膜SW3的内壁形成。也就是说，能够将从槽TR露出的、从半导体层SM1的上表面到半导体层EP1的倾斜的侧面SF1的范围，视为槽TR的底面。槽TR的上部开放。在此，所谓侧壁绝缘膜SW3的内壁，在侧壁绝缘膜SW3中，对应于至除去侧壁绝缘膜SW2之前与侧壁绝缘膜SW2相接触的一侧的侧面(侧壁)。
关于步骤S13的蚀刻工序，以下进行具体说明。
步骤S13的蚀刻优选通过如下三个阶段(第一阶段、第二阶段及第三阶段，参照图21～图23)的蚀刻来进行。
即，在通过步骤S12的CMP处理得到图19的构造之后，通过步骤S13中的第一阶段的蚀刻，如图21所示，除去虚拟栅极GED的氮化硅膜SN1。优选的是，该第一阶段的蚀刻在氮化硅膜SN1的蚀刻速度与多晶硅膜PL1的蚀刻速度相比较快的蚀刻条件下，选择性地对氮化硅膜SN1进行蚀刻。通过第一阶段的蚀刻，除去了氮化硅膜SN1，并使多晶硅膜PL1露出。
在通过第一阶段的蚀刻除去氮化硅膜SN1之后，改变蚀刻条件，通过步骤S13中的第二阶段的蚀刻，如图22所示，除去虚拟栅极GED的多晶硅膜PL1。优选的是，该第二阶段的蚀刻在多晶硅膜PL1的蚀刻速度与侧壁绝缘膜SW1、SW2及绝缘膜GID(具体为氧化硅)的蚀刻速度相比较快的蚀刻条件下，选择性地对多晶硅膜PL1进行蚀刻。通过第二阶段的蚀刻，除去了多晶硅膜PL1，并使侧壁绝缘膜SW1及绝缘膜GID露出。即，在第二阶段的蚀刻中，能够对多晶硅膜PL1进行蚀刻，并且使侧壁绝缘膜SW1及绝缘膜GID作为蚀刻阻挡膜发挥作用。在此，由于使侧壁绝缘膜SW1、SW2及绝缘膜GID由氧化硅形成，所以很容易确保多晶硅膜PL1与侧壁绝缘膜SW1、SW2及绝缘膜GID之间的高蚀刻选择比。另外，通过在半导体层SM1与多晶硅膜PL1之间设置绝缘膜GID，能够在通过第二阶段的蚀刻除去多晶硅膜PL1时，防止半导体层SM1被蚀刻。
在通过第二阶段的蚀刻除去多晶硅膜PL1之后，改变蚀刻条件，通过步骤S13中的第三阶段的蚀刻，如图23所示，除去侧壁绝缘膜SW1、SW2及绝缘膜GID。优选的是，该第三阶段的蚀刻在侧壁绝缘膜SW1、SW2及绝缘膜GID的蚀刻速度与半导体层SM1、EP1的蚀刻速度相比较快的蚀刻条件下，选择性地对侧壁绝缘膜SW1、SW2及绝缘膜GID进行蚀刻。由此，能够抑制或防止在第三阶段的蚀刻中半导体层SM1、EP1被蚀刻。只要使侧壁绝缘膜SW1和侧壁绝缘膜SW2由相同材料(在此为氧化硅)形成，就能够在相同蚀刻工序中连续地对侧壁绝缘膜SW1和侧壁绝缘膜SW2进行蚀刻。另外，只要使绝缘膜GID和侧壁绝缘膜SW1、SW2由相同材料(在此为氧化硅)形成，就能够在与除去侧壁绝缘膜SW1、SW2的工序相同的蚀刻工序中来除去绝缘膜GID。
另外，在第三阶段的蚀刻中，虽然除去了侧壁绝缘膜SW1、SW2，但优选使侧壁绝缘膜SW3留存。因此，在本实施方式中，使侧壁绝缘膜SW3由与侧壁绝缘膜SW1、SW2不同的材料形成，并在侧壁绝缘膜SW1、SW2(具体为氧化硅)的蚀刻速度与侧壁绝缘膜SW3(具体为氮化硅)及半导体层SM1、EP1的蚀刻速度相比较快的蚀刻条件下，进行第三阶段的蚀刻。在此，由于侧壁绝缘膜SW1、SW2由氧化硅膜SO1、SO2形成，且侧壁绝缘膜SW3由氮化硅膜SN2形成，所以容易确保侧壁绝缘膜SW1、SW2与侧壁绝缘膜SW3之间的高蚀刻选择比。即，在第三阶段的蚀刻中，能够对侧壁绝缘膜SW1、SW2进行蚀刻，并且使侧壁绝缘膜SW3作为蚀刻阻挡膜发挥作用。另外，由于侧壁绝缘膜SW1、SW2由氧化硅膜SO1、SO2形成，所以也容易确保侧壁绝缘膜SW1、SW2与半导体层SM1、EP1之间的高蚀刻选择比。
另外，在省略了侧壁绝缘膜SW3的形成的情况下，当通过第三阶段的蚀刻除去侧壁绝缘膜SW1、SW2时，会使绝缘膜IL1(更特定地说是绝缘膜IL1的氮化硅膜SN3)露出。该情况下，能够使绝缘膜IL1的氮化硅膜SN3作为蚀刻阻挡膜发挥作用。即，并不一定需要形成侧壁绝缘膜SW3。此外，衬垫膜SN3的材料也可以使用氮氧化硅膜来取代氮化硅膜。
另外，在绝缘膜GID由与侧壁绝缘膜SW1、SW2不同的材料形成的情况下，也能够在通过蚀刻除去侧壁绝缘膜SW1、SW2之后，改变蚀刻条件来选择性地除去绝缘膜GID。
另外，在除去侧壁绝缘膜SW1、SW2时，虽然也存在绝缘膜IL1的绝缘膜SO3的一部分被蚀刻的情况，但由于绝缘膜SO3的厚度较厚，且在绝缘膜SO3下存在氮化硅膜SN3，所以能够允许上述情况存在。
通过上述三个阶段(第一阶段、第二阶段及第三阶段)的蚀刻除去虚拟栅极GED及侧壁绝缘膜SW1、SW2，由此，如图20及图23所示，形成槽TR。
接着，对步骤S13之后的工序进行说明。
如图24所示，步骤S13之后，在包括槽TR的底面及侧面(侧壁)上的SOI衬底SUB的主面(主面整个面)上，形成栅极绝缘膜用的绝缘膜GIa(图4的步骤S14)。
绝缘膜GIa能够通过例如ALD(Atomic Layer Deposition：原子层堆积)法或CVD法形成。作为绝缘膜GIa，能够使用例如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜等金属氧化物膜。另外，这些金属氧化物膜也能够含有氮(N)或硅(Si)中的一方或双方。该情况下，绝缘膜GIa是介电常数(相对介电常数)比氮化硅膜高的高介电常数膜(所谓的High-k膜)。另外，作为绝缘膜GIa，也能够使用氧化硅或氮氧化硅膜。但是，在对绝缘膜GIa使用高介电常数膜的情况下，与使用具有相同物理膜厚的氧化硅膜的情况相比，由于能够使栅极绝缘膜(GI)的氧化硅换算膜厚增加，所以可以获得能够减少漏电流的优点。此外，绝缘膜GIa的物理膜厚为2nm～5nm左右。
另外，在对绝缘膜GIa使用高介电常数膜的情况下，在形成绝缘膜GIa之前，也可以作为界面层而形成1nm以下的氧化硅膜。该界面层的物理膜厚与上述金属氧化物膜(高介电常数膜)的物理膜厚相比形成得较薄。此外，界面层能够通过热氧化法而形成在半导体层SM1上。
绝缘膜GIa需要至少形成在从槽TR露出的部分的半导体层SM1、EP1上，但实际上，绝缘膜GIa不仅形成在从槽TR露出的部分的半导体层SM1、EP1上，也形成在从槽TR露出的侧壁绝缘膜SW3的内壁上和绝缘膜IL1上。即，在包括槽TR的底部及侧壁上的绝缘膜IL1上形成有绝缘膜GIa。
接着，如图25所示，在SOI衬底SUB的主面上、即在绝缘膜GIa上，形成栅电极用的导电膜(导电体膜)CD(图4的步骤S15)。该导电膜CD以埋入槽TR内的方式形成在绝缘膜GIa上。
作为导电膜CD，能够使用例如氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜或氮碳化钽(TaCN)膜等金属膜。需要说明的是，此处所说的金属膜是呈现金属传导的导电膜，不仅是单质金属膜(纯金属膜)或合金膜，还包括呈现金属传导的金属化合物膜(氮化金属膜或碳化金属膜等)。在导电膜CD为金属膜的情况下，能够使用例如溅射法等形成。在对导电膜CD使用了金属膜的情况下，由于能够将之后形成的栅电极GE作为金属栅电极，所以可以获得如下优点：能够抑制栅电极GE的耗尽现象，消除寄生电容。另外，还可以获得能够实现MISFET元件的小型化(栅极绝缘膜的薄膜化)的优点。
另外，作为金属栅电极的变形例，还能够为上述金属膜与多晶硅膜(掺杂多晶硅膜)的层叠型的栅电极。该情况下，首先，在槽TR内形成上述金属膜，之后，以埋入槽TR内的方式形成多晶硅膜，由此能得到层叠型的栅电极。该情况下，导电膜CD由上述金属膜与其上的多晶硅膜(掺杂多晶硅膜)的层叠膜构成。
另外，作为金属栅电极的其他变形例，还可以使不同的金属膜层叠。该情况下，例如，在槽TR内形成第一金属膜，之后，以埋入槽TR内的方式形成第二金属膜，由此得到层叠型的栅电极。该情况下，导电膜CD由第一金属膜与其上的第二金属膜的层叠膜构成。这时，所层叠的金属(金属膜)并不限于两层，还可以为两层以上的多层。
接着，如图26所示，在槽TR内留存导电膜CD，并通过CMP法等除去槽TR的外部的导电膜CD，形成栅电极GE(图4的步骤S16)。栅电极GE由留存在槽TR内的导电膜CD构成。
在步骤S16中，当通过CMP法对槽TR的外部的导电膜CD进行研磨而将其除去时，也除去槽TR的外部的绝缘膜GIa。即，对导电膜CD及绝缘膜GIa进行研磨直至绝缘膜IL1(的绝缘膜SO3)的上表面露出，从而，除去槽TR的外部的导电膜CD及绝缘膜GIa，并在槽TR内留存导电膜CD及绝缘膜GIa。由此，在槽TR内留存导电膜CD及绝缘膜GIa，留存在槽TR内的导电膜CD成为栅电极GE，留存在槽TR内的绝缘膜GIa成为栅极绝缘膜GI。即，步骤S14～S16是在槽TR内隔着栅极绝缘膜GI而形成栅电极GE的工序。
在栅电极GE与半导体层SM1(的上表面)之间、栅电极GE与半导体层EP1(的倾斜的侧面SF1)之间、以及栅电极GE与侧壁绝缘膜SW3(的内壁)之间，夹设有栅极绝缘膜GI(绝缘膜GIa)。栅电极GE及栅极绝缘膜GI分别作为MISFET的栅电极及栅极绝缘膜发挥作用。也就是说，在半导体层SM2上隔着栅极绝缘膜GI而形成栅电极GE。
在隔着栅极绝缘膜GI(绝缘膜GIa)位于栅电极GE下方的半导体层SM1中，形成有MISFET的沟道区域。另外，作为MISFET的源极或漏极发挥作用的半导体区域(杂质扩散层)，由设置在半导体层SM2(SM1、EP1)上的n-型半导体区域EX和与其相比为高杂质浓度的n+型半导体区域SD形成，具有LDD(Lightly DopedDrain)构造。
此外，在栅长方向上，栅电极GE的上部长度为48nm左右，栅电极GE的下部长度(沟道区域的长度)为28nm左右。即，将栅长方向上的栅电极GE的最小长度作为实际沟道区域而利用。
由此，形成n沟道型的MISFET。
在本实施方式中，通过步骤S13将形成在虚拟栅极GED的侧壁上且位于半导体层EP1上的侧壁绝缘膜SW2与虚拟栅极GED一同除去，并在除去后的区域(槽TR)内形成有栅电极GE。因此，不仅能够在虚拟栅极GED曾存在的区域内形成栅电极GE，还能够在侧壁绝缘膜SW2曾存在的区域内形成栅电极GE。由此，能够使栅电极GE的栅长方向上的尺寸大于虚拟栅极GED的尺寸，栅电极GE的一部分(栅长方向上的两端部侧)位于半导体层EP1上、即搭在半导体层EP1上。因此，栅电极GE的栅长方向上的端部位于半导体层EP1上。而且，n-型半导体区域EX的至少一部分位于栅电极GE的正下方。
接着，如图27所示，在SOI衬底SUB的主面整个面上，即在埋入有栅电极GE的绝缘膜IL1上，形成绝缘膜(层间绝缘膜)IL2。作为绝缘膜IL2，能够使用氧化硅类的绝缘膜。绝缘膜IL2以覆盖栅电极GE的上表面的方式形成在绝缘膜IL1上。
在绝缘膜IL2形成之后，也能够通过CMP法对绝缘膜IL2的表面(上表面)进行研磨等，来提高绝缘膜IL2的上表面的平坦性。
接着，如图28所示，将形成在绝缘膜IL2上的光致抗蚀图案(未图示)用作蚀刻掩膜，通过对绝缘膜IL2及绝缘膜IL1进行干式蚀刻，在绝缘膜IL1、IL2上形成接触孔(贯穿孔、孔)CNT。接触孔CNT以贯穿由绝缘膜IL1及绝缘膜IL2构成的层叠膜(层叠绝缘膜)的方式形成。
对于形成接触孔CNT，首先，在与氮化硅膜SN3相比绝缘膜SO3及绝缘膜IL2容易被蚀刻的条件下，进行绝缘膜IL2及绝缘膜SO3的干式蚀刻，使氮化硅膜SN3作为蚀刻阻挡膜发挥作用，由此，在绝缘膜IL2及绝缘膜SO3上形成接触孔CNT。然后，在与绝缘膜IL2及绝缘膜SO3相比氮化硅膜SN3容易被蚀刻的条件下，对接触孔CNT的底部的氮化硅膜SN3进行干式蚀刻并将其除去，由此，形成作为贯穿孔的接触孔CNT。
接触孔CNT形成在例如n+型半导体区域SD的上部、或栅电极GE的上部等。在形成于n+型半导体区域SD上部的接触孔CNT的底部，n+型半导体区域SD上的金属硅化物层SIL露出。通过在接触孔CNT形成时使氮化硅膜SN3作为蚀刻阻挡膜发挥作用，能够抑制或防止接触孔CNT的过深和半导体层SM2的损坏。
接着，在接触孔CNT内，作为连接用的导电体部，形成(埋入)由钨(W)等构成的导电性的插塞PG。插塞PG能够如下所述地形成。
即，首先，在包括接触孔CNT内部(底部及侧壁上)的绝缘膜IL2上，通过溅射法或等离子体CVD法等形成阻隔导体膜BR1(例如钛膜、氮化钛膜、或它们的层叠膜)。然后，通过CVD法等以填埋接触孔CNT的方式在阻隔导体膜BR1上形成由钨膜等构成的主导体膜MC1。之后，通过CMP法或回蚀法等除去接触孔CNT的外部(绝缘膜IL2上)的无用的主导体膜MC1及阻隔导体膜BR1。由此，绝缘膜IL2的上表面露出，通过埋入并留存在绝缘膜IL1、IL2的接触孔CNT内的阻隔导体膜BR1及主导体膜MC1，形成插塞PG。形成于n+型半导体区域SD上部的插塞PG在其底部与n+型半导体区域SD的表面上的金属硅化物层SIL相接触并电连接。另外，虽未图示，在插塞PG形成于栅电极GE上部的情况下，该插塞PG在其底部与栅电极GE相接触并电连接。
接着，如图29所示，在埋入有插塞PG的绝缘膜IL2上，形成布线形成用的绝缘膜IL3。绝缘膜IL3能够为单体膜(单体绝缘膜)或层叠膜(层叠绝缘膜)。
接着，通过单镶嵌法形成第一层布线。首先，通过将光致抗蚀图案(未图示)作为掩膜的干式蚀刻在绝缘膜IL3的规定区域内形成布线槽WT之后，在SOI衬底SUB的主面上(即包括布线槽WT的底部及侧壁上的绝缘膜IL3上)形成阻隔导体膜(阻隔金属膜)。阻隔导体膜能够使用例如氮化钛膜、钽膜或氮化钽膜等。接着，通过CVD法或溅射法等在阻隔导体膜上形成铜的薄片层，而且使用电镀法等在薄片层上形成镀铜膜(主导体膜)。通过镀铜膜埋入布线槽WT的内部。然后，通过CMP法除去布线槽WT以外的区域的镀铜膜、薄片层及阻隔金属膜，形成以铜为主导电材料的第一层布线M1。此外，为了简化附图，在图29中，一体化地表示构成布线M1的镀铜膜、薄片层及阻隔金属膜。布线M1与插塞PG连接，经由插塞PG与n+型半导体区域SD或栅电极GE等电连接。
之后，通过双镶嵌法形成第二层及以后的布线，但在此省略图示及其说明。另外，布线M1和第二层及以后的布线并不限定于镶嵌布线，也能够使布线用的导电体膜图案化而形成，还能够为例如钨布线或铝布线等。
另外，在本实施方式中，作为MISFET，对形成n沟道型的MISFET的情况进行了说明，但也能够使导电型相反而形成p沟道型的MISFET。另外，还能在同一SOI衬底SUB上形成n沟道型的MISFET和p沟道型的MISFET双方。这对于以下实施方式2～4也是同样的。
<关于研究例>
在使用SOI衬底制造半导体器件的情况下，在SOI衬底的半导体层上，使源极-漏极用的硅层外延生长。由此，例如，能够使源极-漏极扩散层的深度较浅并实现电阻降低，另外，能够确保在自对准硅化物工艺中适于形成金属硅化物层的硅膜厚。对这种半导体器件进行了研究。
图30及图31是第1研究例的半导体器件的主要部分剖视图。图30与本实施方式的上述图1对应，图31与本实施方式的上述图2对应。
对于图30及图31所示的第1研究例的半导体器件来说，至上述步骤S10(金属硅化物层SIL形成工序)为止进行与本实施方式相同的工序，但以后的工序不同。即，在制造第1研究例的半导体器件的情况下，在进行至步骤S10(金属硅化物层SIL形成工序)的工序而得到上述图17的构造之后，在SOI衬底SUB的主面(主面整个面)上，形成由相当于上述氮化硅膜SN3的氮化硅膜SN103与相当于上述绝缘膜SO3的氧化硅膜SO103的层叠膜构成的层间绝缘膜IL101。然后，通过CMP法使层间绝缘膜IL101的上表面平坦化，但这时，与本实施方式不同地，不使上述虚拟栅极GED露出。之后，不进行上述步骤S13～S16地在层间绝缘膜IL101上形成相当于上述接触孔CNT的接触孔(未图示)，并在该接触孔内形成相当于上述插塞PG的插塞(未图示)，进一步地，形成与上述绝缘膜IL3和上述布线M1相当的部分(未图示)。
由此，图30及图31所示的第1研究例的半导体器件不除去上述绝缘膜GID、上述多晶硅膜PL1和上述氮化硅膜SN1而是将其留存，并分别设为栅极绝缘膜GI101、栅电极GE101和氮化硅膜SN101。也就是说，在上述步骤S2中形成栅极绝缘膜GI101、栅电极GE101与氮化硅膜SN101的层叠构造体，并使其一直留存在制造后的半导体器件中，这与第1研究例的半导体器件对应。
图32及图33是第2研究例的半导体器件的制造工序中的主要部分剖视图。图34及图35是第2研究例的半导体器件的主要部分剖视图，图34与本实施方式的上述图1对应，图35与本实施方式的上述图2对应。
在制造第2研究例的半导体器件的情况下，至上述步骤S12(绝缘膜IL1的CMP工序)为止进行与本实施方式相同的工序，但以后的工序不同。即，在制造第2研究例的半导体器件的情况下，在进行至步骤S12(绝缘膜IL1的CMP工序)的工序而得到上述图19的结构之后，如图32所示，通过蚀刻除去上述虚拟栅极GED的氮化硅膜SN1及多晶硅膜PL1，但并不除去绝缘膜GID及侧壁绝缘膜SW1、SW2、SW3而是使其留存。然后，以填埋通过除去氮化硅膜SN1及多晶硅膜PL1而形成的槽TR101内的方式，在绝缘膜IL1上形成导电膜，之后通过CMP法除去槽TR101的外部的导电膜，由此，在槽TR101内形成栅电极GE102。留存在栅电极GE102下方的绝缘膜GID成为栅极绝缘膜GI102。之后，与本实施方式相同地，形成上述绝缘膜IL2，形成上述接触孔CNT，形成上述插塞PG，形成上述绝缘膜IL3，并形成上述布线M1，但在此省略其图示。
在图30及图31所示的第1研究例的半导体器件中，在栅电极GE101形成之后再形成作为外延层的半导体层EP1，因此，栅电极GE101的端部(栅长方向上的两端部)并不搭在源极-漏极用的外延层即半导体层EP1上。
另外，在图34及图35所示的第2研究例的半导体器件中，通过蚀刻除去虚拟栅极GED的氮化硅膜SN1及多晶硅膜PL1，并在那里形成栅电极GE102。但是，在第2研究例的半导体器件中，由于使侧壁绝缘膜SW1、SW2、SW3(尤其是侧壁绝缘膜SW2)留存，所以栅电极GE102的端部(栅长方向上的两端部)并不搭在源极-漏极用的外延层即半导体层EP1上。
如图30及图31所示的第1研究例的半导体器件和图34及图35所示的第2研究例的半导体器件那样，在栅电极GE101、GE102的端部(栅长方向上的两端部)不搭在半导体器件EP1上的构造中，存在如下课题。
作为第一课题，在具有MISFET的半导体器件中，若源极或漏极用的半导体区域与沟道区域之间具有寄生电阻，则可能导致特性(电特性)劣化。例如，若源极或漏极用的半导体区域与沟道区域之间的寄生电阻较大，则导通电阻增大而导通电流降低，因此，MISFET的电特性降低。另外，由于源极或漏极用的半导体区域与沟道区域之间的寄生电阻的值具有偏差，所以也有各MISFET的特性偏差增大的担忧。以下，“寄生电阻”是指源极或漏极用的半导体区域与沟道区域之间的寄生电阻。此外，源极或漏极用的半导体区域对应于n-型半导体区域EX与n+型半导体区域SD的组合。
为了抑制源极或漏极用的半导体区域与沟道区域之间的寄生电阻，使栅电极的端部(栅长方向上的两端部)与源极或漏极用的半导体区域重叠(Overlap)会很有效。
但是，在图30及图31所示的第1研究例的半导体器件和图34及图35所示的第2研究例的半导体器件中，由于栅电极GE101、GE102的端部(栅长方向上的两端部)并未搭在源极-漏极用的外延层即半导体层EP1上，所以难以使栅电极GE101、GE102与源极或漏极用的半导体区域重叠，寄生电阻容易变大。
另外，即使在考虑单纯地使源极-漏极用的半导体区域扩散至栅电极GE101、GE102的下方的情况下，由于栅极长度已因精细化而变得相当短，所以若使源极或漏极用的半导体区域过度扩散，则会容易发生穿通(Punch-through)。
而且，在第2研究例中，作为槽TR101内的栅极绝缘膜，在形成有本申请图24所示那样的绝缘膜GIa的情况下，由于栅极绝缘膜GI(GIa)的厚度也会增加，所以更加难以使栅电极GE102与源极或漏极用的半导体区域重叠。
另外，作为第二课题，在使用了SOI衬底的情况下，即使栅电极的端部(栅长方向上的两端部)与源极或漏极用的半导体区域重叠，但若该重叠部处的半导体层的厚度较薄，则寄生电阻也会变大。
在第1研究例的半导体器件和第2研究例的半导体器件中，假定能够使源极或漏极用的半导体区域扩散至栅电极GE101、GE102的下方，并使栅电极GE101、GE102与源极或漏极用的半导体区域重叠。但是，即使在该情况下，由于栅电极GE101、GE102并未搭在半导体层EP1上，所以重叠部处的半导体层的厚度也会与半导体层SM1的厚度相同，因此，对于抑制寄生电阻作用有限。SOI衬底的半导体层(相当于半导体层SM1的半导体层)的厚度较薄。由此，与使用块体状态(bulk state)的半导体衬底的情况相比，在使用SOI衬底的情况下，难以使源极或漏极用的半导体区域与栅电极的重叠部处的半导体层的厚度增加，寄生电阻容易变大。
因此，在第1研究例的半导体器件和第2研究例的半导体器件中，源极或漏极用的半导体区域与沟道区域之间的寄生电阻变大，可能导致电特性劣化。
此外，所谓栅电极与源极或漏极用的半导体区域重叠，对应于栅电极与源极或漏极用的半导体区域的一部分在厚度方向(相对于衬底的主面大致垂直的方向)上重叠。该情况下，源极或漏极用的半导体区域的一部分位于栅电极的正下方。
另外，作为第三课题，在第2研究例中作为槽TR101内的栅极绝缘膜，在形成有本申请图24所示那样的绝缘膜GIa的情况下，槽TR101的底面与侧面大致垂直。因此，若以CVD法或ALD法来形成绝缘膜GIa，则在槽TR101的角部容易使绝缘膜GIa的膜厚形成得较薄。如此，在栅电极GE102的端部，由于绝缘膜GIa的膜厚较薄，所以容易发生电场集中而导致MISFET的耐压降低。
另外，作为第四课题，在栅电极GE102的栅极长度因精细化而变短的情况下，在第2研究例中难以将栅电极GE102完全埋入槽TR101内。即，若槽TR101的口径变小，则自然地横纵(aspect)比变得严峻(大)，因此，成为栅电极GE102的导电膜无法完全埋入槽TR101内，可能产生空缺。由此，MISFET的可靠性降低。尤其是，在作为槽TR101内的栅极绝缘膜而通过CVD法或ALD法形成绝缘膜GIa的情况下，由于在槽TR101的侧面上也形成有绝缘膜GIa，所以与其膜厚相应地，槽TR101的口径减小。因此，栅电极GE102的埋入变得更为严峻。
本实施方式及其他实施方式是基于以上多个课题而研究提出的。即，上述第一及第二课题是使半导体器件的性能提高。另外，上述第三及第四课题是使半导体器件的可靠性提高。
<关于本实施方式的主要特征>
对于上述多个课题，在本实施方式中，在源极-漏极用的外延层即半导体层EP1上搭有栅电极GE的端部(栅长方向上的两端部)。即，栅电极GE的栅长方向上的端部位于源极-漏极用的外延层即半导体层EP1上。换言之，在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，栅电极GE的端部位于源极-漏极用的外延层即半导体层EP1上。此外，栅电极GE的栅长方向上的端部(即栅长方向上的栅电极GE的端部)在图1中标注附图标记EG而表示为端部EG。
因此，能够使栅电极GE可靠地与源极或漏极用的半导体区域(n-型半导体区域EX与n+型半导体区域SD的组合)重叠，通过该重叠，能够抑制源极或漏极用的半导体区域与沟道区域之间的寄生电阻。即，由于n-型半导体区域EX的至少一部分位于栅电极GE的正下方，所以能够抑制寄生电阻。因此，能够解决上述第一课题。
另外，半导体层EP1形成在半导体层SM1的上表面上，半导体层EP1的上表面处于比栅电极GE的正下方的半导体层SM1的上表面高的位置。而且，栅电极GE的栅长方向上的端部位于源极-漏极用的外延层即半导体层EP1上。如上所述，栅电极GE的正下方的半导体层SM1的上表面对应于与栅电极GE下方的栅极绝缘膜GI相接触的部分的半导体层SM1的表面(上表面)。
因此，在本实施方式中，源极或漏极用的半导体区域(n-型半导体区域EX与n+型半导体区域SD的组合)与栅电极GE的重叠部处的半导体层(SM2)的厚度与半导体层SM1的厚度相比，能够进一步增加与该重叠部中的半导体层EP1的厚度相应的量。因此，在本实施方式中，能够增加源极或漏极用的半导体区域与栅电极GE的重叠部处的半导体层(SM2)的厚度，能够抑制寄生电阻。因此，能够解决上述第二课题。
由此，在本实施方式中，由于能够抑制源极或漏极用的半导体区域与沟道区域之间的寄生电阻，所以能够使具备MISFET的半导体器件的特性(电特性)提高。例如，通过抑制源极或漏极用的半导体区域与沟道区域之间的寄生电阻，能够使导通电阻降低而使导通电流增大。因此，能够使MISFET的电特性提高。另外，由于能够抑制源极或漏极用的半导体区域与沟道区域之间的寄生电阻，所以也能够抑制因寄生电阻的值的偏差而导致的各MISFET的特性偏差。由此，能够使半导体器件的性能提高。
另外，在使用了SOI衬底的情况下，由于在SOI衬底的薄半导体层上形成栅电极，所以与使用块体状态的半导体衬底的情况相比，难以使源极或漏极用的半导体区域与栅电极的重叠部处的半导体层的厚度变厚。与之相对，在本实施方式中，栅电极GE的栅长方向上的端部位于半导体层EP1上(即栅电极GE的端部搭在半导体层EP1上)。因此，即使不使SOI衬底SUB的半导体层SM1的厚度变厚，也能够使源极或漏极用的半导体区域与栅电极GE的重叠部处的半导体层(SM2)的厚度增加与搭有栅电极GE的部分处的半导体层EP1的厚度相应的量，能够抑制寄生电阻。由此，能够提高使用SOI衬底制造的半导体器件的性能。
另外，n-型半导体区域EX及n+型半导体区域SD形成在半导体层SM1、EP1中。即，在厚度方向(与SOI衬底SUB的主面大致垂直的方向)上观察，n-型半导体区域EX及n+型半导体区域SD形成在从半导体层EP1到半导体层SM1的范围内。也就是说，源极或漏极用的半导体区域(n-型半导体区域EX与n+型半导体区域SD的组合)形成在半导体层EP1及其下方的半导体层SM1中。因此，当栅电极GE的栅长方向上的端部位于半导体层EP1上时，在栅电极GE的栅长方向上的端部下方存在n-型半导体区域EX(也可以是n+型半导体区域SD)。因此，能够使源极或漏极用的半导体区域与栅电极GE可靠地重叠。
另外，如图24等所示，栅极绝缘膜用的绝缘膜GIa(即栅极绝缘膜GI)沿着半导体层EP1的形状而形成。在本实施方式中，半导体层EP1具有倾斜部(倾斜的侧面SF1)，栅极绝缘膜GI(绝缘膜GIa)和栅电极GE沿着倾斜部(倾斜的侧面SF1)而形成。因此，在槽TR内，容易使栅极绝缘膜GI(绝缘膜GIa)的膜厚均匀地形成。因此，能够消除上述第三课题所述的MISFET耐压降低的不良。
另外，如图22及图23所示，能够使槽TR的口径大于虚拟栅极GED的长度。因此，如图25所示，由于可以确保纵横比(能够缩小槽TR的纵横比)，所以即使在槽TR内堆积成为栅电极GE的导电膜CD的情况下，也难以产生空缺。因此，能够消除上述第四课题所述的不良。这在持续精细化而设计栅极长度为30nm以下的MISFET的情况下尤其有效。
而且，在上述第1及第2研究例中栅电极的上部与下部的长度大致相同，但本实施方式的MISFET由于栅电极GE的上部长度(与栅电极GE的下部长度相比)较长，所以能够使栅电极GE整体的体积增加，因此，能够实现栅电极GE的低电阻化。
<实施方式1的变形例>
图36及图37是本实施方式的变形例的半导体器件的主要部分剖视图，图36与上述图1对应，图37与上述图2对应。图38是图36及图37所示的变形例的半导体器件的制造工序中的主要部分剖视图。图38与上述图9对应，表示进行了步骤S4(半导体层EP1的外延生长工序)的阶段。
图36及图37所示的变形例的半导体器件是在上述步骤S4中使半导体层EP1外延生长时，如图38所示，以使半导体层EP1的侧面SF1a不具有锥度的方式使半导体层EP1外延生长的情况下制造的半导体器件。即，在变形例的情况下，如图38所示，以使半导体层EP1的侧面SF1a相对于SOI衬底SUB的主面(即半导体层SM1的主面)大致垂直的方式，使半导体层EP1外延生长。半导体层EP1的侧面有无锥度，能够通过调整半导体层EP1的成膜用气体的组成和/或成膜温度等来控制。
在图36及图37所示的变形例的半导体器件中，栅电极GE的端部(栅长方向上的两端部)也搭在源极-漏极用外延层即半导体层EP1上。即，栅电极GE的栅长方向上的端部位于源极-漏极用的外延层即半导体层EP1上。换言之，在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，栅电极GE的端部位于源极-漏极用的外延层即半导体层EP1上。而且，半导体层EP1形成在半导体层SM1的上表面上，半导体层EP1的上表面处于比栅电极GE的正下方的半导体层SM1的上表面高的位置。因此，如上所述，能够抑制源极或漏极用的半导体区域与沟道区域之间的寄生电阻。即，能够解决上述第一及第二课题。
但是，与图36及图37所示的变形例的半导体器件相比，在上述图1及图2中，本实施方式的半导体器件具有如下优点。
即，在上述图1及图2所示的本实施方式的半导体器件中，虽然栅电极GE的栅长方向上的端部位于半导体层EP1上，但半导体层EP1的侧面SF1倾斜，而栅电极GE的栅长方向上的端部位于该半导体层EP1的倾斜的侧面SF1上。换言之，在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，半导体层EP1的侧面(栅电极GE侧的侧面)SF1倾斜，且在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，栅电极GE的端部位于半导体层EP1的倾斜的侧面SF1上。即，栅电极GE的端部(栅长方向上的端部)搭在半导体层EP1的倾斜的侧面SF1上。
在图36及图37所示的变形例的半导体器件的情况下，由于图36所示的、栅电极GE的与半导体层SM1、EP1相对的角部EG1、EG2大致为直角，所以具有在该角部EG1、EG2处发生电场集中而导致栅极漏电的担忧。与之相对，上述图1及图2所示的本实施方式的半导体器件通过使半导体层EP1的侧面SF1倾斜，使图1所示的、栅电极GE的与半导体层SM1、EP1相对的角部EG3、EG4成为钝角，因此，能够缓解该角部EG3、EG4处的电场集中。因此，与图36及图37所示的变形例的半导体器件相比，上述图1及图2所示的本实施方式的半导体器件能够抑制栅漏电流(栅极绝缘膜GI泄漏的电流)。
另外，在步骤S14、S15中形成绝缘膜GIa及导电膜CD时，与从槽TR露出的半导体层EP1的侧面为垂直的侧面SF1a的情况(与图36及图37的变形例的情况对应)相比，从槽TR露出的半导体层EP1的侧面为倾斜的侧面SF1的情况(与图1及图2的本实施方式的情况对应)下更容易在槽TR内形成绝缘膜GIa及导电膜CD。因此，与图36及图37所示的变形例的半导体器件相比，上述图1及图2所示的本实施方式的半导体器件能够更容易且确切地形成栅电极GE及栅极绝缘膜GI。
因此，更优选的是，半导体层EP1的侧面SF1倾斜，且栅电极GE的栅长方向上的端部位于该半导体层EP1的倾斜的侧面SF1上。即，更优选栅电极GE的端部(栅长方向上的端部)搭在半导体层EP1的倾斜的侧面SF1上。即，虽然对于上述第四课题具有同等效果，但对于上述第三课题，图1及图2所示的本实施方式的半导体器件(与图36及图37所示的变形例的半导体器件相比)更优异。
另外，在本实施方式中，栅电极GE的栅长方向上的端部位于半导体层EP1上。即，栅电极GE的端部(栅长方向上的两端部)搭在半导体层EP1上。为了得到这种构造，作为制造工序而采用如下工序。
即，在本实施方式中，在步骤S2中形成虚拟栅极GED之后，在步骤S4中形成源极-漏极用的外延层即半导体层EP1，然后，在步骤S6中在虚拟栅极GED的侧壁上形成侧壁绝缘膜SW2。即，在步骤S11中以覆盖虚拟栅极GED的方式形成绝缘膜IL1之后，在步骤S12中除去绝缘膜IL1的一部分并使虚拟栅极GED的上表面露出。然后，在步骤S13中除去虚拟栅极及侧壁绝缘膜SW2而形成槽TR之后，在步骤S14～S16中在槽TR内隔着栅极绝缘膜GI而形成栅电极GE。
在此，尤其重要的是：在形成了源极-漏极用的外延层即半导体层EP1之后，在虚拟栅极GED的侧壁上形成侧壁绝缘膜SW2；以及，在步骤S13中不仅除去虚拟栅极GED，也除去侧壁绝缘膜SW2，然后在通过除去虚拟栅极GED及侧壁绝缘膜SW2而形成的槽TR内形成栅电极GE。与本实施方式不同，如上述第2研究例(图32～图35)那样，在步骤S13中除去虚拟栅极GED但没有除去侧壁绝缘膜SW2而是将其留存，该情况下，栅电极GE102的端部(栅长方向上的两端部)并未搭在半导体层EP1上。
也就是说，通过在步骤S13中将形成在虚拟栅极GED的侧壁上的侧壁绝缘膜SW2与虚拟栅极GED一同除去，能够使之后形成的栅电极GE的栅长方向上的尺寸大于虚拟栅极GED的尺寸。而且，由于在形成半导体层EP1之后形成侧壁绝缘膜SW2，所以侧壁绝缘膜SW2形成在半导体层EP1上，若在步骤S13中将侧壁绝缘膜SW2与虚拟栅极GED一同除去之后形成栅电极GE，则栅电极GE也会占据至除去之前侧壁绝缘膜SW2所存在的区域。因此，栅电极GE的一部分位于半导体层EP1上，即搭在半导体层EP1上。
在虚拟栅极GED的侧壁上形成有侧壁绝缘膜SW1、SW2、SW3的情况下，在步骤S13中，除去在半导体层EP1形成前形成的侧壁绝缘膜SW1，但并不除去在半导体层EP1形成后形成的侧壁绝缘膜SW2、SW3而是将其留存，该情况下，栅电极GE的端部(栅长方向上的两端部)不搭在半导体层EP1上。因此，在虚拟栅极GED的侧壁上形成有侧壁绝缘膜SW1、SW2、SW3的情况下，在步骤S13中，不仅需要除去在半导体层EP1形成前形成的侧壁绝缘膜SW1，也需要除去在半导体层EP1形成后形成的侧壁绝缘膜SW2、或者通过蚀刻使侧壁绝缘膜SW2的厚度变薄。也就是说，通过在步骤S13中将在半导体层EP1形成后形成在虚拟栅极GED的侧壁上的侧壁绝缘膜SW2与虚拟栅极GED一同除去(或者使侧壁绝缘膜SW2厚度变薄)，能够得到栅电极GE的端部(栅长方向上的两端部)搭在半导体层EP1上的构造。
另外，在本实施方式中，能够抑制光刻工序的使用并自对准地形成栅电极GE搭在半导体层EP1上的构造。因此，能够防止因光致抗蚀图案的错位而造成的不良。另外，能够实现半导体元件的小型化。因此，能够使半导体器件小型化。
另外，在本实施方式中，使用了在除去虚拟栅极GED之后形成栅极绝缘膜GI及栅电极GE的、所谓后栅极工艺。因此，作为栅电极GE及栅极绝缘膜GI，容易适用金属栅电极及高介电常数栅极绝缘膜。另外，能够使用后栅极工艺来抑制制造工序数的增加，并自对准地形成栅电极GE搭在半导体层EP1上的构造。
(实施方式2)
本实施方式2对应于上述实施方式1的半导体器件的制造工序的变形例。图39～图45是本实施方式2的半导体器件的制造工序的主要部分剖视图。
在上述实施方式1中，对侧壁绝缘膜SW1、SW2由氧化硅形成、且侧壁绝缘膜SW3由氮化硅形成的情况进行了说明，但在本实施方式2中，对侧壁绝缘膜SW1、SW2、SW3由氮化硅形成的情况进行说明。
在本实施方式2中，在上述步骤S3中，使用氮化硅膜来取代上述氧化硅膜SO1，由此，代替由氧化硅构成的上述侧壁绝缘膜SW1而形成由氮化硅构成的侧壁绝缘膜SW1a。侧壁绝缘膜SW1a除了是由氮化硅构成而不是由氧化硅构成之外，与上述侧壁绝缘膜SW1基本相同。即，将由氮化硅形成的情况下的侧壁绝缘膜SW1称为侧壁绝缘膜SW1a。
另外，在本实施方式2中，在上述步骤S6中，使用氮化硅膜来取代上述氧化硅膜SO2，由此，代替由氧化硅构成的上述侧壁绝缘膜SW2而形成由氮化硅构成的侧壁绝缘膜SW2a。侧壁绝缘膜SW2a除了是由氮化硅构成而不是由氧化硅构成之外，与上述侧壁绝缘膜SW2基本相同。即，将由氮化硅形成的情况下的侧壁绝缘膜SW2称为侧壁绝缘膜SW2a。
另外，在本实施方式2中，在上述步骤S9中，也与上述实施方式1相同地，形成由氮化硅构成的侧壁绝缘膜SW3。
除此之外，通过与上述实施方式1相同地进行至上述步骤S12的CMP工序，得到与上述图19对应的图39的构造。
在图39的阶段，与上述实施方式1的上述图19的阶段不同之处为，将由氧化硅构成的侧壁绝缘膜SW1、SW2替换为由氮化硅构成的侧壁绝缘膜SW1a、SW2a，除此之外基本相同。
在与上述实施方式1相同地进行至上述步骤S12的CMP工序而得到图39的构造之后，在本实施方式2中，也通过上述步骤S13的蚀刻，除去虚拟栅极GED及侧壁绝缘膜SW1、SW2。关于该步骤S13的蚀刻条件，由于将由氧化硅构成的侧壁绝缘膜SW1、SW2替换为由氮化硅构成的侧壁绝缘膜SW1a、SW2a，所以与上述实施方式1所说明的内容有一部分不同。以下，对本实施方式2的情况下的步骤S13进行具体说明。
首先，作为步骤S13的蚀刻的第一阶段，如图40所示，除去虚拟栅极GED的氮化硅膜SN1，该第一阶段的蚀刻在本实施方式2中也与上述实施方式1相同。通过第一阶段的蚀刻，除去氮化硅膜SN1，并使多晶硅膜PL1露出。
然后，作为步骤S13的蚀刻的第二阶段，如图41所示，除去虚拟栅极GED的多晶硅膜PL1，该第二阶段的蚀刻在本实施方式2中也与上述实施方式1相同。通过第二阶段的蚀刻，除去多晶硅膜PL1，并使侧壁绝缘膜SW1及绝缘膜GID露出。
步骤S13的蚀刻的第三阶段以后与上述实施方式1的情况不同。即，在通过第二阶段的蚀刻除去多晶硅膜PL1之后，在本实施方式2中，如图42所示，通过第三阶段的蚀刻，除去绝缘膜GID。该第三阶段的蚀刻优选在绝缘膜GID(氧化硅)的蚀刻速度与侧壁绝缘膜SW1a、SW2a(氮化硅)及半导体层SM1、EP1(硅)的蚀刻速度相比较快的蚀刻条件下，选择性地对绝缘膜GID进行蚀刻。由此，能够抑制或防止在第三阶段的蚀刻中半导体层SM1、EP1被蚀刻。
在使绝缘膜GID由与侧壁绝缘膜SW1a、SW2a不同的材料膜(具体为氧化硅膜等)形成的情况下，能够通过该第三阶段的蚀刻除去绝缘膜GID。另一方面，在使绝缘膜GID由与侧壁绝缘膜SW1a、SW2a相同的材料(具体为氮化硅膜)形成的情况下，只要不进行该第三阶段的蚀刻而是进行接下来的第四阶段的蚀刻即可，通过第四阶段的蚀刻也会除去绝缘膜GID。
另外，在本实施方式2中，也能够在接下来要说明的第四阶段的蚀刻(除去侧壁绝缘膜SW1a、SW2a的蚀刻)之后进行该第三阶段的蚀刻(除去绝缘膜GID的蚀刻)。
接着，作为步骤S13的蚀刻的第四阶段，如图43所示，除去由氮化硅构成的侧壁绝缘膜SW1a、SW2a。该第四阶段的蚀刻在侧壁绝缘膜SW1a、SW2a(氮化硅)的蚀刻速度与半导体层SM1、EP1的蚀刻速度相比较快的蚀刻条件下进行。由此，能够抑制或防止在第四阶段的蚀刻中半导体层SM1、EP1被蚀刻。另外，由于侧壁绝缘膜SW1a、SW2a、SW3由氮化硅形成，所以容易确保侧壁绝缘膜SW1a、SW2a、SW3与半导体层SM1、EP1之间的高蚀刻选择比。
在第四阶段的蚀刻中，不仅侧壁绝缘膜SW1a、SW2a由氮化硅形成，侧壁绝缘膜SW3也由氮化硅形成。因此，在第四阶段的蚀刻中，控制蚀刻时间，以通过蚀刻除去侧壁绝缘膜SW1a、SW2a并留存侧壁绝缘膜SW3。即，在第四阶段的蚀刻中，设定为仅能够将侧壁绝缘膜SW1a与侧壁绝缘膜SW2a的合计厚度恰好蚀刻的蚀刻时间，由此，能够通过蚀刻除去侧壁绝缘膜SW1a、SW2a，并留存侧壁绝缘膜SW3。
此外，在步骤S13的蚀刻的第四阶段蚀刻中，需要将侧壁绝缘膜SW1a全部(整体厚度)除去。
另外，在步骤S13的蚀刻的第四阶段蚀刻中，期望将侧壁绝缘膜SW1a全部(整体厚度)除去。但是，也能够允许侧壁绝缘膜SW2a的一部分以层状留存于侧壁绝缘膜SW3的内壁上的情况，在该情况下，需要使留存于侧壁绝缘膜SW3的内壁上的侧壁绝缘膜SW2a的厚度与第四阶段蚀刻前的状态下的侧壁绝缘膜SW2a的厚度相比较薄。
另外，在步骤S13的蚀刻的第四阶段蚀刻中，期望侧壁绝缘膜SW3几乎整体(整体厚度)都留存下来，但也能够允许侧壁绝缘膜SW3略微受到蚀刻(侧壁绝缘膜SW3的厚度的一部分被蚀刻)而侧壁绝缘膜SW3的一部分以层状留存的情况。因此，侧壁绝缘膜SW3的厚度可以与第四阶段蚀刻前的状态下的侧壁绝缘膜SW3的厚度相比较薄，但在侧壁绝缘膜SW3的至少一部分以层状留存的阶段，结束步骤S13的蚀刻的第四阶段蚀刻。
即，虽然侧壁绝缘膜SW1a、侧壁绝缘膜SW2a和侧壁绝缘膜SW3由氮化硅形成，但在步骤S13的蚀刻的第四阶段蚀刻中，设定蚀刻时间，以使蚀刻厚度与侧壁绝缘膜SW1a的厚度相比较厚、且蚀刻厚度与侧壁绝缘膜SW1a、侧壁绝缘膜SW2a和侧壁绝缘膜SW3的合计厚度相比较薄。也就是说，在步骤S13的蚀刻的第四阶段蚀刻中，设定蚀刻时间，以在除去侧壁绝缘膜SW1a而使侧壁绝缘膜SW2a露出之后继续蚀刻，并且在侧壁绝缘膜SW3的整体厚度被蚀刻之前的阶段停止蚀刻。换言之，步骤S13的蚀刻的第四阶段蚀刻的终点设定在从蚀刻进行至侧壁绝缘膜SW2a的厚度中途的阶段开始、到蚀刻进行至侧壁绝缘膜SW3的厚度中途的阶段之间。
另外，在省略了侧壁绝缘膜SW3的形成的情况下，在步骤S13的第四阶段的蚀刻中，在除去侧壁绝缘膜SW1a、SW2a并使绝缘膜IL1(更特定地说是绝缘膜IL1的氮化硅膜SN3)露出的阶段使蚀刻结束即可。
通过步骤S13的上述四个阶段(第一阶段、第二阶段、第三阶段及第四阶段)的蚀刻来除去虚拟栅极GED、绝缘膜GID及侧壁绝缘膜SW1a、SW2a，由此，如图43所示，形成上述槽TR。
以后的工序与上述实施方式1大致相同。即，在上述步骤S14中形成栅极绝缘膜用的上述绝缘膜GIa，在上述步骤S15中形成栅电极用的上述导电膜CD，在上述步骤S16中通过CMP法等除去槽TR的外部的导电膜CD及绝缘膜GIa，由此，如图44所示，在槽TR内隔着栅极绝缘膜GI而形成栅电极GE。然后，如图45所示，与上述实施方式1相同地，形成上述绝缘膜IL2，形成上述接触孔CNT，在接触孔CNT内形成上述插塞PG，形成上述绝缘膜IL3，并形成上述布线M1。
这样，在本实施方式2中，也能够制造与上述实施方式1大致相同的半导体器件。即，能够解决上述第一至四课题。
在上述实施方式1中，通过将侧壁绝缘膜SW1、SW2设为氧化硅膜，能够将侧壁绝缘膜SW3或氮化硅膜SN3用作蚀刻阻挡膜，能够容易控制步骤S13的蚀刻。
另一方面，在本实施方式2中，通过将侧壁绝缘膜SW1a、SW2a设为氮化硅膜，能够获得如下优点：容易取得到与层间绝缘膜SO3之间的选择比。即，在上述实施方式1中，在侧壁绝缘膜SW1a、SW2a与层间绝缘膜SO3的材料为相同的氧化硅膜的情况下，层间绝缘膜SO3的表面容易后退。但是，在实施方式2中，由于侧壁绝缘膜SW1a、SW2a与层间绝缘膜SO3的材料不同，所以层间绝缘膜SO3的表面难以后退。因此，能够获得容易控制层间绝缘膜SO3的高度的效果。
此外，衬垫膜SN3的材料也可以使用氮氧化硅膜来代替氮化硅膜。该情况下，由于氮氧化硅膜(衬垫膜SN3)也不同于侧壁绝缘膜SW1、SW2、SW3的材料及绝缘膜SO3的材料，所以在形成槽TR时，也能够应对层间绝缘膜SO3的表面后退的问题。
(实施方式3)
图46及图47是表示本实施方式3的半导体器件的制造工序的工序流程图。图48～图63是本实施方式3的半导体器件的制造工序中的主要部分剖视图。
在上述实施方式1中，在SOI衬底SUB的半导体层SM1上仅形成有一层源极-漏极用的外延层(与上述半导体层EP1对应)。与之相对，在本实施方式3中，在SOI衬底SUB的半导体层SM1上形成有两层源极-漏极用的外延层(与后述的半导体层EP2、EP3对应)。在本实施方式3中，能够解决上述第一、第二及第四课题。
以下，参照附图进行具体说明。
在本实施方式3中，也与上述实施方式1相同地进行至上述步骤S3的侧壁绝缘膜SW1形成工序，得到与上述图7对应的图48的构造。
接着，如图49所示，在半导体层SM1上使半导体层EP2外延生长(图46的步骤S4a)。
与上述半导体层EP1相同地，半导体层EP2也形成在虚拟栅极GED(更特定地说是由虚拟栅极GED和侧壁绝缘膜SW1构成的构造体)的两侧区域的半导体层SM1上。即，在半导体层SM1上，在虚拟栅极GED(更特定地说是由虚拟栅极GED和侧壁绝缘膜SW1构成的构造体)的两侧，以与虚拟栅极GED(更特定地说是由虚拟栅极GED和侧壁绝缘膜SW1构成的构造体)相邻的方式形成半导体层EP2。
与上述半导体层EP1相同地，半导体层EP2是通过外延生长而形成的外延层(外延半导体层)，由硅(单晶硅)构成。半导体层EP2在半导体层SM1上选择性地外延生长，且不形成在侧壁绝缘膜SW1上和氮化硅膜SN1上。另外，如上述实施方式1所说明那样，虚拟栅极GED的多晶硅膜PL1被氮化硅膜SN1及侧壁绝缘膜SW1覆盖，因此，在多晶硅膜PL1上没有形成外延层。
另外，在上述实施方式1中，以使半导体层EP1的侧面具有锥度的方式使半导体层EP1外延生长，但在本实施方式3中，能够以使半导体层EP2的侧面不具有锥度的方式使半导体层EP2外延生长。即，以使半导体层EP2的侧面相对于SOI衬底SUB的主面(即半导体层SM1的主面)大致垂直的方式，使半导体层EP2外延生长。半导体层EP2的侧面有无锥度(即半导体层SM1的主面与半导体层EP2的侧面所成的角度)，能够通过调整半导体层EP2的成膜用气体的组成和/或成膜温度等来控制。
由于半导体层EP2形成在半导体层SM1的大致平坦的上表面上，所以半导体层EP2的上表面处于比半导体层SM2的上表面高的位置上。因此，在步骤S4a中形成的半导体层EP1的上表面处于比虚拟栅极GED的正下方的半导体层SM1的上表面高的位置上。
接着，如图50所示，在半导体层SM1、EP2中的虚拟栅极GED及侧壁绝缘膜SW1的两侧区域内，通过离子注入磷(P)或砷(As)等n型杂质，形成n-型半导体区域EX(图46的步骤S5)。
关于步骤S5的离子注入工序，本实施方式3也与上述实施方式1基本相同，但在上述实施方式1中，对半导体层SM1与半导体层EP1的层叠体注入n型杂质而形成有n-型半导体区域EX，相对地，在本实施方式3中，对半导体层SM1与半导体层EP2的层叠体注入n型杂质而形成有n-型半导体区域EX。
在用于形成n-型半导体区域EX的离子注入工序中，虚拟栅极GED及侧壁绝缘膜SW1能够作为掩膜(离子注入阻止掩膜)发挥作用。因此，n-型半导体区域EX在半导体层SM1及半导体层EP2(的层叠体)中，相对于虚拟栅极GED的侧壁上的侧壁绝缘膜SW1自对准地形成。
接着，如图51所示，在虚拟栅极GED的侧壁上，作为侧壁膜而形成侧壁绝缘膜(侧壁隔离膜)SW4(图46的步骤S6a)。侧壁绝缘膜SW4隔着侧壁绝缘膜SW1而形成在虚拟栅极GED的侧壁上。
侧壁绝缘膜SW4通过作为侧壁膜的侧壁绝缘膜SW4a与作为侧壁膜的侧壁绝缘膜SW4b的层叠而形成。侧壁绝缘膜SW4a与侧壁绝缘膜SW4b由不同的材料形成，优选的是，侧壁绝缘膜SW4a由氧化硅(氧化硅膜)形成，侧壁绝缘膜SW4b由氮化硅(氮化硅膜)形成。
侧壁绝缘膜SW4a由于之后会被除去，所以可以不必具有绝缘性，但从作为侧壁膜的易形成性、和能够防止在除去时发生蚀刻残留的情况下的不良的观点等来看，期望为绝缘膜。另外，侧壁绝缘膜SW4b也留存在制造后的半导体器件上，因此具有绝缘性。
对于形成侧壁绝缘膜SW4，首先形成侧壁绝缘膜SW4a。对于形成侧壁绝缘膜SW4a，首先，在SOI衬底SUB的主面的整个面上，以覆盖虚拟栅极GED及侧壁绝缘膜SW1的方式，通过CVD法等形成氧化硅膜。然后，通过对该氧化硅膜进行蚀刻(各向异性蚀刻)，在虚拟栅极GED的侧壁上留存氧化硅膜来作为侧壁绝缘膜SW4a，并除去其他区域的氧化硅膜。由此，在虚拟栅极GED的侧壁上，隔着侧壁绝缘膜SW1而形成侧壁绝缘膜SW4a。在形成侧壁绝缘膜SW4a之后，形成侧壁绝缘膜SW4b。对于形成侧壁绝缘膜SW4b，首先，在SOI衬底SUB的主面的整个面上，以覆盖虚拟栅极GED及侧壁绝缘膜SW1、SW4a的方式，通过CVD法等形成氮化硅膜。然后，通过对该氮化硅膜进行蚀刻(各向异性蚀刻)，在虚拟栅极GED的侧壁上留存氮化硅膜来作为侧壁绝缘膜SW4b，并除去其他区域的氮化硅膜。由此，在虚拟栅极GED的侧壁上，隔着侧壁绝缘膜SW1、SW4a而形成侧壁绝缘膜SW4b。这样，由侧壁绝缘膜SW4a与侧壁绝缘膜SW4b的层叠构成的侧壁绝缘膜SW4隔着侧壁绝缘膜SW1而形成在虚拟栅极GED的侧壁上。
侧壁绝缘膜SW4a的厚度(与虚拟栅极GED的侧壁大致垂直的方向上的厚度)能够为例如5～10nm左右，侧壁绝缘膜SW4b的厚度(与虚拟栅极GED的侧壁大致垂直的方向上的厚度)能够为例如10～30nm左右。
侧壁绝缘膜SW4隔着侧壁绝缘膜SW1而与虚拟栅极GED的侧壁邻接，且形成在半导体层EP2上。即，侧壁绝缘膜SW4的底面与半导体层EP2(具体为半导体层EP2的上表面)相接触，侧壁绝缘膜SW4的内壁(与虚拟栅极GED相对的一侧的侧面)与虚拟栅极GED的侧壁上的侧壁绝缘膜SW1相接触。
接着，如图52所示，在半导体层EP2上使半导体层EP3外延生长(图46的步骤S4b)。
半导体层EP3形成在虚拟栅极GED(更特定地说是由虚拟栅极GED和侧壁绝缘膜SW1、SW4构成的构造体)的两侧区域的半导体层SM1上。即，在半导体层SM1上，在虚拟栅极GED(更特定地说是由虚拟栅极GED和侧壁绝缘膜SW1、SW4构成的构造体)的两侧，以与虚拟栅极GED(更特定地说是由虚拟栅极GED和侧壁绝缘膜SW1、SW4构成的构造体)相邻的方式形成半导体层EP3。
与上述半导体层EP1、EP2相同地，半导体层EP3是通过外延生长而形成的外延层(外延半导体层)，由硅(单晶硅)构成。半导体层EP3在半导体层EP2上选择性地外延生长，且不形成在侧壁绝缘膜SW1、SW4上和氮化硅膜SN1上。如上所述，虚拟栅极GED的多晶硅膜PL1被氮化硅膜SN1及侧壁绝缘膜SW1、SW4覆盖，因此，在多晶硅膜PL1上没有形成外延层。另外，虽然半导体层EP3形成在半导体层EP2上，但在被侧壁绝缘膜SW4覆盖的部分的半导体层EP2上没有形成半导体层EP3。因此，虽然半导体层EP2的侧面与侧壁绝缘膜SW1邻接，但半导体层EP3的侧面与侧壁绝缘膜SW4b邻接。
另外，与半导体层EP2相同地，半导体层EP3也能够以使半导体层EP3的侧面不具有锥度的方式外延生长。即，以使半导体层EP3的侧面相对于SOI衬底SUB的主面(即半导体层SM1的主面)大致垂直的方式，使半导体层EP3外延生长。半导体层EP3的侧面有无锥度(即半导体层SM1的主面与半导体层EP3的侧面所成的角度)，能够通过调整半导体层EP3的成膜用气体的组成和/或成膜温度等来控制。
另外，步骤S4b中的半导体层EP3的形成厚度优选与步骤S4a中的半导体层EP2的形成厚度相比较厚。由此，容易防止如下情况：随着之后形成金属硅化物层SIL而在厚度方向上产生硅区域消失的区域。
接着，如图53所示，在半导体层SM1、EP2、EP3中的虚拟栅极GED及侧壁绝缘膜SW1、SW4的两侧区域内，通过离子注入磷(P)或砷(As)等n型杂质，形成n+型半导体区域SD(图46的步骤S7)。
关于步骤S7的离子注入工序，本实施方式3也与上述实施方式1基本相同。但是，在上述实施方式1中，对半导体层SM1与半导体层EP1的层叠体注入n型杂质而形成有n+型半导体区域SD，相对地，在本实施方式3中，对半导体层SM1、半导体层EP2与半导体层EP3的层叠体注入n型杂质而形成有n+型半导体区域SD。
在用于形成n+型半导体区域SD的离子注入工序中，虚拟栅极GED及侧壁绝缘膜SW1、SW4能够作为掩膜(离子注入阻止掩膜)发挥作用。因此，n+型半导体区域SD相对于隔着侧壁绝缘膜SW1形成在虚拟栅极GED的侧壁上的侧壁绝缘膜SW4自对准地形成。n+型半导体区域SD与n-型半导体区域EX相比杂质浓度高。
在步骤S6a中形成侧壁绝缘膜SW4之前，进行用于形成n-型半导体区域EX的离子注入(步骤S5)，在步骤S6a中形成侧壁绝缘膜SW4之后，进行用于形成n+型半导体区域SD的离子注入(步骤S7)。因此，当进行至步骤S7时，n-型半导体区域EX成为形成在侧壁绝缘膜SW4(4a、4b)的正下方部分的半导体层SM1、EP2上的状态。在后述的步骤S13a中，由于在一同除去虚拟栅极GED和侧壁绝缘膜SW4a之后形成栅电极GE，所以栅电极GE也形成在侧壁绝缘膜SW4a曾存在的区域内。因此，当之后形成栅电极GE时，n-型半导体区域EX成为大致形成在栅电极GE的一部分(栅长方向上的两端部侧)的正下方和侧壁绝缘膜SW4b的正下方的状态。
接着，进行作为热处理的激活退火，用于将导入到n+型半导体区域SD及n-型半导体区域EX等中的杂质激活(图46的步骤S8)。另外，在离子注入区域非晶化的情况下，能够在该步骤S8的激活退火时使其结晶化。
接着，如图54所示，与上述实施方式1相同地，通过硅化物自对准技术，在n+型半导体区域SD的表面(上层部)上形成低电阻的金属硅化物层SIL(图47的步骤S10)。
关于步骤S10的金属硅化物层SIL形成工序，本实施方式3也与上述实施方式1基本相同，但在上述实施方式1中，主要在半导体层EP1上形成金属硅化物层SIL，而在本实施方式3中，主要在半导体层EP3(或者半导体层EP3、EP2)上形成金属硅化物层SIL。另外，与上述实施方式1相同地，由于在虚拟栅极GED的多晶硅膜PL1上形成有氮化硅膜SN1，所以在虚拟栅极GED的多晶硅膜PL1的表面上没有形成金属硅化物层。
接着，如图55所示，与上述实施方式1相同地，在SOI衬底SUB的主面(主面整个面)上形成绝缘膜IL1(图47的步骤S11)。即，以覆盖虚拟栅极GED及侧壁绝缘膜SW1、SW3的方式，在SOI衬底SUB的主面上形成绝缘膜IL1。关于绝缘膜IL1，由于在上述实施方式1中进行了说明，所以在此省略其重复说明。
接着，如上述图56所示，与上述实施方式1相同地，通过CMP法对绝缘膜IL1的表面(上表面)进行研磨，由此，使虚拟栅极GED的上表面(即氮化硅膜SN1的上表面)露出(图47的步骤S12)。
接着，如图57所示，通过蚀刻除去虚拟栅极GED及侧壁绝缘膜SW1、SW4a(图47的步骤S13a)。
通过在该步骤S13a中除去虚拟栅极GED及侧壁绝缘膜SW1、SW4a，形成槽(凹部、开口部、凹陷部)TR1。槽TR1由在除去虚拟栅极GED及侧壁绝缘膜SW1、SW4a之前、虚拟栅极GED及侧壁绝缘膜SW1、SW4a所存在的区域(空间)构成。从槽TR1使半导体层SM1的上表面、半导体层EP2的侧面及上表面、和侧壁绝缘膜SW4b的内壁露出。
槽TR1的底面由半导体层SM1的上表面和半导体层EP2的侧面及上表面形成。槽TR1的侧面(侧壁)由侧壁绝缘膜SW4a的内壁形成。在槽TR1的底面上，通过半导体层EP2的侧面及上表面而形成有阶梯部。在此，所谓侧壁绝缘膜SW4b的内壁，在侧壁绝缘膜SW4b中，对应于至除去侧壁绝缘膜SW4a之前与侧壁绝缘膜SW4a相接触的一侧的侧面(侧壁)。
关于步骤S13a的蚀刻工序，以下进行具体说明。
步骤S13a的蚀刻优选通过如下三个阶段(第一阶段、第二阶段及第三阶段，参照图58～图60)的蚀刻来进行。
首先，作为步骤S13a的蚀刻的第一阶段，如图58所示，除去虚拟栅极GED的氮化硅膜SN1，该第一阶段的蚀刻在本实施方式3中也与上述实施方式1(上述步骤S13的第一阶段的蚀刻)相同。通过第一阶段的蚀刻，除去氮化硅膜SN1，并使多晶硅膜PL1露出。
接着，作为步骤S13a的蚀刻的第二阶段，如图59所示，除去虚拟栅极GED的多晶硅膜PL1，该第二阶段的蚀刻在本实施方式3中也与上述实施方式1(上述步骤S13的第二阶段的蚀刻)相同。通过第二阶段的蚀刻，除去多晶硅膜PL1，并使侧壁绝缘膜SW1及绝缘膜GID露出。
步骤S13a的蚀刻的第三阶段与上述实施方式1的步骤S13的第三阶段略有不同。在步骤S13a的蚀刻工序中，在通过第二阶段的蚀刻除去多晶硅膜PL1之后，改变蚀刻条件，通过第三阶段的蚀刻，如图60所示，除去侧壁绝缘膜SW1、SW4a及绝缘膜GID。优选的是，该第三阶段的蚀刻在侧壁绝缘膜SW1、SW4a及绝缘膜GID的蚀刻速度与半导体层SM1、EP2的蚀刻速度相比较快的蚀刻条件下，选择性地对侧壁绝缘膜SW1、SW4a及绝缘膜GID进行蚀刻。由此，能够抑制或防止在第三阶段的蚀刻中半导体层SM1、EP2被蚀刻。只要使侧壁绝缘膜SW1和侧壁绝缘膜SW4a由相同材料(在此为氧化硅)形成，就能够在相同的蚀刻工序中连续地对侧壁绝缘膜SW1和侧壁绝缘膜SW4a进行蚀刻。另外，只要使绝缘膜GID由与侧壁绝缘膜SW1、SW4a相同的材料(在此为氧化硅)形成，就能够在与除去侧壁绝缘膜SW1、SW4a的工序相同的蚀刻工序中除去绝缘膜GID。
另外，在第三阶段的蚀刻中，虽然除去了侧壁绝缘膜SW1、SW4a，但优选使侧壁绝缘膜SW4b留存。因此，在本实施方式3中，使侧壁绝缘膜SW4b由与侧壁绝缘膜SW4a不同的材料形成，并在侧壁绝缘膜SW1、SW4a(具体为氧化硅)的蚀刻速度与侧壁绝缘膜SW4b(具体为氮化硅)及半导体层SM1、EP2的蚀刻速度相比较快的蚀刻条件下，进行第三阶段的蚀刻。在此，由于侧壁绝缘膜SW1、SW4a由氧化硅形成，且侧壁绝缘膜SW4b由氮化硅形成，所以容易确保侧壁绝缘膜SW1、SW4a与侧壁绝缘膜SW4b之间的高蚀刻选择比。即，在第三阶段的蚀刻中，能够对侧壁绝缘膜SW1、SW4a进行蚀刻，并且使侧壁绝缘膜SW4b作为蚀刻阻挡膜发挥作用。另外，由于侧壁绝缘膜SW1、SW4a由氧化硅形成，所以也容易确保侧壁绝缘膜SW1、SW4a与半导体层SM1、EP2之间的高蚀刻选择比。
通过步骤S13a的上述三个阶段(第一阶段、第二阶段及第三阶段)的蚀刻除去虚拟栅极GED、绝缘膜GID及侧壁绝缘膜SW1、SW4a，由此，如图57及图60所示，形成槽TR1。
接着，与上述实施方式1相同地，如图61所示，在包括槽TR1的底面及侧面(侧壁)上的SOI衬底SUB的主面(主面整个面)上，即在包括槽TR1的底面及侧壁上的绝缘膜IL1上，形成栅极绝缘膜用的绝缘膜GIa(图47的步骤S14)。关于绝缘膜GIa，由于在上述实施方式1中进行了说明，所以在此省略其重复说明。
接着，与上述实施方式1相同地，在SOI衬底SUB的主面上、即在绝缘膜GIa上，以埋入槽TR1内的方式形成栅电极用的导电膜CD(图47的步骤S15)。关于导电膜CD，由于在上述实施方式1中进行了说明，所以在此省略其重复说明。
接着，如图62所示，在槽TR1内留存导电膜CD及绝缘膜GIa，并通过CMP法等除去槽TR1的外部的导电膜CD及绝缘膜GIa，从而形成栅电极GE及栅极绝缘膜GI(图47的步骤S16)。关于步骤S16，由于本实施方式3也与上述实施方式1相同，所以在此省略其重复说明。步骤S16是在槽TR1内隔着栅极绝缘膜GI而形成栅电极GE的工序。
留存在槽TR1内的导电膜CD成为栅电极GE，留存在槽TR1内的绝缘膜GIa成为栅极绝缘膜GI。而且，成为在栅电极GE与半导体层SM1(的上表面)之间、栅电极GE与半导体层EP2(的侧面及上表面)之间、以及栅电极GE与侧壁绝缘膜SW4b(的内壁)之间夹设有栅极绝缘膜GI的状态。栅电极GE及栅极绝缘膜GI分别作为MISFET的栅电极及栅极绝缘膜而发挥作用。
在隔着栅极绝缘膜GI(绝缘膜GIa)位于栅电极GE下方的半导体层SM1中，形成MISFET的沟道区域。另外，作为MISFET的源极或漏极发挥作用的半导体区域(杂质扩散层)，由n-型半导体区域EX和与其相比为高杂质浓度的n+型半导体区域SD形成，具有LDD结构。
由此，形成n沟道型的MISFET。
在本实施方式中，在步骤S13a中将形成在虚拟栅极GED的侧壁上且位于半导体层EP2上的侧壁绝缘膜SW4a与虚拟栅极GED一同除去，并在除去后的区域(槽TR1)内形成有栅电极GE。因此，不仅能够在虚拟栅极GED曾存在的区域内形成栅电极GE，还能在侧壁绝缘膜SW4a曾存在的区域内形成栅电极GE。由此，能够使栅电极GE的栅长方向上的尺寸大于虚拟栅极GED的尺寸，栅电极GE的一部分(栅长方向上的两端部侧)位于半导体层EP2上、即搭在半导体层EP2上。因此，栅电极GE的栅长方向上的端部位于半导体层EP2上。而且，n-型半导体区域EX的至少一部分位于栅电极GE的正下方。
以后的工序与上述实施方式1大致相同。即，如图63所示，与上述实施方式1相同地，形成上述绝缘膜IL2，形成上述接触孔CNT，在接触孔CNT内形成上述插塞PG，形成上述绝缘膜IL3，并形成上述布线M1。
图64及图65是本实施方式3的半导体器件的主要部分剖视图，图64与上述图1对应，图65与上述图2对应。
但是，在图64中，为了易于分辨半导体层SM1和半导体层EP2、EP3是哪个区域，用点剖面线表示半导体层EP2与半导体层EP3组合的整体，用细斜剖面线表示半导体层SM1整体。因此，在图64中，对于n-型半导体区域EX及n+型半导体区域SD的形成区域并未图示。另外，在图65中，为了易于分辨n-型半导体区域EX和n+型半导体区域SD是哪个区域，对n-型半导体区域EX整体标注了相同的剖面线，对n+型半导体区域SD整体标注了其他相同的剖面线。因此，将图64和图65组合来看的话，很容易理解半导体层SM1、EP2、EP4的构成、和半导体层SM1、EP2、EP3中的n-型半导体区域EX及n+型半导体区域SD的形成区域。此外，与上述图1及图2相同地，在图64及图65中，关于上述绝缘膜IL3及布线M1和更上层的构造，省略了图示。
图64及图65所示的本实施方式3的半导体器件与上述图1及图2所示的上述实施方式1的半导体器件之间的主要区别如下。此外，关于共同点省略说明。
在上述实施方式1的半导体器件中，如上述图1及图2所示，在SOI衬底SUB的半导体层SM1上，作为源极-漏极用的外延层形成有半导体层EP1。而且，栅电极GE的端部(栅长方向上的两端部)搭在半导体层EP1上。即，栅电极GE的栅长方向上的端部位于源极-漏极用的外延层即半导体层EP1上。
另一方面，如图64及图65所示，本实施方式3的半导体器件在SOI衬底SUB的半导体层SM1上，作为源极-漏极用的外延层，形成有半导体层SM1上的半导体层EP2和半导体层EP2上的半导体层EP3这两层。而且，栅电极GE的端部(栅长方向上的两端部)搭在半导体层EP2上。即，栅电极GE的栅长方向上的端部位于源极-漏极用的外延层即半导体层EP2上。此外，栅电极GE的栅长方向上的端部在图64中标注了附图标记EG而表示为端部EG。
另外，如上述图1及图2所示，在上述实施方式1中，在半导体层EP1上存在栅电极GE的一部分、侧壁绝缘膜SW3、和位于栅电极GE与侧壁绝缘膜SW3之间的部分的栅极绝缘膜GI。
另一方面，如图64及图65所示，在本实施方式3中，在半导体层EP2上存在栅电极GE的一部分、侧壁绝缘膜SW4b、和位于栅电极GE与侧壁绝缘膜SW4b之间的部分的栅极绝缘膜GI。
另外，在上述实施方式1中，栅电极GE的一部分(两端部)搭在半导体层EP1的倾斜的侧面SF1上。另一方面，在本实施方式3中，半导体层EP2的侧面并不倾斜，且栅电极的一部分(两端部)搭在半导体层EP2的上表面上。
另外，在上述实施方式1中，在SOI衬底SUB上以覆盖半导体层EP1的方式形成有绝缘膜IL1，栅电极GE埋入在形成于绝缘膜IL1上的槽TR内。另一方面，在本实施方式3中，在SOI衬底SUB上以覆盖半导体层EP2、EP3的方式形成有绝缘膜IL1，栅电极GE埋入在形成于绝缘膜IL1上的槽TR1内。另外，在上述实施方式1中，栅极绝缘膜GI形成在槽TR的侧面上及底面上，栅电极GE隔着栅极绝缘膜GI而埋入在槽TR内。另一方面，在本实施方式3中，栅极绝缘膜GI形成在槽TR1的侧面上及底面上，栅电极GE隔着栅极绝缘膜GI而埋入在槽TR1内。
在这样的本实施方式3的半导体器件中，通过与上述实施方式1所说明的大致相同的理由，也能抑制源极或漏极用的半导体区域与沟道区域之间的寄生电阻，因此能够使半导体器件的特性(电特性)提高。
即，在本实施方式的半导体器件中，也是栅电极GE的端部(栅长方向上的两端部)搭在源极-漏极用的外延层(在此为半导体层EP2)上。即，栅电极GE的栅长方向上的端部位于源极-漏极用的外延层(在此为半导体层EP2)上。换言之，在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，栅电极GE的端部位于源极-漏极用的外延层(在此为半导体层EP2)上。而且，该外延层(在此为半导体层EP2)形成在半导体层SM1的上表面上，该外延层(在此为半导体层EP2)的上表面处于比栅电极GE的正下方的半导体层SM1的上表面高的位置上。
因此，能够使栅电极GE可靠地与源极或漏极用的半导体区域(n-型半导体区域EX与n+型半导体区域SD的组合)重叠，通过该重叠，能够抑制源极或漏极用的半导体区域与沟道区域之间的寄生电阻。另外，由于源极或漏极用的半导体区域(n-型半导体区域EX与n+型半导体区域SD的组合)与栅电极GE的重叠部处的半导体层的厚度与半导体层SM1的厚度相比，能够增加与重叠部处的半导体层EP2的厚度相应的量，所以能够进一步抑制寄生电阻。因此，能够使具有MISFET的半导体器件的特性(电特性)提高。另外，还能够抑制因寄生电阻的值的偏差而导致的各MISFET的特性偏差。因此，能够使半导体器件的性能提高。另外，在本实施方式3中，也能够自对准地形成栅电极GE搭在半导体层EP2上的构造。
另外，在半导体层EP2形成之后在虚拟栅极GED的侧壁上形成侧壁绝缘膜SW4，然后将该侧壁绝缘膜SW4设为掩膜并进行离子注入，由此形成有n+型半导体区域SD，但在本实施方式3中，使侧壁绝缘膜SW4由侧壁绝缘膜SW4a及侧壁绝缘膜SW4b形成。因此，侧壁绝缘膜SW4a、SW4b的正下方的部分的半导体层EP2、SM1成为n-型半导体区域EX。而且，在步骤S13中，除去侧壁绝缘膜SW4a、SW4b中的侧壁绝缘膜SW4a，并使侧壁绝缘膜SW4b留存。因此，栅电极GE形成在侧壁绝缘膜SW4a曾存在的区域内，但在侧壁绝缘膜SW4b的存在区域内没有形成栅电极GE。因此，通过调整侧壁绝缘膜SW4a与侧壁绝缘膜SW4b的厚度比，能够不改变n-型半导体区域EX的尺寸地将n-型半导体区域EX与栅电极GE的重叠量控制为期望值。另外，在金属硅化物层SIL与栅电极GE之间，不仅夹设有栅极绝缘膜GI，还夹设有侧壁绝缘膜SW4a，因此，能够使栅电极GE与金属硅化物层SIL之间的耐压提高。
另外，在上述实施方式1及后述的实施方式4中，也能够取代侧壁绝缘膜SW2而适用本实施方式3的侧壁绝缘膜SW4，该情况下，在上述步骤S13及后述的步骤S13b中，与本实施方式3的步骤13a相同地，能够除去侧壁绝缘膜SW4a并使侧壁绝缘膜SW4b留存。
另外，在本实施方式3中，将源极-漏极用的外延层形成为半导体层EP2和半导体层EP3这两层。由此，能够获得以下优点。
即，在本实施方式3中，在形成半导体层EP2后，进行n-型半导体区域EX形成用的离子注入，之后，在形成半导体层EP3后，进行n+型半导体区域SD形成用的离子注入。因此，由于对半导体层EP3进行n+型半导体区域SD形成用的离子注入，但不进行n-型半导体区域EX形成用的离子注入，所以与进行双方离子注入的情况相比，即使由于离子注入而促使非晶化，也容易留存籽晶。因此，在步骤S8的激活退火时，由于种晶的存在而容易促进结晶化(单晶化)。因此，能够使源极-漏极区域进一步低电阻化，并能够实现半导体器件的性能的进一步提高。
(实施方式4)
在上述实施方式1～3中，对在SOI衬底SUB上形成MISFET的情况进行了说明。在本实施方式4中，对在半导体衬底SUB2上形成MISFET的情况进行说明。此外，在本实施方式4中，能够解决上述第一、第三及第四课题。
图66及图67是表示本实施方式4的半导体器件的制造工序的工序流程图。图68～图83是本实施方式4的半导体器件的制造工序中的主要部分剖视图。
首先，如图68所示，准备由具有例如1～10Ωcm左右的电阻率的p型单晶硅构成的半导体衬底(半导体晶圆)SUB2(图66的步骤S1b)。
然后，在半导体衬底SUB2上形成元件分离区域(未图示)。例如使用光刻技术及干式蚀刻技术等在半导体衬底SUB2的主面上形成元件分离槽，并使用成膜技术及CMP技术等在该元件分离槽内埋入绝缘膜，由此能够形成元件分离区域。在半导体衬底SUB2上，在由元件分离区域规定的活性区域内，如以下说明地形成MISFET。
接着，如图69所示，在预定形成p沟道型MISFET的区域内的半导体衬底SUB2中，形成n型阱NW。n型阱NW能够通过向半导体衬底SUB2离子注入n型杂质(例如砷)而形成。
接着，在半导体衬底SUB2上形成虚拟栅极GED(图66的步骤S2)。虽然虚拟栅极GED形成在半导体衬底SUB2上(n型阱NW上)，但虚拟栅极GED的形成方法和结构与上述实施方式1相同。
接着，如图70所示，在虚拟栅极GED的侧壁上，作为侧壁膜而形成侧壁绝缘膜SW1(图66的步骤S3)。由于侧壁绝缘膜SW1的结构和形成方法与上述实施方式1相同，所以在此省略其重复说明。
接着，如图71所示，通过单独地或组合地进行各向异性和各向同性的干式蚀刻，将半导体衬底SUB2(n型阱NW)蚀刻至规定深度并形成槽(衬底凹部、衬底后退部、凹部、凹陷部)TR2(图66的步骤S21)。
在步骤S21中，虚拟栅极GED和侧壁绝缘膜SW1作为蚀刻掩膜发挥作用。因此，槽TR2相对于虚拟栅极GED的侧壁上的侧壁绝缘膜SW1自对准地形成。但是，在进行各向同性的干式蚀刻的情况下，槽TR2以与侧壁绝缘膜SW1或虚拟栅极GED少许重叠的方式形成。在槽TR2的底部及侧壁上，Si衬底区域(构成n型阱NW的部分的半导体衬底SUB2)露出。槽TR2的深度能够设为例如20～40nm左右。
接着，如图72所示，在半导体衬底SUB2的槽TR2内，作为半导体层而使硅锗层(SiGe层、硅锗区域、外延硅锗层)EP4外延生长(图66的步骤S4c)。
硅锗层EP4是通过外延生长而形成的外延层(外延半导体层)，由硅锗(单晶硅锗)构成。硅锗层EP4在从半导体衬底SUB2的槽TR2露出的Si衬底区域上选择性地外延生长，但不形成在侧壁绝缘膜SW1上和氮化硅膜SN1上。另外，如上述实施方式1说明那样，由于虚拟栅极GED的多晶硅膜PL1被氮化硅膜SN1及侧壁绝缘膜SW1覆盖，所以在多晶硅膜PL1上没有形成外延层。
另外，硅锗层EP4优选以埋入槽TR2内、且与半导体衬底SUB2的主面(没有形成槽TR2的部分的半导体衬底SUB2的上表面)相比硅锗层EP4隆起的方式形成。该情况下，在步骤S4c中形成的硅锗层EP4的上表面处于比虚拟栅极GED的正下方的半导体衬底SUB2的上表面高的位置上。例如，以使硅锗层EP4的上表面与半导体衬底SUB2的主面相比高出10～40nm左右的方式形成硅锗层EP4。
另外，虽然以使硅锗层EP4的上表面比半导体衬底SUB2的主面高的方式形成硅锗层EP4，但优选的是，以使比半导体衬底SUB2的主面高的部分的硅锗层EP4的侧面SF2具有锥度的方式，使硅锗层EP4外延生长。即，优选的是，相对于半导体衬底SUB2的主面，比半导体衬底SUB2的主面高的部分的硅锗层EP4的侧面SF2倾斜。也就是说，优选以随着远离虚拟栅极GED而使硅锗层EP4的厚度变厚的方式，使硅锗层EP4的侧面SF2倾斜。比半导体衬底SUB2的主面高的部分的硅锗层EP4的侧面SF2的锥度能够通过调整硅锗层EP4的成膜用气体的组成和/或成膜温度等来控制。
另外，硅锗层EP4优选在外延生长时通过导入掺杂气体而成为导入了导电型杂质的硅锗层EP4。在形成p沟道型MISFET的情况下，优选成为导入了p型杂质的p型硅锗层EP4。该情况下，也可以不进行源极-漏极区域形成用的离子注入工序。
另外，作为在半导体衬底SUB2的槽TR2内外延生长的半导体层，优选为硅锗层。通过使用硅锗层，例如能够控制对沟道作用的应力。
即，这种技术通常称为利用单轴应力的应变硅晶体管。在本实施方式4的p沟道型MISFET的沟道区域内，通过形成在源极和漏极区域内的硅锗层EP4而产生压缩应力。通过该压缩应力使沟道区域的Si原子间的距离缩窄，从而能够使在源极与漏极间流动的载流子(空穴)的迁移率提高。因此，能够使在源极与漏极间流动的电流增加。此外，在本实施方式4中，在沟道区域内产生的应力的值为-1.3GP以上，与沟道无应变的情况相比，电流增加了10％以上。
此外，在本实施方式4中主要例示了p沟道型MISFET，但在以n沟道型MISFET实施的情况下，使用SiC(碳化硅、Silicon carbide)取代SiGe(硅锗、Silicon germanium)。即，在n沟道型MISFET的情况下，使用SiC层取代硅锗层EP4。该情况下，在n沟道型MISFET的沟道区域内，通过形成在源极及漏极区域内的SiC层而产生拉伸应力。通过该拉伸应力来扩大沟道区域的Si原子间的距离，从而能够使在源极与漏极间流动的载流子(电子)的迁移率提高。因此，能够使在源极与漏极间流动的电流增加。此外，此时，在沟道区域内产生的应力的值为+1.3GP以上，与沟道无应变的情况相比，电流增加了10％以上。
另外，上述SiGe层和SiC层均由于以外延生长的方式形成而能够产生较强的应力。即，在单纯地使Si层外延生长，然后离子注入Ge或C的情况下，无法产生较强的应力。
另外，在本实施方式4中，可以仅对p沟道型MISFET和n沟道型MISFET中的p沟道型MISFET使用上述SiGe层，也可以仅对n沟道型MISFET使用上述SiC层，还可以对p沟道型MISFET使用上述SiGe层、且对n沟道型MISFET使用上述SiC层。
接着，如图73所示，在虚拟栅极GED的侧壁上，作为侧壁膜而形成侧壁绝缘膜SW2(图66的步骤S6)。侧壁绝缘膜SW2的结构及形成方法与上述实施方式1基本相同。但是，在上述实施方式1中，侧壁绝缘膜SW2的底面与半导体层EP1相接触，相对地，在本实施方式4中，侧壁绝缘膜SW2的底面与硅锗层EP4相接触。
即，在本实施方式4中，侧壁绝缘膜SW2隔着侧壁绝缘膜SW1而与虚拟栅极GED的侧壁邻接，且形成在硅锗层EP4上(具体为硅锗层EP4的倾斜的侧面SF2上)。也就是说，侧壁绝缘膜SW2的底面与硅锗层EP4(具体为硅锗层EP4的倾斜的侧面SF2)相接触，侧壁绝缘膜SW2的内壁(与虚拟栅极GED相对的一侧的侧面)与虚拟栅极GED的侧壁上的侧壁绝缘膜SW1相接触。
接着，进行作为热处理的激活退火，用于将导入到硅锗层EP4等中的杂质激活(图66的步骤S8)。
此外，在步骤S6中形成侧壁绝缘膜SW2之后且在后述的步骤S10中形成金属硅化物层SIL之前不进行离子注入的情况下，也能够在步骤S6中形成侧壁绝缘膜SW2之前且在步骤S4c中形成硅锗层EP4之后，进行步骤S8的激活退火。
接着，如图74所示，通过硅化物自对准技术，在硅锗层EP4的表面(上层部)上形成金属硅化物层SIL(图67的步骤S10)。
关于步骤S10的金属硅化物层SIL形成工序，本实施方式4也与上述实施方式1基本相同，但在上述实施方式1中，主要在半导体层EP1上形成有金属硅化物层SIL，而在本实施方式4中，主要在硅锗层EP4上形成金属硅化物层SIL。另外，与上述实施方式1相同地，由于在虚拟栅极GED的多晶硅膜PL1上形成有氮化硅膜SN1，所以在虚拟栅极GED的多晶硅膜PL1的表面上没有形成金属硅化物层。
接着，如图75所示，与上述实施方式1相同地，在半导体衬底SUB2的主面(主面整个面)上形成绝缘膜IL1(图67的步骤S11)。即，以覆盖虚拟栅极GED及侧壁绝缘膜SW1、SW2的方式，在半导体衬底SUB2的主面上形成绝缘膜IL1。关于绝缘膜IL1，由于在上述实施方式1中进行了说明，所以在此省略其重复说明。
接着，如上述图76所示，与上述实施方式1相同地，通过CMP法对绝缘膜IL1的表面(上表面)进行研磨，由此，使虚拟栅极GED的上表面(即氮化硅膜SN1的上表面)露出(图67的步骤S12)。
接着，如图77所示，通过蚀刻除去虚拟栅极GED及侧壁绝缘膜SW1、SW2(图67的步骤S13b)。
通过在该步骤S13b中除去虚拟栅极GED及侧壁绝缘膜SW1、SW2，形成槽(凹部、开口部、凹陷部)TR3。槽TR3由在除去虚拟栅极GED及侧壁绝缘膜SW1、SW2之前、虚拟栅极GED及侧壁绝缘膜SW1、SW2所存在的区域(空间)构成。从槽TR3使半导体衬底SUB2(的上表面)、硅锗层EP4(的倾斜的侧面SF2)、和绝缘膜IL1的氮化硅膜SN3的内表面露出。
槽TR3的底面由半导体层SM1的上表面和硅锗层EP4的倾斜的侧面SF2形成。槽TR3的侧面(侧壁)由氮化硅膜SN3的内表面形成。能够将从槽TR3露出的、从半导体衬底SUB2的上表面到硅锗层EP4的倾斜的侧面SF2的范围视为槽TR3的底面。槽TR3的上部开放。在此，氮化硅膜SN3的内表面对应于与绝缘膜SO3相接触的一侧的相反侧的面。
步骤S13b的蚀刻优选通过如下三个阶段(第一阶段、第二阶段及第三阶段，参照图78～图80)的蚀刻来进行。
首先，作为步骤S13b的蚀刻的第一阶段，如图78所示，除去虚拟栅极GED的氮化硅膜SN1，该第一阶段的蚀刻在本实施方式4中也与上述实施方式1(上述步骤S13的第一阶段的蚀刻)相同。通过第一阶段的蚀刻，除去氮化硅膜SN1，并使多晶硅膜PL1露出。
接着，作为步骤S13b的蚀刻的第二阶段，如图79所示，除去虚拟栅极GED的多晶硅膜PL1，该第二阶段的蚀刻在本实施方式4中也与上述实施方式1(上述步骤S13的第二阶段的蚀刻)相同。通过第二阶段的蚀刻，除去多晶硅膜PL1，并使侧壁绝缘膜SW1及绝缘膜GID露出。
步骤S13b的蚀刻的第三阶段与上述实施方式1基本相同，能够如下进行。
即，在本实施方式4中，在步骤S13b的蚀刻工序中，在通过第二阶段的蚀刻除去多晶硅膜PL1之后，改变蚀刻条件，通过第三阶段的蚀刻，如图80所示，除去侧壁绝缘膜SW1、SW2及绝缘膜GID。优选的是，该第三阶段的蚀刻在侧壁绝缘膜SW1、SW2及绝缘膜GID的蚀刻速度与半导体衬底SUB2(n型阱NW)及硅锗层EP4的蚀刻速度相比较快的蚀刻条件下，选择性地对侧壁绝缘膜SW1、SW2及绝缘膜GID进行蚀刻。由此，能够抑制或防止在第三阶段的蚀刻中半导体衬底SUB2(n型阱NW)及硅锗层EP4被蚀刻。只要使侧壁绝缘膜SW1和侧壁绝缘膜SW2由相同材料(在此为氧化硅)形成，就能够在相同的蚀刻工序中连续地对侧壁绝缘膜SW1和侧壁绝缘膜SW2进行蚀刻。另外，只要使绝缘膜GID和侧壁绝缘膜SW1、SW2由相同材料(在此为氧化硅)形成，就能够在与除去侧壁绝缘膜SW1、SW2的工序相同的蚀刻工序中除去绝缘膜GID。
另外，在第三阶段的蚀刻中，虽然除去了侧壁绝缘膜SW1、SW2，但优选使绝缘膜IL1的氮化硅膜SN3留存。因此，在本实施方式4中，使侧壁绝缘膜SW2由与绝缘膜IL1的氮化硅膜SN3不同的材料形成，并在侧壁绝缘膜SW1、SW2(具体为氧化硅)的蚀刻速度与绝缘膜IL1的氮化硅膜SN3、半导体衬底SUB2及硅锗层EP4的蚀刻速度相比较快的蚀刻条件下，进行第三阶段的蚀刻。在此，由于侧壁绝缘膜SW1、SW2由氧化硅形成，所以容易确保侧壁绝缘膜SW1、SW2与绝缘膜IL1的氮化硅膜SN3之间的高蚀刻选择比。即，在第三阶段的蚀刻中，能够对侧壁绝缘膜SW1、SW2进行蚀刻，并且使绝缘膜IL1的氮化硅膜SN3作为蚀刻阻挡膜发挥作用。另外，由于侧壁绝缘膜SW1、SW2由氧化硅形成，所以也容易确保侧壁绝缘膜SW1、SW2与半导体衬底SUB2及硅锗层EP4之间的高蚀刻选择比。
通过步骤S13b的上述三个阶段(第一阶段、第二阶段及第三阶段)的蚀刻除去虚拟栅极GED、及侧壁绝缘膜SW1、SW2，由此，如图77及图80所示，形成槽TR3。
另外，在本实施方式4中，与上述实施方式1相同地，也能够进行上述步骤S9，在虚拟栅极GED的侧壁上隔着侧壁绝缘膜SW1、SW2而形成上述侧壁绝缘膜SW3，然后在步骤S10中形成金属硅化物层SIL。该情况下，与上述实施方式1相同地，在本实施方式4中，也优选在步骤S13中留存侧壁绝缘膜SW3，槽TR3的侧面(侧壁)由侧壁绝缘膜SW3的内壁形成。
另外，在本实施方式4中，与上述实施方式2相同地，也可以使侧壁绝缘膜SW1、SW2由氮化硅形成，该情况下，步骤S13b的蚀刻能够与上述实施方式2的步骤S13相同地进行。
接着，与上述实施方式1相同地，如图81所示，在包括槽TR3的底面及侧面(侧壁)上的半导体衬底SUB2的主面(主面整个面)上，即在包括槽TR1的底面及侧壁上的绝缘膜IL1上，形成栅极绝缘膜用的绝缘膜GIa(图67的步骤S14)。关于绝缘膜GIa，由于在上述实施方式1中进行了说明，所以在此省略其重复说明。此外，与上述实施方式1相同地，在形成绝缘膜GIa之前，也可以形成1nm以下的氧化硅膜来作为界面层。
接着，与上述实施方式1相同地，如图82所示，在半导体衬底SUB2的主面上，即在绝缘膜GIa上，以埋入槽TR3内的方式形成栅电极用的导电膜(导电体膜)CD(图67的步骤S15)。关于导电膜CD，由于在上述实施方式1中进行了说明，所以在此省略其重复说明。
接着，如图82所示，在槽TR3内留存导电膜CD及绝缘膜GIa，并通过CMP法等除去槽TR3的外部的导电膜CD及绝缘膜GIa，从而形成栅电极GE及栅极绝缘膜GI(图67的步骤S16)。关于步骤S16，由于本实施方式4也与上述实施方式1相同，所以在此省略其重复说明。步骤S16是在槽TR1内隔着栅极绝缘膜GI而形成栅电极GE的工序。此外，与上述实施方式1相同地，也可以使栅电极GE为金属膜与多晶硅膜的层叠构造、或者使不同金属膜层叠而成的构造。
留存在槽TR3内的导电膜CD成为栅电极GE，留存在槽TR3内的绝缘膜GIa成为栅极绝缘膜GI。而且，成为在栅电极GE与半导体衬底SUB2的上表面之间、栅电极GE与硅锗层EP4的倾斜的侧面SF2之间、以及栅电极GE与氮化硅膜SN3(的内表面)之间夹设有栅极绝缘膜GI的状态。栅电极GE及栅极绝缘膜GI分别作为MISFET的栅电极及栅极绝缘膜而发挥作用。
在隔着栅极绝缘膜GI(绝缘膜GIa)位于栅电极GE下方的半导体衬底SUB2上，形成MISFET的沟道区域。另外，作为MISFET的源极或漏极发挥作用的半导体区域(杂质扩散层)，由硅锗层EP4形成。
由此，形成p沟道型的MISFET。
在本实施方式4中，在步骤S13b中将形成在虚拟栅极GED的侧壁上且位于硅锗层EP4上的侧壁绝缘膜SW2与虚拟栅极GED一同除去，并在除去后的区域(槽TR3)内形成有栅电极GE。因此，不仅能够在虚拟栅极GED曾存在的区域内形成栅电极GE，也能够在侧壁绝缘膜SW2曾存在的区域内形成栅电极GE。由此，能够使栅电极GE的栅长方向上的尺寸大于虚拟栅极GED的尺寸，栅电极GE的一部分(栅长方向上的两端部侧)位于硅锗层EP4上、即搭在硅锗层EP4上。因此，栅电极GE的栅长方向上的端部位于硅锗层EP4上。而且，硅锗层EP4的一部分(即源极或漏极用的半导体区域的一部分)位于栅电极GE的正下方。
以后的工序与上述实施方式1大致相同。即，如图83所示，与上述实施方式1相同地，形成上述绝缘膜IL2，形成上述接触孔CNT，在接触孔CNT内形成上述插塞PG，形成上述绝缘膜IL3，并形成上述布线M1。
图84是本实施方式4的半导体器件的主要部分剖视图。
本实施方式4中，不是在SOI衬底上，而是在块体的半导体衬底SUB2上形成有MISFET。在该半导体衬底SUB2上，隔着栅极绝缘膜GI而形成有栅电极GE。另外，在半导体衬底SUB2上形成有槽TR2，并在该槽TR2内作为源极-漏极用的外延层而形成有硅锗层EP4。
即，在半导体衬底SUB2上形成有槽TR2，并在该槽TR2内埋入有源极-漏极用的外延层。埋入在该槽TR2内的源极-漏极用的外延层在p沟道型MISFET的情况下是硅锗层EP4。如上所述，在将本实施方式4适用于n沟道型MISFET的情况下，埋入在槽TR2内的源极-漏极用的外延层是SiC层。图84例示了p沟道型MISFET的情况，但在将本实施方式4适用于n沟道型MISFET的情况下，在图84中，将n型阱NW替换为p型阱，将硅锗层EP4替换为SiC层。此外，MISFET的沟道区域形成在半导体衬底SUB2的硅衬底区域(p沟道型MISFET的情况下是构成n型阱NW的单晶硅区域(硅衬底区域)、n沟道型MISFET的情况下是构成p型阱的单晶硅区域(硅衬底区域))内。
虽然硅锗层EP4形成在栅电极GE的两侧(栅长方向上的两侧)上，但栅电极GE的栅长方向上的端部位于硅锗层EP4上。换言之，在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，栅电极GE的端部位于硅锗层EP4上。也就是说，栅电极GE的端部(栅长方向上的两端部)搭在硅锗层EP4上。
即，虽然栅电极GE的栅长方向上的中央部侧位于没有形成硅锗层EP4的部分的半导体衬底SUB2上，但栅电极GE的栅长方向上的两端部侧搭在硅锗层EP4上。也就是说，栅电极GE的中央部侧(栅长方向上的中央部侧)虽然不与硅锗层EP4重叠(未在半导体衬底SUB2的厚度方向上重叠)，但栅电极GE的端部(栅长方向上的端部)与硅锗层EP4重叠(在半导体衬底SUB2的厚度方向上重叠)。换言之，在栅电极GE的两端部附近(栅长方向上的两端部附近)的正下方存在硅锗层EP4，而在栅电极GE的中央部侧(栅长方向上的中央部侧)的正下方不存在硅锗层EP4(存在硅衬底区域)。
而且，虽然硅锗层EP4形成(埋入)在半导体衬底SUB2的槽TR2内，但硅锗层EP4的上表面处于比栅电极GE的正下方的半导体衬底SUB2的上表面高的位置上。在此，栅电极GE的正下方的半导体衬底SUB2的上表面对应于与栅电极GE下方的栅极绝缘膜GI相接触的部分的半导体衬底SUB2的表面(上表面)，在图84中标注了附图标记UF2而表示为上表面UF2。
由于在硅锗层EP4内导入了p型杂质，所以硅锗层EP4成为作为源极或漏极发挥作用的半导体区域。栅电极GE的下部的半导体衬底SUB2成为形成有MISFET的沟道的区域(沟道形成区域)。因此，源极或漏极用的半导体区域(在此为硅锗层EP4)的一部分位于栅电极GE的正下方。
此外，在上述实施方式1中，在SOI衬底SUB上以覆盖半导体层EP1的方式形成有绝缘膜IL1，栅电极GE埋入在形成于绝缘膜IL1上的槽TR内。另一方面，在本实施方式4中，在半导体衬底SUB2上以覆盖硅锗层EP4的方式形成有绝缘膜IL1，栅电极GE埋入在形成于绝缘膜IL1上的槽TR3内。另外，在上述实施方式1中，栅极绝缘膜GI形成在槽TR的侧面上及底面上，栅电极GE隔着栅极绝缘膜GI而埋入在槽TR内。另一方面，在本实施方式4中，栅极绝缘膜GI形成在槽TR3的侧面上及底面上，栅电极GE隔着栅极绝缘膜GI而埋入在槽TR3内。
另外，在上述实施方式1中，半导体层EP1的侧面SF1倾斜，且栅电极GE的栅长方向上的端部位于该半导体层EP1的倾斜的侧面SF1上。另一方面，在本实施方式4中，硅锗层EP4的侧面SF2倾斜，且栅电极GE的栅长方向上的端部位于该硅锗层EP4的倾斜的侧面SF2上。换言之，在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，硅锗层EP4的侧面(栅电极GE侧的侧面)SF2倾斜，在MISFET(将栅电极GE作为栅电极的MISFET)的栅长方向上，栅电极GE的端部位于半导体层EP1的倾斜的侧面SF2上。即，栅电极GE的端部(栅长方向上的两端部)搭在硅锗层EP4的倾斜的侧面SF2上。
关于这样的半导体器件，能够获得如下效果。
即，在步骤S4c中将硅锗层EP4形成为掺杂了导电型杂质(形成p沟道型MISFET的情况下为p型杂质)的外延层的情况下，难以形成源极或漏极用的半导体区域(硅锗层EP4)与虚拟栅极GED之间的重叠。因此，与本实施方式不同，在不除去虚拟栅极GED的多晶硅膜PL1而用作半导体器件的栅电极的情况下，可能会使源极或漏极用的半导体区域(硅锗层EP4)与栅电极之间的重叠不足、而源极或漏极用的半导体区域与沟道区域之间的寄生电阻变大。
另外，作为本实施方式4的变形例，也存在如下情况：在步骤S4c中将硅锗层EP4形成为未掺杂或以低浓度掺杂的硅锗层之后，进行与上述步骤S5相同的p-型半导体区域EX形成用的离子注入，然后，在步骤S6中形成侧壁绝缘膜SW2之后，进行与上述步骤S7相同的p+型半导体区域SD形成用的离子注入。该情况下，p-型半导体区域EX及p+型半导体区域SD主要形成在硅锗层EP4上。但是，由于硅锗层EP4的上表面处于比栅电极GE的正下方的半导体衬底SUB2的上表面高的位置上，所以通过离子注入导入的p型杂质难以扩散至虚拟栅极GED的正下方的区域，因此，难以形成源极或漏极用的半导体区域与虚拟栅极GED之间的重叠。由此，与本实施方式不同，在不除去虚拟栅极GED的多晶硅膜PL1而用作半导体器件的栅电极的情况下，可能会使源极或漏极用的半导体区域(硅锗层EP4)与栅电极之间的重叠不足、而源极或漏极用的半导体区域与沟道区域之间的寄生电阻变大。
对此，在本实施方式4中，在步骤S13b中将在硅锗层EP4形成后形成在虚拟栅极GED的侧壁上的侧壁绝缘膜SW2与虚拟栅极GED一同除去，然后形成栅电极GE。由此，不仅在虚拟栅极GED曾形成的区域内形成栅电极GE，也在侧壁绝缘膜SW2曾形成的区域内形成栅电极GE。因此，栅电极GE的端部(栅长方向上的两端部)搭在硅锗层EP4上，且栅电极GE的栅长方向上的端部位于硅锗层EP4上。因此，能够可靠地确保源极或漏极用的半导体区域(硅锗层EP4)与栅电极GE之间的重叠，能够抑制源极或漏极用的半导体区域与沟道区域之间的寄生电阻。也就是说，在使硅锗层EP4作为p型掺杂的外延层生长的情况下，以及，如本实施方式4的上述变形例那样，在通过离子注入在硅锗层EP4中形成上述p-型半导体区域EX及p+型半导体区域SD的情况下，均能够抑制寄生电阻。由此，能够解决上述第一课题。
因此，能够使具备MISFET的半导体器件的特性(电特性)提高。另外，由于能够抑制因寄生电阻的值的偏差而导致的各MISFET的特性偏差。由此，能够使半导体器件的性能提高。另外，在本实施方式4中，也能自对准地形成栅电极GE搭在硅锗层EP4上的构造。
另外，在本实施方式4中，也为硅锗层EP4具有倾斜面(倾斜的侧面SF2)，且栅极绝缘膜GI(绝缘膜GIa)和栅电极GE沿着倾斜部(倾斜的侧面SF2)而形成。由此，在槽TR3内容易均匀地形成栅极绝缘膜GI(绝缘膜GIa)的膜厚。因此，能够消除上述第三课题所述的、MISFET的耐压降低的不良。
另外，在本实施方式4中，也能够使槽TR3的口径大于虚拟栅极GED的长度。因此，如图81所示，由于可以确保纵横比(能够缩小槽TR3的纵横比)，所以即使在槽TR3内堆积成为栅电极GE的导电膜CD的情况下，也难以产生空缺。因此，能够消除上述第四课题所述的不良。
进一步地，在本实施方式4的MISFET中，也由于栅电极GE的上部长度(与栅电极GE的下部长度相比)较长，所以能够使栅电极GE整体的体积增加，因此，能够实现栅电极GE的低电阻化。
以上，基于实施方式具体说明了本发明人所研发的发明，但本发明并不限定于所述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
附图标记的说明
BOX1 绝缘层
BR 阻隔导体膜
CD 导电膜
CNT 接触孔
EG 端部
EG1、EG2、EG3、EG4 角部
EP1、EP2、EP3 半导体层
EP4 硅锗层
EX n-型半导体区域
GE、GE101、GE102 栅电极
GED 虚拟栅极
GI、GI101、GI102 栅极绝缘膜
GIa 绝缘膜
GID 绝缘膜
IL1、IL2、IL3 绝缘膜
IL101 层间绝缘膜
M1 布线
ME 金属膜
MC1 主导体膜
PG 插塞
PL1 多晶硅膜
NW n型阱
SD n+型半导体区域
SF1、SF1a、SF2 侧面
SIL 金属硅化物层
SM1、SM2 半导体层
SN1、SN2、SN101、SN103 氮化硅膜
SN3 衬垫膜
SO1、SO2、SO103 氧化硅膜
SO3 绝缘膜
SUB SOI衬底
SUB1 衬底
SUB2 半导体衬底
SW1、SW1a、SW2、SW2a、SW3、SW4、SW4a、SW4b 侧壁绝缘膜
TR、TR1、TR2、TR3、TR101 槽
UF1、UF2 下表面
WT 布线槽

Claims (20)

1.一种半导体器件，其特征在于，具有MISFET，所述MISFET包括衬底、隔着栅极绝缘膜而形成在所述衬底上的栅电极、和形成在所述衬底上的源极-漏极用的第一外延层，
在所述衬底上，以覆盖所述第一外延层的方式形成有第一绝缘膜，
所述栅电极埋入在形成于所述第一绝缘膜上的第一槽内，
所述第一外延层的上表面处于比所述栅电极的正下方的所述衬底的上表面高的位置上，
在所述MISFET的栅长方向上，所述栅电极的端部位于所述第一外延层上。
2.根据权利要求1所述的半导体器件，其特征在于，
在所述MISFET的栅长方向上，所述第一外延层的侧面倾斜，
在所述MISFET的栅长方向上，所述栅电极的所述端部位于所述第一外延层的倾斜的所述侧面上。
3.根据权利要求2所述的半导体器件，其特征在于，
所述栅极绝缘膜形成在所述第一槽的侧面上及底面上，
所述栅电极隔着所述栅极绝缘膜而埋入在所述第一槽内。
4.根据权利要求1所述的半导体器件，其特征在于，
所述衬底是具有支承衬底、所述支承衬底上的绝缘层、和所述绝缘层上的半导体层的SOI衬底，
所述第一外延层形成在所述半导体层上，
在所述第一外延层及所述半导体层中，形成有源极或漏极用的半导体区域，
所述栅电极的所述端部位于所述源极或漏极用的半导体区域上。
5.根据权利要求4所述的半导体器件，其特征在于，
所述源极或漏极用的半导体区域具有第一区域、和与所述第一区域邻接且与所述第一区域相比为高杂质浓度的第二区域，
所述第一区域的至少一部分位于所述栅电极的正下方。
6.根据权利要求1所述的半导体器件，其特征在于，
在所述衬底上形成有第二槽，
所述第一外延层埋入在所述第二槽内。
7.根据权利要求6所述的半导体器件，其特征在于，
所述衬底是硅，
所述MISFET的沟道区域形成于所述硅中，
所述MISFET是p沟道型MISFET，
所述第一外延层包含SiGe。
8.根据权利要求6所述的半导体器件，其特征在于，
所述衬底是硅，
所述MISFET的沟道区域形成于所述硅中，
所述MISFET是n沟道型MISFET，
所述第一外延层包含SiC。
9.一种具有MISFET的半导体器件的制造方法，其特征在于，具有如下工序：
(a)工序，准备衬底的
(b)工序，在所述衬底上形成虚拟栅极；
(c)工序，在所述(b)工序后，在所述衬底上形成源极-漏极形成用的第一外延层；
(d)工序，在所述(c)工序后，在所述虚拟栅极的侧壁上形成第一侧壁膜；
(e)工序，在所述(d)工序后，以覆盖所述虚拟栅极的方式，在所述衬底上形成第一绝缘膜；
(f)工序，在所述(e)工序后，除去所述第一绝缘膜的一部分而使所述虚拟栅极的上表面露出；
(g)工序，在所述(f)工序后，除去所述虚拟栅极及所述第一侧壁膜而形成第一槽；以及
(h)工序，在所述(g)工序后，在所述第一槽内隔着栅极绝缘膜而形成栅电极。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，
在所述(d)工序中，所述第一侧壁膜形成在所述第一外延层上，
在所述(h)工序后，在所述MISFET的栅长方向上，栅电极的端部位于所述第一外延层上。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，
在所述(c)工序中，以使所述第一外延层的上表面比所述虚拟栅极的正下方的所述衬底的上表面高的方式，形成所述第一外延层。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，
在所述(b)工序中形成的所述虚拟栅极包含多晶硅膜，
在所述(b)工序后且在所述(c)工序前，具有(b1)工序，即在所述虚拟栅极的侧壁上形成第二侧壁膜的工序，
在所述(d)工序中，在所述虚拟栅极的侧壁上，隔着所述第二侧壁膜而形成所述第一侧壁膜，
在所述(g)工序中，除去所述虚拟栅极、所述第一侧壁膜及所述第二侧壁膜而形成所述第一槽。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，
所述虚拟栅极由第二绝缘膜、所述第二绝缘膜上的所述多晶硅膜、和所述多晶硅膜上的第三绝缘膜构成。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，
所述第一绝缘膜具有氮化硅膜和所述氮化硅膜上的第四绝缘膜，
所述第一侧壁膜及所述第二侧壁膜由氧化硅构成。
15.根据权利要求11所述的半导体器件的制造方法，其特征在于，
所述第一绝缘膜具有氮化硅膜和所述氮化硅膜上的第四绝缘膜，
所述第一侧壁膜及所述第二侧壁膜由氮化硅构成。
16.根据权利要求11所述的半导体器件的制造方法，其特征在于，
所述衬底是具有支承衬底、所述支承衬底上的绝缘层、和所述绝缘层上的半导体层的SOI衬底，
在所述(b)工序中，在所述半导体层上形成所述虚拟栅极，
在所述(c)工序中，在所述半导体层上形成所述第一外延层，
在所述(c)工序后且在所述(d)工序前，具有(c1)工序，即将所述虚拟栅极作为掩膜而对所述第一外延层及所述半导体层进行离子注入的工序，
在所述(d)工序后且在所述(e)工序前，具有(d1)工序，即将所述虚拟栅极和所述第一侧壁膜作为掩膜而对所述第一外延层及所述半导体层进行离子注入的工序，
通过所述(c1)工序及所述(d1)工序，在所述第一外延层及所述半导体层上形成源极或漏极用的半导体区域。
17.根据权利要求11所述的半导体器件的制造方法，其特征在于，
在所述(c)工序中，以使所述第一外延层的侧面倾斜的方式，形成所述第一外延层，
在所述(d)工序中，所述第一侧壁膜形成在所述第一外延层的倾斜的所述侧面上，
在所述(h)工序中形成的所述栅电极的所述端部，位于所述第一外延层的倾斜的所述侧面上。
18.根据权利要求11所述的半导体器件的制造方法，其特征在于，
在所述(d)工序后且在所述(e)工序前，具有：
(d2)工序，在所述虚拟栅极的侧壁上隔着所述第一侧壁膜而形成所述第三侧壁膜；以及，
(d3)工序，在所述(d2)工序后，在所述第一外延层上形成金属硅化物层，
在所述(g)工序中，除去所述第一侧壁膜，并留存所述第三侧壁膜。
19.根据权利要求11所述的半导体器件的制造方法，其特征在于，
在所述(d)工序后且在所述(e)工序前，具有(d4)工序，即在所述第一外延层上形成源极-漏极形成用的第二外延层的工序。
20.根据权利要求11所述的半导体器件的制造方法，其特征在于，
所述第一侧壁膜由第四侧壁膜与第五侧壁膜的叠层构成，
所述第四侧壁膜与所述第五侧壁膜相比处于接近所述虚拟栅极的一侧，
在所述(g)工序中，除去所述第四侧壁膜，并留存所述第五侧壁膜。
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