JP2006245378A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】一度のシリサイド化工程により製造でき、かつ小さなソース及びドレイン抵抗を有するフルシリサイド型電界効果トランジスタを提供する。
【解決手段】ソース電極及びドレイン電極１１、１２の上面が、シリサイドゲート電極２上面より高くする。シリサイドゲート電極２は、シリコンゲート電極２ａへの金属の拡散により形成され、ソース電極１１及びドレイン電極１２は、シリコンゲート電極２より厚いシリコン層１１ａ、１２ａへの金属拡散により形成する。ゲート電極２よりソース及びドレイン電極１１、１２が高いから、ソース及びドレイン電極１１、１２を上面からの金属拡散により半導体基板１の浅い領域に留まるように形成しても、ゲート電極２は完全にシリサイド化される。また、ソース及びドレイン電極が浅いので、接触抵抗が小さい。
【選択図】図１

Description

本発明はソース抵抗及びドレイン抵抗が小さなフルシリサイド型電界効果トランジスタ及びその製造方法に関する。

シリサイドゲート電極を有し、ソース電極及びドレイン電極がシリサイドからなるフルシリサイド型電界効果トランジスタ、従来のポリシリコンゲートＭＯＳトランジスタよりもゲート空乏化を抑制できるので、駆動電流の向上が見込まれており今後の利用が期待されている。

しかし、ポリシリコンゲートＭＯＳトランジスタと同様の従来の製造方法では、フルシリサイド型ＭＯＳトランジスタのソース及びドレイン抵抗を小さくすることは困難であった。以下、その理由を製造工程に基づいて説明する。

図２は従来の半導体装置の製造方法の断面工程図であり、フルシリサイド型ＭＯＳトランジスタの製造過程におけるトランジスタを含む断面を表している。従来の製造方法では、まず、図２（ａ）を参照して、シリコンからなる半導体基板１の表面に素子分離溝７を形成し、半導体基板１表面の素子分離溝７で画定された領域上にゲート絶縁膜３を介してシリコンゲート電極２ａを形成する。次いで、シリコンゲート電極２ａをマスクとして不純物をイオン注入し、ＬＤＤ構造を有するＭＯＳトランジスタのソース及びドレイン領域のエクステンション領域となる浅い低濃度不純物領域８を形成する。

次いで、シリコンゲート電極２ａの側面に窒化膜４及び酸化膜５の 2層からなるサイドウオール６を形成した後、図２（ｂ）を参照して、シリコンゲート電極２ａ及びサイドウオール６をマスクとするイオン注入により、ソース及びドレイン領域となる高濃度不純物領域９を形成する。

次いで、図２（ｃ）を参照して、シリコンが表出している高濃度不純物領域９及びシリコンゲート電極２ａ上面に、金属例えばＣｕ又はＮｉを選択成長して金属膜１０を形成する。

次いで、図２（ｄ）を参照して、熱処理により金属膜１０を構成する金属原子を高濃度不純物領域９及びシリコンゲート電極２ａ中に拡散させ、これらをシリサイド化する。これにより、シリコンゲート電極２ａは全体がシリサイドからなるシリサイドゲート電極２に変換される。また、高濃度不純物領域９にはシリサイドからなるソース電極１１及びドレイン電極１２が形成される。（フルシリサイドＭＯＳトランジスタの製造方法については例えば特許文献１を参照。）。

上記の製造方法では、シリコンゲート電極２ａを完全にシリサイドゲート電極２へ変換するために、金属膜１０の金属原子をシリコンゲート電極２ａの上面から下面まで拡散させる熱処理を行なう。このとき、高濃度不純物領域９上に堆積された金属膜１０の金属原子もシリコンゲート電極２ａの厚さより深く拡散する。従って、図２（ｄ）を参照して、ソース電極１１及びドレイン電極１２は、高濃度不純物領域９（ソース及びドレイン領域）よりも深くまで達する厚いシリサイド電極となる。

その結果、ソース電極１１及びドレイン電極１２が、低濃度不純物領域９の端面に直接接することとなる。この低濃度不純物領域８の端面とシリサイド電極（ソース及びドレイン電極１１、１２）との接触面積は小さいので、この端面に形成される低濃度不純物領域８とソース及びドレイン電極１１、１２との間の抵抗を小さくすることは難しい。このため、この方法で製造されたフルシリサイドＭＯＳトランジスタのソース抵抗及びドレイン抵抗は大きくなる。なお、ＬＤＤ構造を有しないフルシリサイドＭＯＳトランジスタでは、チャネルが直接シリサイドからなるソース及びドレイン電極１１、１２に接するので、ＬＤＤ構造のフルシリサイドＭＯＳトランジスタと同様にソース及びドレイン抵抗が大きくなる。

シリサイドからなるソース及びドレイン電極１１、１２をソース及びドレイン領域（高濃度不純物領域９に相当する。）より浅く形成することで、シリサイド電極（ソース及びドレイン電極１１、１２）と高濃度不純物領域９との接触面積を大きくし、接触抵抗を小さくする方法が知られている。かかるシリサイドからなる浅いソース及びドレイン電極１１、１２の形成方法は、例えば特許文献２に開示されている。以下、この方法について説明する。

図３は従来の浅いシリサイド電極の形成方法を説明する断面工程図であり、特許文献２に開示されているソース及びドレイン電極の形成工程を表している。この方法では、先ず、図３（ａ）を参照して、シリコン基板１上にゲート絶縁膜３を介して積層されたポリシリコン層５１及びシリサイド層５２を窒化膜マスク５３を用いてパターニングし、ポリシリコン層５１上に積層されたシリサイド層５２からなるゲート電極５０を形成する。次いで、ゲート電極５０及び窒化膜マスク５３をマスクとするイオン注入により、低濃度不純物領域８を形成する。このとき、ゲート電極５０の両側に表出する半導体基板１表面に予め犠牲酸化膜５８を形成しておく。

次いで、酸化膜５４、窒化膜５５及び酸化膜５６の３層からなるサイドウオール５２をゲート電極５０の側壁上へ形成し、このサイドウオール５２及びゲート電極５０をマスクとするイオン注入によりソース及びドレイン領域となる高濃度不純物領域９を形成する。

次いで、図３（ｂ）を参照して、最外層の酸化膜５６をエッチング除去する。このとき、窒化膜５５の下側の犠牲酸化膜５８がオーバエッチングされて窒化膜５５の下側５５ａが庇状に突出する。次いで、シリコン表出面に選択的にシリコンを成長するＣＶＤ法を用いて、シリコンが表出するソース及びドレイン領域上に選択的にシリコン層５９ａを堆積する。その後、全面に金属膜６０を堆積する。

次いで、加熱して金属膜６０の金属をシリコン層５９ａと拡散反応させ、ソース及びドレイン領域上にシリサイド電極５９を形成する。次いで、未反応の金属膜５９ａをエッチング除去して図３（ｃ）に示すＭＯＳトランジスタが製造される。

この方法では、ソース及びドレイン領域上に堆積されたシリコン層５９ａを上面から金属を拡散させてシリサイドに変換しソース及びドレイン電極（シリサイド電極５９）とするので、シリサイド電極５９を浅く形成することができる。このため、シリサイド電極５９がソース及びドレイン領域を貫通しないので、シリサイド電極５９と高濃度不純物領域９（ソース及びドレイン領域）との接触面積が大きく、小さなソース及びドレイン抵抗を有するＭＯＳトランジスタを製造することができる。（シリコン層５９ａを堆積してシリサイド電極５９を形成する方法は、例えば特許文献２を参照。なお、ソース及びドレイン領域上に選択的にシリコン層を堆積するＭＯＳトランジスタの製造方法は、例えば特許文献３を参照。）
特開昭６２−１７６１６９号公報 特開２００３−３３２５７５号公報 特開平１１−０２６５７４号公報

上述したように、従来のシリサイドゲート電極とソース及びドレイン電極とが同時に形成されるフルシリサイド型電界効果トランジスタ（フルシリサイド型ＭＯＳトランジスタ）では、シリサイド電極が深く形成されるためチャネル又は低濃度不純物領域との接触面積が小さくなり、ソース抵抗及びドレイン抵抗が大きいという問題があった。

また、上述したソース及びドレイン領域上に選択的にシリコン層を堆積しこれをシリサイド化してソース及びドレイン電極を形成する電界効果トランジスタは、ポリシリコンゲート電極のトランジスタであってフルシリサイド型ではない。そして、ゲート電極を先に形成し、その後、別のシリサイド化工程を用いてシリサイドからなるソース及びドレイン電極を形成している。

この製造方法を、フルシリサイド型電界効果トランジスタに適用するには、初めにシリサイドゲート電極を形成した後、ゲート電極の製造工程とは別に改めてソース及びドレイン電極を形成しなければならず、製造工程が複雑になる。また、このような製造方法を、ゲート電極とソース及びドレイン電極とを同時に形成するフルシリサイド型電界効果トランジスタの製造に適用した技術は知られていない。

本発明は、シリサイドゲート電極とシリサイドからなるソース及びドレイン電極をシリサイド化のための同一の拡散工程により製造することができ、かつソース抵抗及びドレイン抵抗が小さなフルシリサイド型電界効果トランジスタの構造及びその製造方法を提供することを目的としている。

上記課題を解決するための本願発明に係る電界効果トランジスタは、フルシリサイド型電界効果トランジスタであって、ソース電極及びドレイン電極の上面がシリサイドゲート電極の上面より高いことに一つの特徴を有する。

通常、フルシリサイド型電界効果トランジスタのゲート電極、ソース及びドレイン電極は、特許文献１を参照して上述したように、ゲート電極及びソース及びドレイン電極の形成領域にシリコン層を形成し、これらのシリコン層の上面から金属を拡散反応させてこれらのシリコン層をシリサイド化することで形成される。

上記本発明に係る電界効果トランジスタでは、ゲート電極よりもソース及びドレイン電極の上面が高い。即ち、これらの電極に変換されるべきシリコン層の半導体基板表面からの高さは、ゲート電極になるシリコン層よりもソース及びドレイン電極になるシリコン層の方が高い。このため、ゲート電極とソース及びドレイン電極とを同一の拡散工程（シリコン層上面からの金属拡散工程）により同時に形成すると、金属拡散によりシリサイド化した層の底面位置はゲート電極よりソース及びドレイン電極の方が高い。

従って、金属の拡散工程によりソース及びドレイン電極をその底面が半導体基板表面の浅い位置に止まるように形成しても、同時に同じ拡散工程によりゲート電極は全体が完全にシリサイドゲート電極へ変換される。このように、本発明の電界効果トランジスタでは、シリサイドゲート電極の形成と同時にシリサイドからなるソース及びドレイン電極を形成しても、ソース及びドレイン電極を浅く形成することができる。このため、ソース及びドレイン電極を、半導体基板表面の浅い領域に形成されているソース及びドレイン領域を貫通しないように形成することができる。従って、本発明の電界効果トランジスタは、ソース及びドレイン電極とソース及びドレイン領域との接触面積が大きく、ソース抵抗及びドレイン抵抗が小さい。

上記本発明の電界効果トランジスタのソース及びドレイン電極を、ソース及びドレイン領域上に選択的にエピタキシャル成長させたシリコン層をシリサイドに変換したものとすることができる。エピタキシャルシリコン層は金属拡散が遅いから、より確実に浅いソース及びドレイン電極を形成することができる。このとき、シリサイドゲート電極をポリシリコンゲート電極への金属拡散により形成することで、ゲート電極のシリサイド化を早めることが好ましい。

本発明によれば、フルシリサイド型電界効果トランジスタのゲート電極、ソース電極及びドレイン電極を同一の金属拡散工程で同時に形成し、かつソース電極及びドレイン電極をソース領域及びドレイン領域より浅く形成することができるので、ソース抵抗及びドレイン抵抗が小さくかつ簡単な工程で製造することができる電界効果トランジスタを提供することができる。

本発明をフルシリサイド型電界効果トランジスタの製造工程を参照して詳細に説明する。図１は本発明の実施形態断面工程図であり、フルシリサイド型電界効果トランジスタの断面を表している。

初めに、本実施形態により製造される電界効果トランジスタの構造を、図１（ｅ）を参照して説明する。本実施形態に係る電界効果トランジスタは、シリコンからなる半導体基板１上に、ゲート絶縁膜３を介してシリサイドゲート電極２が設けられる。シリサイドゲート電極２の両側の半導体基板１表面には高濃度不純物領域９からなるソース領域９ａ及びドレイン領域９ｂが形成されている。そして、ソース及びドレイン領域９ａ、９ｂ上にシリサイドからなるソース電極１１及びドレイン電極１２が設けられている。

このソース及びドレイン電極１１、１２の上面は、シリサイドゲート電極２より高くなるように設計される。また、ソース及びドレイン電極１１、１２の下面は、ソース及びドレイン領域９ａ、９ｂ内にあり、ソース及びドレイン電極１１、１２は、その下面とソース及びドレイン領域９ａ、９ｂとで接触している。このため、この電界効果トランジスタのソース及びドレイン電極１１、１２の接触抵抗は小さく、低いソース及びドレイン抵抗が実現される。

なお、本実施形態の電界効果トランジスタはＬＤＤ構造を有するが、低濃度不純物領域８を有せずチャネル領域が直接に高濃度不純物領域９に接続するものでもよい。

上記本実施形態の電界効果トランジスタでは、以下に説明するようにシリサイドゲート電極２とシリサイドからなるソース及びドレイン電極１１、１２とを、同時に形成することができる。このとき、シリサイドゲート電極２を上面からゲート絶縁膜との界面まで完全にシリサイド化するにもかかわらず、ソース及びドレイン電極１１、１２の底面を半導体基板１表面の浅い位置にとどめることができる。従って、本実施形態のフルシリサイド型電界効果トランジスタは、シリサイドゲート電極２、シリサイドからなるソース電極１１及びドレイン電極１２を一度のシリサイド化工程により形成することができ、かつ低いソース及びドレイン抵抗を有する。

以下本実施形態の電界効果トランジスタの製造工程を説明する。図１（ａ）を参照して、先ず、シリコンからなる半導体基板１表面にトランジスタ形成領域を画定する素子分離溝７を形成する。素子分離溝７内には絶縁物が充填されており、その上面は不図示の酸化膜又は窒化膜で被覆されている。次いで、不図示のウエル及びチャネル形成のためのイオン注入を行なう。

次いで、厚さ２〜５ｎｍのゲート絶縁膜３及び不図示の厚さ１００ｎｍのポリシリコン層を順次形成し、そのポリシリコン層上に形成された窒化膜マスク２ｂを用いてポリシリコン層をパターニングし、ポリシリコンからなる厚さ１００ｎｍのシリコンゲート電極２ａを形成する。その後、シリコンゲート電極２ａの側面に窒化膜４及び酸化膜５の２層からなるサイドウオール６を形成する。なお、必要ならば例えば厚さ１０ｎｍの酸化膜５からなる１層のサイドウオール６を形成してもよい。

次いで、不純物の斜めイオン注入により、ＬＤＤ構造の低濃度ドレイン及び低濃度ソース領域となるべき低濃度不純物領域８を形成し、さらに斜めイオン注入により低濃度不純物領域８の先端（シリコンゲート電極２ａ側）にポケット領域８ａを形成する。

次いで、図１（ｂ）を参照して、シリコン表面が表出しているソース及びドレイン形成領域上に、ＣＶＤ法を用いた選択エピタキシャル成長法により、シリコン層１１ａ、１２ａを成長する。このとき、シリコンゲート電極２ａの上面及び側面は窒化膜マスク２ｂ及びサイドウオール６で被覆されているためシリコン層は成長しない。このシリコン層１１ａ、１２ａの厚さは、シリコンゲート電極２ａの厚さ１００ｎｍを超えねばならず、例えば１２０ｎｍとする。

さらに、シリコン層１１ａ、１２ａのエピタキシャル成長は晶癖面１３（ファセット）が発達する条件で行い、シリコン層１１ａ、１２ａのシリコンゲート電極２ａに対向する側面が傾斜した晶癖面１３を形成するようにシリコン層１１ａ、１２ａをエピタキシャル成長する。その結果、シリコン層１１ａ、１２ａは、その側面が上方ほどシリコンゲート電極２ａから離れる傾斜面（晶癖面１３）を有する断面台形状のメサストライプ様に形成される。

次いで、図１（ｃ）を参照して、半導体基板１全面への不純物のイオン注入により、不純物をシリコン層１１ａ、１２ａを透過して半導体基板表面にイオン注入し、シリコン層１１ａ、１２ａ直下にソース及びドレイン領域９ａ、９ｂとなる高濃度不純物領域９を形成する。このイオン注入では、窒化膜マスク２ｂ、シリコンゲート電極２ａ及びサイドウオール６がイオン注入のマスクとなるため、シリコンゲート電極２ａ及びサイドウオール６の下には高濃度不純物領域９は形成されず、ポケット領域８ａ及び低濃度不純物領域８がそのまま残される。

次いで、図１（ｄ）を参照して、シリコンゲート電極２ａ上面の窒化膜マスク２ｂを除去したのち、金属、例えばＣｏ又はＮｉを半導体基板１全面にスパッタし、金属膜１０を形成する。このスパッタは上面から方向を揃えて行なうことが好ましい。スパッタ方向を揃えることで、金属膜１０は、シリコンゲート電極２ａ上面及びシリコン層１１ａ、１２ａ上面のように平坦な面上に厚く形成され、サイドウオール６上及びシリコン層１１ａ、１２ａの側面のような傾斜面上では薄く形成される。

このように金属膜１０がシリコン層１１ａ、１２ａの側面で薄く形成されると、後の拡散工程において、金属は主にシリコン層１１ａ、１２ａの上面から拡散し側面からの拡散は少なくなるため、シリサイド化は上面にほぼ平行に進行する。このため、後の拡散工程により形成されるソース及びドレイン電極１１、１２の底面は半導体基板１表面に平行になる。このため、ソース及びドレイン電極の耐圧あるいはリーク電流を小さくすることができる。さらに、サイドウオール６上の金属膜１０も薄いので、この部分の金属膜１０がシリサイドするいわゆる這い上がりを防止する効果もある。

次いで、例えば２００〜６００℃の熱処理で金属膜１０とシリコンゲート電極２ａ及びシリコン層１１ａ、１２ａを反応させる。次いで、図１（ｅ）を参照して、未反応の金属膜１０をエッチングして除去する。次いで、３００〜９００℃で熱処理して、金属原子を十分に拡散するとともに、形成されたシリサイドを低抵抗化する。これらの熱処理により、シリコンゲート電極２ａ及びシリコン層１１ａ、１２ａの全体が完全にシリサイドに変換され、さらにシリコン層１１ａ、１２ａに接する半導体基板１表面の浅い領域がシリサイドに変換される。このシリサイドに変換された半導体基板１表面の浅い領域は、シリコン層１１ａ、１２ａからシリサイドに変換された領域とともにソース及びドレイン電極１１、１２を構成する。上記工程を経て本発明に係る電界効果トランジスタが製造される。

本実施形態によれば、シリサイド化工程を一回のみ含む製造工程によりフルシリサイド型電界効果トランジスタが形成される。そして、そのフルシリサイド型電界効果トランジスタは、ソース及びドレイン電極１１、１２はソース及びドレイン領域９ａ、９ｂに広い底面で接するため低いソース及びドレイン抵抗を有する。

上述の実施形態では、ソース及びドレイン電極１１、１２の底面は、半導体基板１表面の浅い領域内に到達している。本発明では、これに限らずソース及びドレイン電極１１、１２の底面が半導体基板１内に入り込まないように形成してもよい。例えば、ソース及びドレイン電極１１、１２がシリコン層１１ａ、１１ｂの下端に達しないように形成することもできる。この場合、シリコン層１１ａ、１１ｂを高濃度に不純物ドープして、シリコン層１１ａ、１１ｂの残留する下端部分の抵抗を小さくする必要がある。

上述した本明細書には、以下の付記記載の発明が開示されている。

（付記１）半導体基板上に形成されたシリサイドゲート電極と、該シリサイドゲート電極の両側の該半導体基板表面に形成されたソース領域及びドレイン領域とを有する電界効果トランジスタにおいて、
該ソース領域及び該ドレイン領域上に、上面が該シリサイドゲート電極上面より高いシリサイドからなるソース電極及びドレイン電極とを有することを特徴とする電界効果トランジスタ。

（付記２）該シリサイドゲート電極は、シリコンゲート電極への金属の拡散により形成され、
該ソース電極及びドレイン電極は、該ソース電極及びドレイン電極上に形成された該シリコンゲート電極より厚いシリコン層への該金属の拡散により形成されることを特徴とする付記１記載の電界効果トランジスタ。

（付記３）該シリコン層は、該ソース電極及び該ドレイン領域上への選択的エピタキシャル成長により形成されたことを特徴とする付記２記載の電界効果トランジスタ。

（付記４）該シリコン層の該シリサイドゲート電極と対向する側壁面は、上部ほど該シリサイドゲート電極から離れるように傾斜した晶癖面を有することを特徴とする付記３記載の電界効果トランジスタ。

（付記５）該半導体基板上にシリコンゲート電極を形成する工程と、
該半導体基板のソース及びドレインが形成される領域上に選択的に、該シリコンゲート電極より厚いシリコン層を成長する工程と、
少なくとも該シリコンゲート電極及び該シリコン層の上面を被覆する金属膜を形成する工程と、
加熱して該金属膜と該シリコンゲート電極及び該シリコン層とを拡散反応させ、該シリコンゲート電極を該シリサイドゲート電極へ及び該シリコン層を該ソース電極及び該ドレイン電極へ変換する工程とを有することを特徴とする付記１、２、３又は４記載の電界効果トランジスタの製造方法。

（付記６）該シリサイドゲート電極、該ソース電極及び該ドレイン電極は、Ｃｏ又はＮｉのシリサイドからなることを特徴とする付記１、２、３又は４記載の電界効果トランジスタ。

（付記７）該シリサイドゲート電極の両側面に形成された絶縁膜からなるサイドウォールと、
該サイドウォールの下に形成された低濃度不純物領域を含むＬＤＤ（Lightly Doped Drain ）構造とを有することを特徴とする付記１、２、３、４又は６記載の電界効果トランジスタ。

本発明によれば、ソース及びドレイン抵抗が小さなフルシリサイド型電界効果トランジスタを含む半導体装置を、一度のシリサイド化工程を含む工程により製造することができるから、高性能の半導体装置を簡単な工程で容易に製造することができ、半導体装置の性能向上に大いに貢献できる。

本発明の実施形態断面工程図 従来の本導体装置の製造方法の断面工程図 従来の浅いシリサイド電極の形成方法を説明する断面工程図

符号の説明

１ 半導体基板
２ シリサイドゲート電極
２ａ シリコンゲート電極
２ｂ 窒化膜マスク
３ ゲート絶縁膜
４ 窒化膜
５ 酸化膜
６ サイドウオール
７ 素子分離溝
８ 低濃度不純物領域
８ａ ポケット領域
９ 高濃度不純物領域
９ａ ソース領域
９ｂ ドレイン領域
１０、６０ 金属膜
１１ ソース電極
１２ ドレイン電極
１１ａ、１２ａ、５９ａ シリコン層
１３ 晶癖面
５０ ゲート電極
５１ ポリシリコン層
５２ シリサイド層
５３ 窒化膜マスク
５４ 酸化膜
５５ 窒化膜
５６ 酸化膜
５７ サイドウオール
５８ 酸化膜
５９ シリサイド電極

Claims (5)

1. 半導体基板上に形成されたシリサイドゲート電極と、該シリサイドゲート電極の両側の該半導体基板表面に形成されたソース領域及びドレイン領域とを有する電界効果トランジスタにおいて、
   該ソース領域及び該ドレイン領域上に、上面が該シリサイドゲート電極上面より高いシリサイドからなるソース電極及びドレイン電極とを有することを特徴とする電界効果トランジスタ。
2. 該シリサイドゲート電極は、シリコンゲート電極への金属の拡散により形成され、
   該ソース電極及びドレイン電極は、該ソース電極及びドレイン電極上に形成された該シリコンゲート電極より厚いシリコン層への該金属の拡散により形成されることを特徴とする請求項１記載の電界効果トランジスタ。
3. 該シリコン層は、該ソース電極及び該ドレイン領域上への選択的エピタキシャル成長により形成されたことを特徴とする請求項２記載の電界効果トランジスタ。
4. 該シリコン層の該シリサイドゲート電極と対向する側壁面は、上部ほど該シリサイドゲート電極から離れるように傾斜した晶癖面を有することを特徴とする電界効果トランジスタ。
5. 該半導体基板上にシリコンゲート電極を形成する工程と、
   該半導体基板のソース及びドレインが形成される領域上に選択的に、該シリコンゲート電極より厚いシリコン層を成長する工程と、
   少なくとも該シリコンゲート電極及び該シリコン層の上面を被覆する金属膜を形成する工程と、
   加熱して該金属膜と該シリコンゲート電極及び該シリコン層とを拡散反応させ、該シリコンゲート電極を該シリサイドゲート電極へ及び該シリコン層を該ソース電極及び該ドレイン電極へ変換する工程とを有することを特徴とする請求項１、２、３又は４記載の電界効果トランジスタの製造方法。

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