JP2006024809A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】PN接合リークに伴う漏れ電流の抑制を図った構造の半導体装置及びその製造方法を得る。
【解決手段】 面方位が(100)面のシリコン基板100の上層部に表面の面方位が(111)面のソース・ドレイン領域103が選択的に形成される。ソース・ドレイン領域103は中心部にかけて窪んでいる断面V字構造の凹部102hを有しおり、この凹部102h上に面方位が(111)面のシリサイド層106が形成される。
【選択図】図1
【解決手段】 面方位が(100)面のシリコン基板100の上層部に表面の面方位が(111)面のソース・ドレイン領域103が選択的に形成される。ソース・ドレイン領域103は中心部にかけて窪んでいる断面V字構造の凹部102hを有しおり、この凹部102h上に面方位が(111)面のシリサイド層106が形成される。
【選択図】図1
Description
この発明はMOSトランジスタ構造を有する半導体装置及びその製造方法に関するものである。
従来、MOSトランジスタ等の電界効果型トランジスタにおいては、特許文献1に開示されたように、シリコン基板のソース・ドレイン領域の表面に(111)面を露出させ、高融点金属を堆積して熱処理によりシリサイド層を形成した構造が開示されている。
そして、上記特許文献1によって製造される構造は、基板表面に凹凸が生じないように設けられたシリサイド層を有する構造となっている。
しかしながら、上記特許文献1で示す構造は、シリサイド層の形成時におけるソース・ドレイン領域端部に局所的に発生する応力等を全く考慮していないため、ソース・ドレイン領域とチャネル領域間のPN接合面においてPN接合リークに伴う漏れ電流を十分に抑制することはできないという問題点があった。
この発明は上記問題点を解決するためになされたもので、PN接合リークに伴う漏れ電流の抑制を図った構造の半導体装置及びその製造方法を得ることを目的とする。
この発明に係る請求項1記載の半導体記置は、面方位が(100)面の半導体基板と、前記半導体基板上に選択的に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、前記チャネル領域を挟んで、前記半導体基板の上層部に選択的に形成され、表面の面方位が(111)面のソース・ドレイン領域と、前記ソース・ドレイン領域の表面に形成される、面方位が(111)面のシリサイド層とをさらに備え、前記ソース・ドレイン領域は断面形状がV字状の凹部を有し、前記シリサイド層は前記凹部上に形成される。
この発明に係る請求項2記載の半導体装置は、面方位が(100)面の半導体基板と、前記半導体基板上に選択的に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、前記チャネル領域を挟んで、前記半導体基板の上層部に選択的に形成され、表面の面方位が(111)面のソース・ドレイン領域と、前記ソース・ドレイン領域の表面に形成される、面方位が(111)面のシリサイド層とをさらに備え、前記ソース・ドレイン領域は、前記ゲート電極から遠ざかるにつれ高くなる傾斜部を有し、前記シリサイド層は前記傾斜部上に形成される。
この発明に係る請求項4記載の半導体装置の製造方法は、(a) 半導体基板上に選択的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成するステップを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、(b) 前記ゲート電極の側面にシリサイドプロテクション膜を形成するステップと、(c) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして異方性エッチングを行い前記基板表面に(111)面を露出面とした断面形状がV字状の凹部を形成するステップと、(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、所定の導電型の不純物を前記凹部の前記露出面から導入してソース・ドレイン領域を得るステップと、(e) 前記ソース・ドレイン領域の前記凹部から(111)面に沿ったエピタキシャル成長によりシリサイド層を形成するステップとをさらに備える。
この発明に係る請求項5記載の半導体装置の製造方法は、(a) 半導体基板上に選択的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成するステップを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、(b) 前記ゲート電極をマスクとして前記半導体基板の表面から不純物を注入して拡散領域を形成するステップと、(c) 前記ゲート電極の側面にシリサイドプロテクション膜を形成するステップと、(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、異方性エッチングを行い前記拡散領域の表面に(111)面を露出面とした断面形状がV字状の凹部を形成するステップとをさらに備え、前記凹部形成後の拡散領域がソース・ドレイン領域として規定され、(d) 前記ソース・ドレイン領域の前記凹部から(111)面に沿ったにエピタキシャル成長によりシリサイド層を形成するステップをさらに備える。
この発明に係る請求項6記載の半導体装置の製造方法は、(a) 半導体基板上にゲート絶縁膜及び前記ゲート絶縁膜上に配置されるゲート電極をそれぞれ選択的に形成するステップと、(b) ソース・ドレイン領域形成領域となる前記半導体基板の表面から(100)面に沿ってエピタキシャル成長させエピタキシャル層を形成するステップと、(c) 前記ゲート電極及びその周辺領域に開口部を有すシリサイドプロテクション膜を形成するステップと、(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、異方性エッチングを行すことにより、(111)面を露出面とし、かつ、前記ゲート電極から遠ざかるに従い高くなる傾斜部を形成するステップと、(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、所定の導電型の不純物を前記傾斜部の前記露出面から導入してソース・ドレイン領域を得るステップと、(e) 前記ソース・ドレイン領域の前記傾斜部から(111)面に沿ったにエピタキシャル成長によりシリサイド層を形成するステップとをさらに備える。
この発明における請求項1記載の半導体装置は、表面の面方位が(111)面のソース・ドレイン領域の表面に、(111)面方位に沿って形成されるシリサイド層を有するため、シリサイド層の形成時に局所的な応力が発生しにくい。
加えて、上記シリサイド層は、ソース・ドレイン領域における断面形状がV字状の凹部上に形成される。したがって、接触抵抗としての抵抗値を発揮させながら比較的薄い膜厚でシリサイド層を形成できるため、シリサイド層の膜厚に起因するシリサイド層形成時の応力を軽減することができる。
その結果、請求項1記載の半導体装置は、シリサイド層の形成時に発生する種々の応力を効果的に抑制することができるため、PN接合リーク伴う漏れ電流がない構造の半導体装置を得ることができる。
この発明における請求項2記載の半導体装置は、表面の面方位が(111)面のソース・ドレイン領域の表面に、(111)面方位に沿って形成されるシリサイド層を有するため、シリサイド層の形成時に局所的な応力が発生しにくい。
加えて、上記シリサイド層は、ソース・ドレイン領域の傾斜部上に形成されている。したがって、接触抵抗としての抵抗値を発揮させながら比較的薄い膜厚でシリサイド層を形成できるため、シリサイド層の膜厚に起因するシリサイド層形成時の応力を軽減することができる。
その結果、請求項2記載の半導体装置は、請求項1記載の半導体装置と同様、PN接合リーク伴う漏れ電流がない構造の半導体装置を得ることができる。
この発明における請求項4及び請求項5記載の半導体装置の製造方法によって製造されるシリサイド層は、表面の面方位が(111)面のソース・ドレイン領域の表面に、(111)面方位に沿ったエピタキシャル成長により形成されるため、シリサイド層の形成時に局所的な応力が発生しにくい。
加えて、上記シリサイド層を、ソース・ドレイン領域における断面形状がV字状の凹部からエピタキシャル成長によって形成している。したがって、接触抵抗としての抵抗値を発揮させながら比較的薄い膜厚でシリサイド層を形成できるため、シリサイド層の膜厚に起因するシリサイド層形成時の応力を軽減することができる。
その結果、請求項4及び請求項5記載の半導体装置の製造方法は、シリサイド層の形成時に発生する応力を効果的に抑制することにより、PN接合リーク伴う漏れ電流がない構造の半導体装置を得ることができる。
この発明における請求項6記載の半導体装置の製造方法によって製造されるシリサイド層は、表面の面方位が(111)面のソース・ドレイン領域の表面に、(111)面方位に沿ったエピタキシャル成長により形成されるため、シリサイド層の形成時に局所的な応力が発生しにくい。
加えて、上記シリサイド層はソース・ドレイン領域の傾斜部上に形成することにより、接触抵抗としての抵抗値を発揮させながら比較的薄い膜厚でシリサイド層を形成できるため、シリサイド層の膜厚に起因するシリサイド層形成時の応力を軽減することができる。
その結果、請求項6記載の半導体装置の製造方法は、請求項4及び請求項5記載の半導体装置の製造方法と同様、PN接合リーク伴う漏れ電流がない構造の半導体装置を得ることができる。
<実施の形態1>
図1はこの発明の実施の形態1であるMOSトランジスタの構造を示す断面図である。同図に示すように、面方位が(100)面のシリコン基板100の上層部に素子間分離絶縁膜101が選択的に形成され、素子間分離絶縁膜101,101間のシリコン基板100の上層部である半導体層102にMOSトランジスタQ1が形成される。
図1はこの発明の実施の形態1であるMOSトランジスタの構造を示す断面図である。同図に示すように、面方位が(100)面のシリコン基板100の上層部に素子間分離絶縁膜101が選択的に形成され、素子間分離絶縁膜101,101間のシリコン基板100の上層部である半導体層102にMOSトランジスタQ1が形成される。
半導体層102の上層部に表面の面方位が(111)面のソース・ドレイン領域103が選択的に形成される。ソース・ドレイン領域103は中心部にかけて窪んでいる断面V字構造の凹部102hを有している。ソース・ドレイン領域103の凹部102h上に面方位が(111)面のシリサイド層106が形成される。
ソース・ドレイン領域103,103間の半導体層102の表面上にゲート絶縁膜104を介してゲート電極105が形成される。ゲート電極105と対向する半導体層102の表面がチャネル領域102cとなる。
ゲート電極105の側面にはサイドウォール108が、ゲート電極105の上面にはシリサイド層107がそれぞれ形成される。これら半導体層102(チャネル領域102c),ソース・ドレイン領域103,ゲート絶縁膜104,ゲート電極105,シリサイド層106,107によってMOSトランジスタQ1が構成される。
図2〜図10は実施の形態1であるMOSトランジスタQ1の製造方法を示す断面図である。以下、これらの図を参照してMOSトランジスタQ1の製造処理手順を説明する。
図2に示すように、STI(Shallow Trench Isolation)プロセスを用いて、シリコン基板100の上層部に選択的に素子間分離絶縁膜101を形成し、素子間分離絶縁膜101,101間のシリコン基板100の上層部である半導体層102の表面上にゲート絶縁膜104を選択的に形成する。その後、全面にポリシリコン層401を形成し、所定の導電型になるようにドーパントを既存の注入法等を用いてドープした後、リソグラフィ技術及びエッチング技術を用いてポリシリコン層401をパターニングすることにより、ゲート絶縁膜104上にゲート電極105を形成する。なお、図2及び以降の図に開示されている、素子間分離絶縁膜101上に形成されるゲート電極105はゲート配線部分に相当する。
次に、図3に示すように、CVD法を用いて全面にサイドウォール用絶縁膜402を形成した後、エッチング技術、必要に応じてリソグラフィ技術も用いて、サイドウォール用絶縁膜402をパターニングして、図4に示すように、ゲート電極105の側面にサイドウォール108を形成する。
その後、図5に示すように、CVD法を用いて全面にシリサイドプロテクション用絶縁膜403を形成した後、エッチング技術及びリソグラフィ技術を用いてシリサイドプロテクション用絶縁膜403をパターニングすることにより、図6に示すように、シリサイドプロテクション膜404を形成する。
そして、図7に示すように、ゲート電極105、サイドウォール108及びシリサイドプロテクション膜404をエッチングマスクとして、水酸化カリウム等の異方性エッチング液を用いて異方性エッチングを半導体層102に対して行うことにより、半導体層102の表面から面方位が(111)面となるを露出面405を有し、断面形状がV字型の凹部102hを得る。凹部102hは異方性エッチング液及びエッチング時間等を調整することにより得ることができる。また、この凹部102hの底部の形成位置はチャネル領域102cに比べて低く位置となる。
続いて、図8に示すように、ゲート電極105、サイドウォール108及びシリサイドプロテクション膜404をマスクとして、凹部102hの露出面405から既存の不純物注入法によりP型あるいはN型の不純物を注入・拡散し(導入し)、P+不純物拡散層あるいはN+不純物拡散層からなるソース・ドレイン領域103を形成する。
その後、図9に示すように、ニッケルNi形成後に酸化性雰囲気に暴露することなく、ニッケルNiとキャップ膜であるチタンTiあるいは窒化チタンTiNとその積層構造を少なくとも凹部102hの露出面405上に成膜し、200〜600℃でアニールしてシリコン基板100(半導体層102)のシリコンSiとニッケルNiとを反応させて、凹部102hからNiSi2をエピタキシャル成長させ、その後、未反応のニッケルNi及びキャップ膜からなる上記積層構造を除去し、300〜700℃でアニールすることにより、ソース・ドレイン領域103の凹部102h上にシリサイド層106を形成するとともに、ゲート電極105上にシリサイド層107を形成する。
最後に、図10に示すように、シリサイドプロテクション膜404を除去することにより、(111)面に沿ってエピタキシャル成長したシリサイド層106を有するMOS構造のMOSトランジスタQ1を得ることができる。
その後、図11に示すように、全面に層間絶縁膜109を形成し、層間絶縁膜109を貫通してシリサイド層106に電気的に接続するコンタクトプラグ110を形成し、層間絶縁膜109上にコンタクトプラグ110と電気的に接続する上部配線層111を形成する等の処理を行うことにより、実施の形態1のMOSトランジスタQ1を用いた回路を構成することができる。
このように、実施の形態1のMOSトランジスタは、ソース・ドレイン領域103の表面に(111)面方位に沿ってエピタキシャル成長したシリサイド層106を得ている。その結果、NiSiが混在することなく主にNiSi2によりシリサイド層106を均一な膜厚で形成することができるため、局所的な応力が発生しにくいという効果を奏する。
加えて、シリコン基板100に含有するSiと、シリサイド層106の主成分となるNiSi2との格子定数にミスマッチは小さいため、上記ミスマッチに起因するシリサイド層106の形成時の応力もほとんど発生しない。
さらに、実施の形態1では断面形状がV字状の凹部102hの内面にV字状になるように薄くシリサイド層106を形成しているたため、図11に示すようなコンタクトプラグ110との接触面積を、シリサイド層を平坦なソース・ドレイン領域上に形成する場合に比べ広くとることができるため、接触部分の低抵抗化を図ることができる。
したがって、目標抵抗値(接触抵抗としての抵抗値を十分発揮できるレベルの抵抗値)が同一の場合、シリサイド層を平坦なソース・ドレイン領域上に形成する場合に比べ、シリサイド層106の膜厚を薄く形成できるため、シリサイド層106の膜厚に起因する、シリサイド層106の形成時に伴う応力の発生を効果的に抑えることができる。
このように、MOSトランジスタQ1はシリサイド層106の形成時に発生する種々の応力を効果的に抑制して得ることができるため、PN接合リーク伴う漏れ電流がない構造を得ることができる。
また、実施の形態1の製造方法では、(111)面が露出した状態でソース・ドレイン領域103を形成したため、露出面405からの不純物注入深さが制御しやすく、浅い接合が形成しやすい利点を有する。
<実施の形態2>
図12〜図19は実施の形態2であるMOSトランジスタQ1の製造方法を示す断面図である。以下、これらの図を参照してMOSトランジスタQ1の製造処理手順を説明する。
図12〜図19は実施の形態2であるMOSトランジスタQ1の製造方法を示す断面図である。以下、これらの図を参照してMOSトランジスタQ1の製造処理手順を説明する。
図12に示すように、STIプロセスを用いて、シリコン基板100の上層部に選択的に素子間分離絶縁膜101を形成し、半導体層102の表面上にゲート絶縁膜104を形成し、全面にポリシリコン層401を形成し、ドーパントを注入法等を用いてドープした後、リソグラフィ技術及びエッチング技術を用いてポリシリコン層401をパターニングすることにより、ゲート絶縁膜104上にゲート電極105を形成する。
次に、図13に示すように、全面にサイドウォール用絶縁膜402を形成する。その後、エッチング技術、必要に応じてリソグラフィ技術も用いてサイドウォール用絶縁膜402をパターニングすることにより、図14に示すように、ゲート電極105の側面にサイドウォール108を形成した後、ゲート電極105及びサイドウォール108をマスクとして、半導体層102の表面から既存の不純物注入法によりP型あるいはN型の不純物を注入・拡散し(導入し)、P+不純物拡散層あるいはN+不純物拡散層からなる拡散領域501を形成する。
その後、図15に示すように、全面にシリサイドプロテクション用絶縁膜403を形成した後、エッチング技術及びリソグラフィ技術を用いて、図16に示すように、シリサイドプロテクション膜404を形成する。
そして、図17に示すように、ゲート電極105、サイドウォール108及びシリサイドプロテクション膜404をエッチングマスクとして、水酸化カリウム等の異方性エッチング液を用いて異方性エッチングを拡散領域501に対して行い、拡散領域501の表面から(111)面の露出面502を有する断面形状がV字型の凹部103hを得る。凹部103hは異方性エッチング液及びエッチング時間等を調整することにより得ることができる。その結果、凹部103hが形成された拡散領域501がソース・ドレイン領域103となる。
続いて、図18に示すように、ニッケルNi形成後に酸化性雰囲気に暴露することなく、ニッケルNiとキャップ膜であるチタンTiあるいは窒化チタンTiNとからなる積層構造を少なくとも凹部103h上に成膜し、350〜600℃でアニールしてシリコン基板100(ソース・ドレイン領域103)のシリコンSiとニッケルNiとを反応させて、凹部103hからNiSi2をエピタキシャル成長させ、未反応のニッケルNi及びキャップ膜からなる積層構造を除去した後、400〜700℃でアニールすることにより、ソース・ドレイン領域103の凹部103h上にシリサイド層106を形成するとともに、ゲート電極105上にシリサイド層107を形成する。
最後に、図19に示すように、シリサイドプロテクション膜404を除去することにより。図1で示した実施の形態1のMOSトランジスタQ1と同等なMOSトランジスタを得ることができる。
実施の形態2の製造方法は、通常のMOSトランジスタの製造工程と同様に、サイドウォール108形成直後に、ソース・ドレイン領域用の各領域を形成するため、通常構造のMOSトランジスタと同時に製造する場合、製造工程数を減らすことができる効果を奏する。
<実施の形態3>
図20はこの発明の実施の形態3であるMOSトランジスタの構造を示す断面図である。同図に示すように、面方位が(100)面のシリコン基板100の上層部に素子間分離絶縁膜101が選択的に形成され、素子間分離絶縁膜101,101間のシリコン基板100の上層部である半導体層102にMOSトランジスタQ2が形成される。
図20はこの発明の実施の形態3であるMOSトランジスタの構造を示す断面図である。同図に示すように、面方位が(100)面のシリコン基板100の上層部に素子間分離絶縁膜101が選択的に形成され、素子間分離絶縁膜101,101間のシリコン基板100の上層部である半導体層102にMOSトランジスタQ2が形成される。
半導体層102の上層部及び半導体層102上に表面の面方位が(111)面のソース・ドレイン領域203が選択的に形成される。ソース・ドレイン領域203の表面の傾斜部102g上にはシリサイド層206が形成される。
ソース・ドレイン領域203,203間の半導体層102の表面上にゲート絶縁膜104を介してゲート電極105が形成される。ゲート電極105と対向する半導体層102の表面がチャネル領域102cとなる。
ゲート電極105の側面にはサイドウォール108が、ゲート電極105の上面にはシリサイド層107がそれぞれ形成される。
ソース・ドレイン領域203は、ゲート電極105近傍領域においては半導体層102内に形成されているが、ゲート電極105から遠ざかるに従い形成高さが高くなる傾斜部を有し、上記傾斜部における素子間分離絶縁膜101の近傍領域では、チャネル領域102cよりも高い位置に形成される。
これら半導体層102(チャネル領域102c),ソース・ドレイン領域203,ゲート絶縁膜104,ゲート電極105,シリサイド層206,107によってMOSトランジスタQ2が構成される。
図21〜図30は実施の形態3によるMOSトランジスタQ2の製造方法を示す断面図である。以下、これらの図を参照してMOSトランジスタQ2の製造処理手順を説明する。
図21に示すように、STIプロセスを用いて、シリコン基板100の上層部に選択的に素子間分離絶縁膜101を形成し、半導体層102の表面上にゲート絶縁膜104を形成し、全面にポリシリコン層401を形成し、リソグラフィ技術及びエッチング技術を用いてゲート電極105をゲート絶縁膜104上に形成する。
次に、図22に示すように、全面にサイドウォール用絶縁膜402を形成した後、エッチング技術、必要に応じてリソグラフィ技術も用いて、図23に示すように、ゲート電極105の側面にサイドウォール108を形成する。
そして、図24に示すように、半導体層102の表面からエピタキシャル成長させることにより、エピタキシャル層601を形成する。
続いて、図25に示すように、全面にシリサイドプロテクション用絶縁膜602を形成した後、図26に示すように、エッチング技術及びリソグラフィ技術を用いて、シリサイドプロテクション用絶縁膜602をパターニングすることにより、ゲート電極105及びその周辺領域に開口部605を有するシリサイドプロテクション膜603を形成する。
その後、図27に示すように、ゲート電極105、サイドウォール108及びシリサイドプロテクション膜603をエッチングマスクとして、水酸化カリウム等の異方性エッチング液を用いて異方性エッチングをエピタキシャル層601に対して行うことにより、エピタキシャル層601の表面から(111)面が露出面604となり、ゲート電極105近傍領域から素子間分離絶縁膜101近傍領域にかけて上方に傾いた傾斜部102gを得る。この傾斜部102gは素子間分離絶縁膜101近傍領域においてチャネル領域102cよりも形成高さが高くなるように形成される。
次に、図28に示すように、ゲート電極105、サイドウォール108及びシリサイドプロテクション膜603をマスクとして、露出面604の表面から既存の不純物注入法によりP型あるいはN型の不純物を注入・拡散し(導入し)、P+不純物拡散層あるいはN+不純物拡散層からなるソース・ドレイン領域203を形成する。
そして、図29に示すように、ニッケルNi形成後、酸化性雰囲気に暴露することなく、上記ニッケルNiとキャップ膜であるチタンTiあるいは窒化チタンTiNとの積層構造を少なくとも傾斜部102g上に成膜し、200〜600℃でアニールしてエピタキシャル層601(ソース・ドレイン領域203)のシリコンSiとニッケルNiとを反応させて、傾斜部102gからNiSi2をエピタキシャル成長させ、未反応のニッケルNi及びキャップ膜よりなる上記積層構造を除去した後、300〜700℃でアニールすることにより、ソース・ドレイン領域203の傾斜部102g上にシリサイド層206を形成するとともに、ゲート電極105上にシリサイド層107を形成する。
このとき、チャネル領域102cよりも形成高さが高い領域が大部分の傾斜部102g上にシリサイド層106が形成される関係で、シリサイド層206はゲート電極105の直下まで形成されることはなく、十分なゲート長を確保できる分、ゲート電極105,ソース・ドレイン領域103間、ソース・ドレイン領域103,103間のリーク電流を抑制することができる。
最後に、図30に示すように、シリサイドプロテクション膜404を除去することにより。図20で示したMOSトランジスタQ2を得ることができる。
このように、実施の形態3のMOSトランジスタは、ソース・ドレイン領域203の表面に(111)面方位に対してエピタキシャル成長したシリサイド層206を得ることができる。
実施の形態3のMOSトランジスタQ2は、ソース・ドレイン領域203の表面に(111)面方位に沿ってエピタキシャル成長したシリサイド層206を得ている。その結果、NiSiが混在することなく主にNiSi2によりシリサイド層206を均一な膜厚で形成することができるため、局所的な応力が発生しにくいという効果を奏する。
加えて、シリコン基板100に含有するSiと、シリサイド層206の主成分となるNiSi2との格子定数にミスマッチは小さいため、上記ミスマッチに起因するシリサイド層206の形成時の応力もほとんど発生しない。
さらに、実施の形態3では傾斜部102g上に薄くシリサイド層206を形成しているたため、実施の形態1のシリサイド層106と同様、シリサイド層を平坦なソース・ドレイン領域上に形成する場合に比べると、接触部分の低抵抗化を図ることができる。
したがって、目標抵抗値が同一の場合、シリサイド層を平坦なソース・ドレイン領域上に形成する場合に比べ、シリサイド層206の膜厚を薄く形成できるため、シリサイド層206の膜厚に起因する、シリサイド層206の形成時に伴う応力の発生を効果的に抑えることができる。
このように、MOSトランジスタQ2はシリサイド層206の形成時に発生する種々の応力を効果的に抑制して得ることができるため、PN接合リーク伴う漏れ電流がない構造を得ることができる。
100 シリコン基板、101 素子間分離絶縁膜、102 半導体層、102c チャネル領域、103,203 ソース・ドレイン領域、104 ゲート絶縁膜、105 ゲート電極、106,107,206 シリサイド層、108 サイドウォール、Q1,Q2 MOSトランジスタ。
Claims (6)
- 面方位が(100)面の半導体基板と、
前記半導体基板上に選択的に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、
前記チャネル領域を挟んで、前記半導体基板の上層部に選択的に形成され、表面の面方位が(111)面のソース・ドレイン領域と、
前記ソース・ドレイン領域の表面に形成される、面方位が(111)面のシリサイド層とをさらに備え、
前記ソース・ドレイン領域は断面形状がV字状の凹部を有し、前記シリサイド層は前記凹部上に形成される、
半導体装置。 - 面方位が(100)面の半導体基板と、
前記半導体基板上に選択的に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、
前記チャネル領域を挟んで、前記半導体基板の上層部に選択的に形成され、表面の面方位が(111)面のソース・ドレイン領域と、
前記ソース・ドレイン領域の表面に形成される、面方位が(111)面のシリサイド層とをさらに備え、
前記ソース・ドレイン領域は、前記ゲート電極から遠ざかるにつれ高くなる傾斜部を有し、前記シリサイド層は前記傾斜部上に形成される、
半導体装置。 - 請求項1あるいは請求項2記載の半導体装置であって、
前記半導体基板はシリコン基板を含み、
前記シリサイド層は主にNiSi2からなる、
半導体装置。 - (a) 半導体基板上に選択的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成するステップを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、
(b) 前記ゲート電極の側面にシリサイドプロテクション膜を形成するステップと、
(c) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして異方性エッチングを行い前記基板表面に(111)面を露出面とした断面形状がV字状の凹部を形成するステップと、
(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、所定の導電型の不純物を前記凹部の前記露出面から導入してソース・ドレイン領域を得るステップと、
(e) 前記ソース・ドレイン領域の前記凹部から(111)面に沿ったエピタキシャル成長によりシリサイド層を形成するステップとをさらに備える、
半導体装置の製造方法。 - (a) 半導体基板上に選択的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成するステップを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、
(b) 前記ゲート電極をマスクとして前記半導体基板の表面から不純物を注入して拡散領域を形成するステップと、
(c) 前記ゲート電極の側面にシリサイドプロテクション膜を形成するステップと、
(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、異方性エッチングを行い前記拡散領域の表面に(111)面を露出面とした断面形状がV字状の凹部を形成するステップとをさらに備え、前記凹部形成後の拡散領域がソース・ドレイン領域として規定され、
(d) 前記ソース・ドレイン領域の前記凹部から(111)面に沿ったにエピタキシャル成長によりシリサイド層を形成するステップをさらに備える、
半導体装置の製造方法。 - (a) 半導体基板上にゲート絶縁膜及び前記ゲート絶縁膜上に配置されるゲート電極をそれぞれ選択的に形成するステップと、
(b) ソース・ドレイン領域形成領域となる前記半導体基板の表面から(100)面に沿ってエピタキシャル成長させエピタキシャル層を形成するステップと、
(c) 前記ゲート電極及びその周辺領域に開口部を有すシリサイドプロテクション膜を形成するステップと、
(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、異方性エッチングを行すことにより、(111)面を露出面とし、かつ、前記ゲート電極から遠ざかるに従い高くなる傾斜部を形成するステップと、
(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、所定の導電型の不純物を前記傾斜部の前記露出面から導入してソース・ドレイン領域を得るステップと、
(e) 前記ソース・ドレイン領域の前記傾斜部から(111)面に沿ったにエピタキシャル成長によりシリサイド層を形成するステップとをさらに備える、
半導体装置の製造方法。
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