JP2009523326A - ゲートの頂部が拡張された半導体トランジスタ - Google Patents

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Abstract

【課題】ゲートの頂部が拡張された半導体トランジスタ（１００）およびそれを形成するための方法を提供する。
【解決手段】ゲートの頂部が拡張された半導体トランジスタ（１００）は、（ａ）チャネル領域ならびに第１および第２のソース／ドレイン領域（８４０および８５０）を含み、チャネル領域が、第１および第２のソース／ドレイン領域（８４０および８５０）の間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域（４１１）と、（ｃ）頂部（５１２）および底部（５１５）を含むゲート電極領域（５１０）とを含む。底部（５１５）は、ゲート誘電体領域（４１１）と直接物理的に接触している。頂部（５１２）の第１の幅（５１７）は、底部（５１５）の第２の幅（５１６）より大きい。ゲート電極領域（５１０）は、ゲート誘電体領域（４１１）によってチャネル領域から電気的に絶縁されている。
【選択図】図９

Description

本発明は、半導体トランジスタに関し、より具体的には、ゲートの頂部が拡張された半導体トランジスタに関する。
典型的な半導体デバイスの製造工程において、もしゲートが小さければ、ゲートの頂部にシリサイドを形成することは非常に困難である。
従って、ゲートの頂部が拡張された半導体トランジスタ（およびそれを形成するための方法）が必要とされる。ゲートの頂部が拡張された半導体トランジスタおよびそれを形成するための方法を提供する。
本発明は、（ａ）チャネル領域、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含み、チャネル領域が第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域と、（ｃ）頂部および底部を含むゲート電極領域と、を含む半導体構造体であって、底部がゲート誘電体領域と直接物理的に接触しており、頂部の第１の幅が底部の第２の幅より大きく、ゲート電極領域がゲート誘電体領域によってチャネル領域から電気的に絶縁されており、第１および第２のソース／ドレイン領域の第１の上方部分および第２の上方部分がそれぞれ圧縮変形されている、半導体構造体を提供する。
本発明は、半導体構造体の製造方法を提供し、該方法は、（ａ）チャネル領域、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含み、チャネル領域が第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域と、（ｃ）頂部および底部を含むゲート電極領域と、を含む半導体構造体であって、底部が頂部とゲート誘電体領域との間に配置されており、底部がゲート誘電体領域と直接物理的に接触しており、ゲート電極領域がゲート誘電体領域によってチャネル領域から電気的に絶縁されている半導体構造体を提供するステップと、ゲート電極領域の頂部を横方向に拡張するようにゲート電極領域の頂部に原子を注入するステップと、を含む。
本発明は、半導体構造体の製造方法を提供し、該方法は、（ａ）第１の部分、第２の部分、およびチャネル領域を含み、チャネル領域が第１および第２の部分の間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域と、（ｃ）頂部および底部を含むゲート電極領域と、を含む半導体構造体であって、底部がゲート誘電体領域と直接物理的に接触しており、ゲート電極領域がゲート誘電体領域によってチャネル領域から電気的に絶縁されている半導体構造体を提供するステップと、ゲート電極領域の頂部を横方向に拡張してオーバーハングを形成するようにゲート電極領域の頂部に原子を注入するステップと、を含む。
本発明は、（ａ）チャネル領域、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含み、チャネル領域が第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域と、（ｃ）頂部および底部を含むゲート電極領域であって、底部がゲート誘電体領域と直接物理的に接触しており、頂部の第１の幅が底部の第２の幅よりも大きく、ゲート誘電体領域によってチャネル領域から電気的に絶縁されているゲート電極領域と、（ｄ）ゲート電極領域に入射するイオン・ビームであって、ゲルマニウムおよび砒素から成る群から選ばれる材料のイオンを含むイオン・ビームと、を含む半導体構造体を提供する。
本発明は、ゲートの頂部が拡張されたまたはソースもしくはドレインの頂部が拡張された半導体トランジスタ（およびそれを形成するための方法）を提供する。
図１〜１１は、本発明の実施形態による、トランジスタ構造１００を形成するための第１の製造プロセスを示し、図１〜１１は、トランジスタ構造体１００の断面図を示す。
より具体的には、図１に関して、１つの実施形態において、第１の製造プロセスは、シリコン基板１１０から出発する。
次に、図２に関して、１つの実施形態において、シリコン基板１１０中に２つの溝２１０および２２０が形成される。例示的に、溝２１０および２２０は、従来のリソグラフィおよびエッチング・プロセスを用いて形成される。
次に、図３に関して、１つの実施形態において、２つの溝２１０および２２０（図２）中に２つのＳＴＩ（Shallow Trench Isolation）領域３１０および３２０が、それぞれ従来の方法を用いて形成される。例示的に、２つのＳＴＩ領域３１０および３２０は、二酸化ケイ素を含む。
次に、図４に関して、１つの実施形態において、シリコン基板１１０の頂部表面１１１上にゲート誘電体層４１０が形成される。例示的に、ゲート誘電体層４１０は、二酸化ケイ素を含む。１つの実施形態において、ゲート誘電体層４１０は、熱酸化により形成される。
次に、図５に関して、１つの実施形態において、シリコン基板１１０の頂部表面１１１上にゲート電極領域５１０が形成される。１つの実施形態において、ゲート電極領域５１０は、（ｉ）構造体１００（図４）の頂部表面４１２上のあらゆるところにポリシリコン層（図示せず）を形成するポリシリコンのＣＶＤ（化学気相堆積）により、次に（ｉｉ）被着されたポリシリコン層をエッチングする従来のリソグラフィおよびエッチング・プロセスにより形成され、結果として、図５に示されるように、ゲート電極領域５１０になる。
次に、図６に関して、１つの実施形態において、シリコン基板１１０中に拡張領域６１０および６２０が形成される。例示的に、拡張領域６１０および６２０は、ブロッキング・マスクとしてゲート電極領域５１０を用いるイオン注入により形成される。
次に、図７に関して、１つの実施形態において、シリコン基板１１０上に暈領域（haloregion）７１０および７２０が形成される。例示的に、暈領域７１０および７２０は、ブロッキング・マスクとしてゲート電極領域５１０を用いるイオン注入により形成される。
次に、図８に関して、１つの実施形態において、ゲート電極領域５１０の側壁上に誘電体スペーサ８１０および８２０が形成される。例示的に、誘電体スペーサ８１０および８２０は、（ｉ）図７の構造１００体の頂部のあらゆるところへの、二酸化ケイ素、窒化ケイ素、または複合材のような絶縁材料のＣＶＤにより、次に（ｉｉ）シリコン基板１１０の頂部表面１１１およびゲート電極領域５１０の頂部表面５１１が露出されるまでの指向性エッチング・バックにより形成される。
次に、１つの実施形態において、シリコン基板１１０中にソース／ドレイン領域８４０および８５０が形成される。例示的に、ソース／ドレイン領域８４０および８５０は、ブロッキング・マスクとしてゲート電極領域５１０ならびに誘電体スペーサ８１０および８２０を用いるイオン注入により形成される。
次に、１つの実施形態において、矢印８３０により示される方向のイオン注入により、ゲルマニウム原子がゲート電極領域５１０の頂部５１２に注入される。以下、図８のゲート電極領域５１０の頂部５１２中のゲルマニウム原子の注入は、ゲルマニウム注入ステップ８３０と呼ぶことができる。例示的に、ゲルマニウム注入ステップ８３０は、高線量（１０１６Ｇｅ原子／ｃｍ２）および低エネルギーでゲルマニウム原子を用いる。方向８３０は、垂直であってもよく、または垂線から１０度未満傾斜されてもよい。ゲルマニウム注入ステップ８３０の結果として、頂部５１２は、図９に示されるように横方向に拡張する。
図９に関して、頂部５１２の横方向拡張の結果、頂部５１２の幅５１７が底部５１５の幅５１６より大きいことが分かる。１つの実施形態において、ゲート電極領域５１０の頂部５１２は、横方向に少なくとも２０％拡張される。言い換えれば、幅５１７は、幅５１６の少なくとも１２０％である。
次に、図１０に関して、１つの実施形態において、図９の構造体１００の上に金属（例えば、ニッケル等）層９１０が形成される。例示的に、ニッケル層９１０は、図９の構造体１００の上にニッケルをスパッタリングすることにより形成される。
次に、図１１に関連して、１つの実施形態において、ゲート電極領域５１０、ソース／ドレイン領域８４０および８５０の上にシリサイド領域５１３、１０１０、および１０２０がそれぞれ形成される。例示的に、シリサイド領域５１３、１０１０、および１０２０は、ケイ化ニッケルを含む。１つの実施形態において、シリサイド領域５１３、１０１０、および１０２０は、ニッケル層９１０のニッケルがゲート電極領域５１０、ソース／ドレイン領域８４０および８５０のシリコンと化学的に反応して、結果としてシリサイド領域５１３、１０１０、および１０２０となるように、図１０の構造体１００全体を最初にアニールすることにより形成される。次に、１つの実施形態において、湿式エッチング・ステップにより未反応ニッケルが除去され、図１１の構造体１００という結果になる。
図８、１０および１１において見られるように、ゲルマニウム注入ステップ８３０（図８）のため、ニッケル層９１０とゲート電極領域５１０の頂部５１２との間の境界面５１４は（図１０）、注入ステップ８３０が実行されない場合よりも大きい。従って、ゲート電極領域５１０の頂部が拡張されない場合よりも、（ニッケル層９１０の）ニッケルが頂部５１２（図１０）のシリコンと反応することはより容易である。また横方向に拡張される頂部５１２の結果、シリサイド領域５１３（図１１）は、ゲート電極５１０の頂部５１２が拡張されない場合よりも導電性である。
図１２〜２１は、本発明の実施形態による、トランジスタ構造体２００を形成するための第２の製造プロセスを示す。
より具体的には、図１２に関して、１つの実施形態において、第２の製造プロセスは、ＳＯＩ（Silicon on Insulator）基板１１１０から出発する。例示的に、ＳＯＩ基板１１１０は、シリコン層１１２０、シリコン層１１２０上の埋込み酸化物層１１３０、および埋め込み酸化物層１１３０上のシリコン層１１４０を含む。例示的に、ＳＯＩ基板１１１０は、従来の方法により形成される。１つの実施形態において、ＳＯＩ基板１１１０は、シリコン層１１４０が厚さ１５ｎｍ未満である超薄型ＳＯＩを含み得る。
次に、１つの実施形態において、シリコン層１１４０の上に誘電体ハード・マスク層１１５０が形成される。例示的に、誘電体ハード・マスク層１１５０は、シリコン層１１４０上のあらゆるところへの、窒化ケイ素または二酸化ケイ素、あるいは両者の複合材のＣＶＤにより形成される。
次に、１つの実施形態において、図１３に示されるように、誘電体キャップ領域１１５１およびフィン領域１１４１をそれぞれ形成するように誘電体ハード・マスク層１１５０およびシリコン層１１４０をエッチングするために、リソグラフィおよびエッチング・ステップが実行される。
図１３（構造体２００の正面図）に関して、誘電体キャップ領域１１５１およびフィン領域１１４１は、シリコン層１１２０および埋め込み酸化物層１１３０よりも遠く観察者から離れていることが留意されるべきである。
次に、図１４（Ａ）に関して、１つの実施形態において、図１２のフィン領域１１４１の側壁上に二酸化ケイ素層１３１０が形成される。例示的に、二酸化ケイ素層１３１０は、熱酸化により形成される。図１４（Ａ）は、二酸化ケイ素層１３１０が形成された後の構造体２００正面図を示す。別の実施形態において、１３１０は、例えば、ＣＶＤ、ＭＯＣＶＤ、ＡＬＤによって被着されたケイ化ハフニウムのような高ｋゲート誘電体を含み得る。
次に図１４（Ｂ）に関して、１つの実施形態において、誘電体キャップ領域１１５１の上および二酸化ケイ素層１３１０の側壁上にゲート電極領域１３２０が形成される。例示的に、ゲート電極領域１３２０は、ポリシリコンを含む。１つの実施形態において、ゲート電極領域１３２０は、（ｉ）図１４（Ａ）の構造体２００の上のあらゆるところへのポリシリコンのＣＶＤ、次に（ｉｉ）従来のリソグラフィおよびエッチング・プロセスにより形成される。図１４（Ｂ）は、ゲート電極領域１３２０が形成された後の構造２００の正面図を示す。従って、二酸化ケイ素層１３１０および誘電体キャップ領域１１５１は、ゲート電極領域１３２０よりも遠く観察者から離れていることが留意されるべきである。
次に、１つの実施形態において、拡張領域１４１０および１４２０ならびに暈領域１４３０および１４４０（図１４（Ｂ）には示されないが、図１５において見ることができる）は、ブロッキング・マスクとしてゲート電極領域１３２０を用いてイオン注入により図１３のフィン領域１１４１中に形成される。
図１５は、拡張領域１４１０および１４２０ならびに暈領域１４３０および１４４０の形成後に、線１４−１４に沿って図１４（Ｂ）の構造体２００の平面図を示す。
次に、１つの実施形態において、イオン注入によりゲルマニウム原子がゲート電極領域１３２０の頂部１３２１（図１４（Ｂ））に注入される。例示的に、ゲルマニウム原子は、高線量（１０１６Ｇｅ原子／ｃｍ２）および低エネルギーで注入される。ゲート電極１３２０の頂部１３２１（図１４（Ｂ））へのゲルマニウム注入の結果として、頂部１３２１は、図１６に示されるように横方向に拡張する。
図１６に関して、頂部１３２１の横方向拡張の結果、頂部１３２１の幅１３２６が底部１３２２の幅１３２５より大きいことが分かる。１つの実施形態において、ゲート電極領域１３２０の頂部１３２１は、横方向へ少なくとも２０％拡張される。言い換えれば、幅１３２６は、幅１３２５の少なくとも１２０％である。
次に、図１７に関して、１つの実施形態において、ゲート電極領域１３２０の上および側壁に二酸化ケイ素層１６１０が形成される。例示的に、二酸化ケイ素層１６１０は、熱酸化により形成される。以下、ゲート電極領域１３２０の拡張された頂部１６２０および１６３０は、オーバーハング１６２０および１６３０と呼ばれる。図１７は、二酸化ケイ素層１６１０が形成された（断面図が示される二酸化ケイ素層１６１０およびゲート電極領域１３２０を除く）後の構造体２００の正面図を示す。二酸化ケイ素層１３１０および誘電体キャップ領域１１５１は、二酸化ケイ素層１６１０およびゲート電極領域１３２０よりも遠く観察者から離れていることが留意されるべきである。
次に、図１８に関して、１つの実施形態において、ゲート電極領域１３２０の側壁およびオーバーハング１６２０および１６３０の下方に誘電体スペーサ１７１０および１７２０が形成される。例示的に、誘電体スペーサ１７１０および１７２０は、（ｉ）図１７の構造体２００の上のあらゆるところに誘電体層（図示せず）を形成する、二酸化ケイ素、窒化ケイ素、または両者の複合材のような誘電性材料のＣＶＤ、次に（ｉｉ）被着された誘電体層の指向的エッチング・バックにより形成される。より具体的には、被着された誘電体層は、誘電体スペーサ１７１０および１７２０がゲート電極領域１３２０の側壁上に残留し、誘電性材料が二酸化ケイ素層１３１０の側壁に全く残留しないように、オーバーエッチングされる。図１８は、誘電体スペーサ１７１０および１７２０が形成された後の構造体２００の正面図を示す（断面図が示される二酸化ケイ素層１６１０、ゲート電極領域１３２０ならびに誘電体スペーサ１７１０および１７２０を除く）。
次に、１つの実施形態において、ブロッキング・マスクとしてゲート電極領域１３２０ならびに誘電体スペーサ１７１０および１７２０を用いるイオン注入により、ソース／ドレイン領域１８１０および１８２０（図１８には示されないが、図１９において見ることができる）が図１９のフィン領域１１４１に形成される。
図１９は、ソース／ドレイン領域１８１０および１８２０の構成後の線１８−１８に沿った図１８の構造体２００の平面図を示す。
次に、図２０に関して、１つの実施形態において、図１８の誘電体キャップ領域１１５１は、反応性イオン・エッチング（ＲＩＥ）、または湿式エッチング・ステップによって除去され、図２０の構造体２００という結果になる。
次に、図２１に関連して、１つの実施形態において、ゲート電極領域１３２０ならびにソース／ドレイン領域１８１０および１８２０（図１９）の上にシリサイド領域２０１０、２０２０、および２０３０が形成される。例示的に、シリサイド領域２０１０、２０２０、および２０３０は、ケイ化物ニッケルを含む。１つの実施形態において、シリサイド領域２０１０、２０２０および２０３０は、（ｉ）構造体２００上のあらゆるところにニッケル層（図示せず）を形成するニッケルのスパッタリングを行い、次に（ｉｉ）被着されたニッケル層のニッケルが、ゲート電極領域１３２０ならびにソース／ドレイン領域１８１０および１８２０（図１９）のシリコンと化学的に反応して、シリサイド領域２０１０、２０２０、および２０３０という結果になるようにアニールすることにより形成される。次に、未反応のニッケルが、湿式エッチング・ステップにより除去され、図２１の構造体２００という結果になる。
図１１の構造体１００と同様に、図２１の構造体２００は、ゲート電極１３２０の頂部１３２１がゲルマニウム注入により拡張されない場合よりも導電性である拡張されたシリサイド領域２０１０の利点を有する。さらに、ゲート電極１３２０の頂部１３２１（図２０）が拡張されているので、被着されたニッケル層１９（図示せず）のニッケルがゲート電極領域１３２０のケイ素と化学的に反応してシリサイド２０１０を形成するのはより容易である。
図２２〜３２は、本発明の実施形態による、トランジスタ構造体３００を形成するための第３の製造プロセスを示し、図２１〜３２は、トランジスタ構造体３００の断面図を示す。
より具体的には、図２２に関して、１つの実施形態において、第３の製造プロセスがＳＯＩ基板２１１０で始まる。１つの実施形態において、ＳＯＩ基板２１１０は、シリコン層２１２０、シリコン層２１２０上の埋め込み酸化物層２１３０、および埋め込み酸化物層２１３０上のシリコン層２１４０を含む。例示的に、ＳＯＩ基板２１１０は、従来の方法により形成される。
次に、図２３に関して、１つの実施形態において、シリコン層２１４０中に溝２２１０が形成される。１つの実施形態において、溝２２１０は、従来のリソグラフィおよびエッチング・プロセスにより形成される。
次に、図２４に関して、１つの実施形態において、従来の方法を用いて溝２２１０（図２３）中にＳＴＩ領域２３１０が形成される。例示的に、ＳＴＩ領域２３１０は、二酸化ケイ素を含む。
次に、図２５に関して、１つの実施形態において、構造体３００（図２４）の上にゲート誘電体層２４１０が形成される。ゲート誘電体層２４１０は、（ａ）酸窒化ケイ素を形成する、シリコン層２１４０の頂部の酸化および窒化により、あるいは（ｂ）ＣＶＤ、ＭＯＣＶＤ、またはＡＬＤによるケイ化ハフニウムのような高ｋ材料の被着により形成され得る。
次に、図２６に関して、１つの実施形態において、構造体３００（図２５）の上にＣＶＤによりポリシリコン層２５１０が形成される。
次に、１つの実施形態において、ポリシリコン層２５１０が選択的にエッチングされ、図２７に示されるように、ゲート電極領域２５１１という結果になる。
次に、図２７に関して、１つの実施形態において、シリコン層２１４０中に拡張領域２６１０および２６２０ならびに暈領域２６３０および２６４０が形成される。例示的に、拡張領域２６１０および２６２０ならびに暈領域２６３０および２６４０は、ブロッキング・マスクとしてゲート電極領域２５１１を用いてイオン注入により形成される。以下、拡張領域２６１０および２６２０と暈領域２６３０および２６４０との間に配置されたシリコン層２１４０のシリコン領域は、チャネル領域２１４０と呼ばれる。
次に、図２８に関して、１つの実施形態において、ゲート電極領域２５１１の側壁に誘電体スペーサ２７１０および２７２０が形成される。例示的に、誘電体スペーサ２７１０および２７２０は、（ｉ）図２７の構造体３００上のあらゆるところへの二酸化ケイ素または窒化ケイ素、あるいは両者の複合材のような誘電体層のＣＶＤ、次に（ｉｉ）指向性エッチ・バックにより形成される。エッチ・バックされた領域中のどのような残留ゲート誘電体層２４１０も、十分なエッチ・バックか、付加的なエッチング・プロセスかのいずれかにより完全に除去され、ゲート誘電体領域２４１１という結果になる。
次に、図２９に関して、１つの実施形態において、拡張領域２６１０および２６２０上でシリコン領域２８１０および２８２０がエピタキシャルに成長させられる。
シリコンもゲート電極領域２５１１の上でエピタキシャルに成長させられることが留意されるべきである。しかしながら、説明を簡単にするため、これは示されない。代わりに、１つの実施形態において、エピタキシャル成長によるシリコン領域２８１０および２８２０の形成の前に、ゲート電極領域２５１１の上にキャップ領域（図示せず）を形成することができる。１つの実施形態において、キャップ領域（図示せず）は、二酸化ケイ素層および窒化ケイ素層（図示せず）を含む。より具体的には、二酸化ケイ素層および窒化ケイ素層（図示せず）は、図２６のポリシリコン層２５１０の上にその順序で形成され得る。その後に、ゲート電極領域２５１１が形成されるのと同時に、二酸化ケイ素層および窒化ケイ素層（図示せず）がパターン形成され得る。結果として、ゲート電極領域２５１１の上に二酸化ケイ素層および窒化ケイ素層（図示せず）の部分が以前残留している。従って、キャップ領域（図示せず）は、ゲート電極領域２５１１の上のシリコンのエピタキシャル成長を防止することができる。
次に、１つの実施形態において、ゲート電極領域２５１１ならびに誘電体スペーサ２７１０および２７２０は、（図３０に示されるように）ソース／ドレイン領域２８１１および２８２１を形成するように、シリコン領域２８１０および２８２０、拡張領域２６１０および２６２０ならびに暈領域２６３０および２６４０にイオン注入するためのブロッキング・マスクとして用いられる。
次に、１つの実施形態において、図３０に関して、ゲルマニウム原子が、矢印２８３０により示される方向にイオン注入によりゲート電極領域２５１１の頂部２５１２に注入される。以下、ゲート電極領域２５１１の頂部２５１２へのゲルマニウム原子の注入は、ゲルマニウム注入ステップ２８３０と呼ぶことができる。例示的に、ゲルマニウム注入ステップ２８３０は、高線量（１０１６Ｇｅ原子／ｃｍ２）および低エネルギーでゲルマニウム原子を用いる。ゲルマニウム注入ステップ２８３０の結果として、頂部２５１２は、図３１に示されるように、横方向に拡張する。
図３１に関して、頂部２５１２の横方向拡張の結果、頂部２５１２の幅２５１９が底部２５１４の幅２５１８より大きいことが分かる。１つの実施形態において、ゲート電極領域２５１１の頂部２５１２は、横方向に少なくとも２０％拡張される。言い換えれば、幅２５１９は、幅２５１８の少なくとも１２０％である。１つの実施形態において、ゲルマニウム注入ステップ２８３０は、ソース／ドレイン領域２８１１および２８２１の上方部分２８１１ａおよび２８２１ａにもゲルマニウム原子をそれぞれ注入する。結果として、上方部分２８１１ａおよび２８２１ａは、横方向に拡張され、圧縮変形される。従って、チャネル領域２１４０は、引っ張り変形される。
次に、図３２に関して、１つの実施形態において、シリサイド領域２５１３、２８１２および２８２２が、ゲート電極領域２５１１、ソース／ドレイン領域２８１１および２８２１の上にそれぞれ形成される。例示的に、シリサイド領域２５１３、２８１２、および２８２２は、シリ化物ニッケルを含む。１つの実施形態において、シリサイド領域２５１３、２８１１、および２８２１は、（ｉ）構造体３００（図３１）上のあらゆるところにニッケル層（図示せず）を形成するニッケルのＣＶＤ、次に（ｉｉ）被着されたニッケル層が、ゲート電極領域２５１１、ソース／ドレイン領域２８１１および２８２１の頂部のシリコンと化学的に反応してシリサイド領域２５１３、２８１２および２８２２を形成するようにアニールすることにより形成される。次に、未反応のニッケルが、湿式エッチング・ステップにより除去され、図３２の構造体３００という結果になる。
上記の実施形態において、ゲートの頂部を拡張するようにゲルマニウム・イオン／原子がゲートに注入される。一方、ゲルマニウムの代わりに砒素を用いることができる。また、１つの実施形態において、ゲルマニウムおよび砒素イオン注入は、室温で実行することができ、イオンがゲート中に２３ｎｍの深さに達することができるように、イオンは２５ＫｅＶのエネルギーにある。
１つの実施形態において、頂部５１２（図９）、頂部１３２１（図１４（Ｂ））、頂部２５１２（図３１）、ならびに頂部２８１１ａおよび２８２１ａ（図３１）におけるＧｅ注入の結果、これらの部分５１２、１３２１、２５１２、２８１１ａ、および２８２１ａの各々は、少なくとも０．５％圧縮変形されており、結果として生じるＳｉ−Ｇｅ格子の平均原子間隔は、緩和／非変形条件において同じ組成比のＳｉ−ＧＥ混合物の平均原子間隔より０．５％小さい。
本発明の特定の実施形態を例示の目的で本明細書において説明してきたが、多くの修正および変更が当業者に明らかになるであろう。従って、特許請求の範囲は、すべてのそのような修正および変更を、本発明の真の趣旨および範囲に入るものとして包含することを意図している。
本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。

Claims (35)

  1. （ａ）チャネル領域、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含み、前記チャネル領域が前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に配置された半導体領域と、
    （ｂ）前記チャネル領域と直接物理的に接触しているゲート誘電体領域と、
    （ｃ）頂部および底部を含むゲート電極領域と、
    を含む半導体構造体であって、
    前記底部が前記ゲート誘電体領域と直接物理的に接触しており、
    前記頂部の第１の幅が前記底部の第２の幅より大きく、
    前記ゲート電極領域が前記ゲート誘電体領域によって前記チャネル領域から電気的に絶縁されており、
    前記ゲート電極領域の頂部が、少なくとも０．５％圧縮変形されている、
    半導体構造体。
  2. 前記第１のソース／ドレイン領域の前記第１の上方部分が、前記第１のソース／ドレイン領域の第１の残留部分よりも幅が大きく、
    前記第２のソース／ドレイン領域の前記第２の上方部分が、前記第２のソース／ドレイン領域の第２の残留部分よりも幅が大きい、
    請求項１に記載の構造体。
  3. 前記第１および第２の上方部分の各々が、第１の半導体材料および該第１の半導体材料と異なる第２の半導体材料を含む、請求項２に記載の構造体。
  4. 前記第１の半導体材料がシリコンを含み、前記第２の半導体材料がゲルマニウムを含む、請求項３に記載の構造体。
  5. 基板をさらに含み、
    該基板が、第１の境界面を介して前記半導体領域と直接物理的に接触しており、
    前記底部が、第２の境界面を介して前記ゲート誘電体領域と直接物理的に接触しており、
    前記第１および第２の境界面が、互いに実質的に垂直である、
    請求項１に記載の構造体。
  6. 前記ゲート電極領域の前記頂部の側壁上および直下に誘電体スペーサをさらに含む、請求項１に記載の構造体。
  7. 前記ゲート電極領域の前記頂部が、ゲルマニウムおよび砒素から成る群から選ばれる材料を含み、
    前記ゲート電極領域の前記底部がシリコンを含む、
    請求項に記載１の構造体。
  8. 前記ゲート電極領域の前記頂部がゲルマニウムおよびポリシリコンを含む、請求項１に記載の構造体。
  9. 前記ゲート電極領域および前記ゲート誘電体領域が、第３の境界面を介して互いに直接物理的に接触しており、
    前記第１のソース／ドレイン領域の第１の頂部表面が、前記第３の境界面より高いレベルにあり、
    前記第２のソース／ドレイン領域の第２の頂部表面が、前記第３の境界面より高いレベルにある、
    請求項１に記載の構造体。
  10. 半導体構造体の製造方法であって、
    （ａ）チャネル領域、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含み、前記チャネル領域が前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に配置された半導体領域と、
    （ｂ）前記チャネル領域と直接物理的に接触しているゲート誘電体領域と、
    （ｃ）頂部および底部を含むゲート電極領域と、
    を含む半導体構造体であって、
    前記底部が前記頂部と前記ゲート誘電体領域との間に配置されており、
    前記底部が前記ゲート誘電体領域と直接物理的に接触しており、
    前記ゲート電極領域が前記ゲート誘電体領域によって前記チャネル領域から電気的に絶縁されている半導体構造体を提供するステップと、
    前記ゲート電極領域の前記頂部を横方向に拡張するように前記ゲート電極領域の前記頂部に原子を注入するステップと、
    を含む、
    方法。
  11. 前記原子が、ゲルマニウム原子および砒素原子から成る前記群から選ばれる、請求項１０に記載の方法。
  12. 前記ゲート電極領域の前記頂部に前記原子を注入する前記ステップが、１０１６ゲルマニウム原子／ｃｍ２の線量で実行される、請求項１０に記載の方法。
  13. 前記原子を注入する前記ステップが、２５ＫｅＶのエネルギーで実行される、請求項１０に記載の方法。
  14. 前記原子を注入する前記ステップが室温で実行される、請求項１０に記載の方法。
  15. 前記構造体が基板をさらに含み、
    前記基板が、第１の境界面に垂直な正方向を定義する前記第１の境界面を介して前記半導体領域と直接物理的に接触しており、
    前記原子を注入する前記ステップが、前記性方向と１０度未満の角度を成す方向で方向に実行される、
    請求項１０に記載の方法。
  16. 前記注入ステップが実行される前、前記頂部の前記第１の幅および前記底部の前記第２の幅がほぼ同じである、請求項１０に記載の方法。
  17. 前記構造体が、前記ゲート電極領域の側壁上に第１の誘電体スペーサおよび第２の誘電体スペーサをさらに含む、請求項１０に記載の方法。
  18. 前記原子を注入する前記ステップが実行された後、前記ゲート電極領域の前記頂部中ならびに前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域上にシリサイド領域を形成するステップをさらに含む、請求項１７に記載の方法。
  19. 前記ゲート電極領域の前記頂部ならびに前記第１および第２のソース／ドレイン領域がシリコンを含み、
    前記シリサイド領域を形成する前記ステップが、
    前記構造体の上にニッケルを被着させるステップと、
    前記ニッケルが、前記ゲート電極領域の前記頂部ならびに前記第１および第２のソース／ドレイン領域のシリコンと化学的に反応して前記シリサイド領域を形成するように前記構造体をアニールするステップと、
    を含む、
    請求項１８に記載の方法。
  20. 前記構造体が、第１の拡張領域、第２の拡張領域、第１の暈領域、および第２の暈領域をさらに含み、
    前記第１の拡張領域が、前記チャネル領域および前記第１のソース／ドレイン領域と直接物理的に接触しており、
    前記第２の拡張領域が、前記チャネル領域および前記第２のソース／ドレイン領域と直接物理的に接触しており、
    前記第１の暈領域が、前記チャネル領域、前記第１のソース／ドレイン領域および前記第１の拡張領域と直接物理的に接触しており、
    前記第２の暈領域が、前記チャネル領域、前記第２のソース／ドレイン領域および前記第２の拡張領域と直接物理的に接触している、
    請求項１０に記載の方法。
  21. 前記第１および第２のソース／ドレイン領域、前記第１および第２の拡張領域、ならびに前記第１および第２の暈領域がイオン注入により形成される、請求項２０に記載の方法。
  22. 前記第１の原子がゲルマニウム原子であり、
    前記頂部の第１の幅が、前記底部の第２の幅より少なくとも２０％大きい、
    請求項１０に記載の方法。
  23. 前記第１の原子を注入する前記ステップが、１０１６ゲルマニウム原子／ｃｍ２の線量で実行される、請求項２２に記載の方法。
  24. 前記第１および第２のソース／ドレイン領域の第１および第２の上方部分をそれぞれ拡張するために、前記第１および第２のソース／ドレイン領域に第２の原子を注入するステップをさらに含み、前記第１の原子を注入する前記ステップおよび前記第２の原子を注入する前記ステップが同時に実行される、請求項２２に記載の方法。
  25. 前記ゲート電極領域の前記頂部がゲルマニウムおよびポリシリコンを含む、請求項２２に記載の方法。
  26. 半導体構造体の製造方法であって、
    （ａ）第１の部分、第２の部分、およびチャネル領域を含み、前記チャネル領域が前記第１の部分と前記第２の部分との間に配置された半導体領域と、
    （ｂ）前記チャネル領域と直接物理的に接触しているゲート誘電体領域と、
    （ｃ）頂部および底部を含むゲート電極領域と、
    を含む半導体構造体であって、
    前記底部が前記ゲート誘電体領域と直接物理的に接触しており、
    前記ゲート電極領域が前記ゲート誘電体領域によって前記チャネル領域から電気的に絶縁されている半導体構造体を提供するステップと、
    前記ゲート電極領域の前記頂部を横方向に拡張してオーバーハングを形成するように前記ゲート電極領域の前記頂部に原子を注入するステップと、
    を含む、
    方法。
  27. 前記原子がゲルマニウム原子であり、
    前記原子を前記ゲート電極領域の前記頂部に注入する前記ステップが、１０１６ゲルマニウム原子／ｃｍ２の線量で実行される、
    請求項２６に記載の方法。
  28. 前記頂部の第１の幅が、前記底部の第２の幅より少なくとも２０％大きい、請求項２６に記載の方法。
  29. 前記原子を注入する前記ステップが実行された後、前記ゲート電極領域の露出表面から周囲表面までの上に誘電体層を形成するステップをさらに含む、請求項２６に記載の方法。
  30. 前記誘電体層を形成する前記ステップが実行された後、前記ゲート電極領域の側壁上および前記オーバーハングの直下に誘電体スペーサを形成するステップをさらに含む、請求項２９に記載の方法。
  31. 第１のソース／ドレイン領域および第２のソース／ドレイン領域をそれぞれ形成するように、前記第１および第２の部分をドープするステップをさらに含む、請求項３０に記載の方法。
  32. （ａ）チャネル領域、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含み、前記チャネル領域が前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に配置された半導体領域と、
    （ｂ）前記チャネル領域と直接物理的に接触しているゲート誘電体領域と、
    （ｃ）頂部および底部を含むゲート電極領域と、
    を含む半導体構造体であって、
    前記底部が前記ゲート誘電体領域と直接物理的に接触しており、
    前記ゲート電極領域が前記ゲート誘電体領域によって前記チャネル領域から電気的に絶縁されており、
    前記第１および第２のソース／ドレイン領域の第１の上方部分および第２の上方部分が、前記第１および第２のソース／ドレイン領域の第１の下方部分および第２の下方部分よりもそれぞれ広く、
    前記第１および第２のソース／ドレイン領域の前記第１の上方部分および前記第２の上方部分が、それぞれ、少なくとも０．５％圧縮変形されている、
    半導体構造体。
  33. 基板をさらに含み、
    前記基板が超薄型ＳＯＩを含む、
    請求項３２に記載の構造体。
  34. 前記チャネル領域が変形されている、
    請求項３２に記載の構造体。
  35. 前記チャネル領域の変形が伸張性である、請求項３４に記載の構造体。
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